JPH098147A - 半導体装置の保護回路 - Google Patents
半導体装置の保護回路Info
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- JPH098147A JPH098147A JP7148553A JP14855395A JPH098147A JP H098147 A JPH098147 A JP H098147A JP 7148553 A JP7148553 A JP 7148553A JP 14855395 A JP14855395 A JP 14855395A JP H098147 A JPH098147 A JP H098147A
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Abstract
(57)【要約】
【目的】 サイリスタ型ＥＳＤ保護回路において、ター
ンオン電圧ＶＴを下げ、臨界オフ電圧上昇率ｄｖ／ｄｔ
による誤動作を防止した高性能ＥＳＤ保護回路を提供す
る。 【構成】 ｎウエル領域１４の周りにｐ+ ウエル領域２
２が形成され、ｎウエル領域１４とｐ+ ウエル領域２２
との接合で決定されるターンオン電圧ＶＴは低く設定で
きる。また、ｐ+ ウエル領域２２によって寄生ベース抵
抗は実効的に小さくできるため寄生バイポーラトランジ
スタを不用意にターンオンすることが防止できる。
ンオン電圧ＶＴを下げ、臨界オフ電圧上昇率ｄｖ／ｄｔ
による誤動作を防止した高性能ＥＳＤ保護回路を提供す
る。 【構成】 ｎウエル領域１４の周りにｐ+ ウエル領域２
２が形成され、ｎウエル領域１４とｐ+ ウエル領域２２
との接合で決定されるターンオン電圧ＶＴは低く設定で
きる。また、ｐ+ ウエル領域２２によって寄生ベース抵
抗は実効的に小さくできるため寄生バイポーラトランジ
スタを不用意にターンオンすることが防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の分野におい
て半導体装置を静電気の放電（Electro Static Dischar
ge, 以下「ＥＳＤ」という）による高電圧の過渡現象か
ら保護するための保護回路に関する。
て半導体装置を静電気の放電（Electro Static Dischar
ge, 以下「ＥＳＤ」という）による高電圧の過渡現象か
ら保護するための保護回路に関する。
【０００２】
【従来の技術】半導体デバイスが取り扱われるフィール
ドや製造工程で生じる可能性の高い静電気放電（ＥＳ
Ｄ）現象は次の３つが考えられる。（１）半導体デバイ
スを取り扱う人体が外部静電気帯電物体となり、人体に
蓄えられた静電気がデバイスの端子に放出されて破壊を
起こす。（２）デバイスの近傍にある金属などの物体が
静電気を帯電している場合、デバイスの端子とこれらの
物体が接触してＥＳＤ破壊に至る。（３）デバイス自身
（デバイス導体部あるいは封入プラスチックパッケー
ジ）が静電気を帯電し、デバイスの端子から他の導体へ
静電気が放出され破壊が生じる。従来このような静電気
によるサージから集積回路の内部（回路）を保護するた
めの各種の保護回路が実用化されている。
ドや製造工程で生じる可能性の高い静電気放電（ＥＳ
Ｄ）現象は次の３つが考えられる。（１）半導体デバイ
スを取り扱う人体が外部静電気帯電物体となり、人体に
蓄えられた静電気がデバイスの端子に放出されて破壊を
起こす。（２）デバイスの近傍にある金属などの物体が
静電気を帯電している場合、デバイスの端子とこれらの
物体が接触してＥＳＤ破壊に至る。（３）デバイス自身
（デバイス導体部あるいは封入プラスチックパッケー
ジ）が静電気を帯電し、デバイスの端子から他の導体へ
静電気が放出され破壊が生じる。従来このような静電気
によるサージから集積回路の内部（回路）を保護するた
めの各種の保護回路が実用化されている。
【０００３】図３および図４に従来の保護装置の構造を
示す。
示す。
【０００４】図３は特公平２−５２４２６号に開示され
た保護回路であり、ｐチャネルＭＯＳトランジスタＴＰ
３３及びｎチャネルＭＯＳトランジスタＴＮ３４は入力
段のＣＭＯＳインバータＩを構成しており、このインバ
ータＩの共通ゲートは信号入力端子ＩＮに、共通ドレイ
ンは図示しない次段の回路にそれぞれ接続されている。
図中、断面構造で示されている回路は保護回路である。
この保護回路では、１×１０13／ｃｍ3 程度の濃度でｐ
型不純物を含むｐ+ 型エピタキシャル層１２を成長させ
たものを出発基板１３として用いており、この基板１３
上には深さが約２μｍのｎウエル領域１４が選択的に形
成されている。
た保護回路であり、ｐチャネルＭＯＳトランジスタＴＰ
３３及びｎチャネルＭＯＳトランジスタＴＮ３４は入力
段のＣＭＯＳインバータＩを構成しており、このインバ
ータＩの共通ゲートは信号入力端子ＩＮに、共通ドレイ
ンは図示しない次段の回路にそれぞれ接続されている。
図中、断面構造で示されている回路は保護回路である。
この保護回路では、１×１０13／ｃｍ3 程度の濃度でｐ
型不純物を含むｐ+ 型エピタキシャル層１２を成長させ
たものを出発基板１３として用いており、この基板１３
上には深さが約２μｍのｎウエル領域１４が選択的に形
成されている。
【０００５】ｐ型基板１３上には、この基板１３（ｐ型
エピタキシャル層１２）に対してコンタクトをとるため
の１×１０19／ｃｍ3 程度の濃度でｐ型不純物を含むコ
ンタクト領域１５と、１×１０19／ｃｍ3 以上の濃度で
ｎ型不純物を含むｎ型半導体領域１６とが形成されてい
る。
エピタキシャル層１２）に対してコンタクトをとるため
の１×１０19／ｃｍ3 程度の濃度でｐ型不純物を含むコ
ンタクト領域１５と、１×１０19／ｃｍ3 以上の濃度で
ｎ型不純物を含むｎ型半導体領域１６とが形成されてい
る。
【０００６】また、ｎウエル領域１４の境界をはさんで
領域１５、１６の反対側に位置するｎウエル領域１４上
には、１×１０19／ｃｍ3 以上の濃度でｐ型不純物を含
むｐ型半導体領域１７と、ｎウエル領域１４に対してコ
ンタクトをとるための１×１０19／ｃｍ3 程度の濃度で
ｎ型不純物を含むコンタクト領域１８とが形成されてい
る。
領域１５、１６の反対側に位置するｎウエル領域１４上
には、１×１０19／ｃｍ3 以上の濃度でｐ型不純物を含
むｐ型半導体領域１７と、ｎウエル領域１４に対してコ
ンタクトをとるための１×１０19／ｃｍ3 程度の濃度で
ｎ型不純物を含むコンタクト領域１８とが形成されてい
る。
【０００７】そして、ｐ型のコンタクト領域１５、ｎ型
半導体領域１６及びｐ型基板１３は低電位電源Ｖssに接
続され、ｐ型半導体領域１７及びｎ型のコンタクト領域
１８は上記信号入力端子ＩＮに接続されている。
半導体領域１６及びｐ型基板１３は低電位電源Ｖssに接
続され、ｐ型半導体領域１７及びｎ型のコンタクト領域
１８は上記信号入力端子ＩＮに接続されている。
【０００８】この従来例の相補型ＭＯＳ半導体装置の保
護回路では、第１の半導体領域１６をエミッタ、基板１
３をベース、ｎウエル領域１４をコレクタとする第１極
性のバイポーラトランジスタと、第２の半導体領域１７
をエミッタ、ｎウエル領域１４をベース、基板１３をコ
レクタとする第２極性のバイポーラトランジスタがそれ
ぞれ等価的に構成され、信号入力端子ＩＮもしくは信号
出力端子に高電圧が印加された際に上記第１極性及び第
２極性のバイポーラトランジスタからなる回路でラッチ
アップを生じさせて高電圧による電流をバイパスするよ
うにしている。
護回路では、第１の半導体領域１６をエミッタ、基板１
３をベース、ｎウエル領域１４をコレクタとする第１極
性のバイポーラトランジスタと、第２の半導体領域１７
をエミッタ、ｎウエル領域１４をベース、基板１３をコ
レクタとする第２極性のバイポーラトランジスタがそれ
ぞれ等価的に構成され、信号入力端子ＩＮもしくは信号
出力端子に高電圧が印加された際に上記第１極性及び第
２極性のバイポーラトランジスタからなる回路でラッチ
アップを生じさせて高電圧による電流をバイパスするよ
うにしている。
【０００９】図４は１９９１年 ＥＯＳ／ＥＳＤ ＳＹ
ＭＰＯＳＩＵＭ ＰＲＯＣＥＥＤＩＮＧＳの第８８頁か
ら第９７頁に記載されたもう１つの従来例を示す。図４
においては図３と同一の領域は同一の記号で示した。こ
の従来例と前述した図３の従来例との相違は、第２の半
導体領域１７（エミッタ）がｎ型の半導体領域４１と隣
接し、かつｎ型の半導体領域４１がｎウェル（ベース）
領域１４とｐ型エピタキシャル層１２とにまたがって形
成されている点である。この従来例の相補型ＭＯＳ半導
体装置の保護回路も図３に示した保護回路と同様に第１
極性のバイポーラトランジスタと第２極性のバイポーラ
トランジスタとからなり、ラッチアップを生じさせて高
電圧による電流をバイパスする。この場合図３の保護回
路と比較して、図４の保護回路ではラッチアップの起動
の源泉となるトリガー電圧ＶＴ（以下「ターンオン電
圧」という）が低くできる。
ＭＰＯＳＩＵＭ ＰＲＯＣＥＥＤＩＮＧＳの第８８頁か
ら第９７頁に記載されたもう１つの従来例を示す。図４
においては図３と同一の領域は同一の記号で示した。こ
の従来例と前述した図３の従来例との相違は、第２の半
導体領域１７（エミッタ）がｎ型の半導体領域４１と隣
接し、かつｎ型の半導体領域４１がｎウェル（ベース）
領域１４とｐ型エピタキシャル層１２とにまたがって形
成されている点である。この従来例の相補型ＭＯＳ半導
体装置の保護回路も図３に示した保護回路と同様に第１
極性のバイポーラトランジスタと第２極性のバイポーラ
トランジスタとからなり、ラッチアップを生じさせて高
電圧による電流をバイパスする。この場合図３の保護回
路と比較して、図４の保護回路ではラッチアップの起動
の源泉となるトリガー電圧ＶＴ（以下「ターンオン電
圧」という）が低くできる。
【００１０】
【発明が解決しようとする課題】図３に示したサイリス
タ型ＥＳＤ保護回路では、ターンオンする電圧ＶＴがｎ
ウエルのブレイクダウン電圧によってきまるため通常は
５０Ｖと高く内部素子の保護という意味で十分ではな
い。一般に保護回路設計の基本的考え方として、（１）
ＥＳＤチャージを被保護素子の破壊電圧、電流以下で保
護素子によって吸収する、（２）保護素子が破壊しな
い、（３）保護素子は製品の動作範囲で製品特性を損な
わない、が基本である、が特に（１）において保護素子
の耐圧設計は保護の要である。すなわち保護素子の耐圧
ＢＶ設計は、 最大定格＜ＢＶ＜被保護素子の耐圧、ゲート破壊電圧 としなければならない。ゲート破壊電圧はトランジスタ
の微細化（高速化）に伴い１５Ｖ程度と小さくなってき
ているので、図４に示した従来例の低圧設計（この場合
ターンオン電圧ＶＴは５０Ｖが相当）では被保護素子を
十分保護できないという問題がある。
タ型ＥＳＤ保護回路では、ターンオンする電圧ＶＴがｎ
ウエルのブレイクダウン電圧によってきまるため通常は
５０Ｖと高く内部素子の保護という意味で十分ではな
い。一般に保護回路設計の基本的考え方として、（１）
ＥＳＤチャージを被保護素子の破壊電圧、電流以下で保
護素子によって吸収する、（２）保護素子が破壊しな
い、（３）保護素子は製品の動作範囲で製品特性を損な
わない、が基本である、が特に（１）において保護素子
の耐圧設計は保護の要である。すなわち保護素子の耐圧
ＢＶ設計は、 最大定格＜ＢＶ＜被保護素子の耐圧、ゲート破壊電圧 としなければならない。ゲート破壊電圧はトランジスタ
の微細化（高速化）に伴い１５Ｖ程度と小さくなってき
ているので、図４に示した従来例の低圧設計（この場合
ターンオン電圧ＶＴは５０Ｖが相当）では被保護素子を
十分保護できないという問題がある。
【００１１】このような欠点を改善したのが図４の従来
例である。この場合、ｎ型の半導体領域４１（ｎ+ ）と
ｐ型のエピタキシャル層１２（ｐ- ）で耐圧ＶＴが決ま
るので、耐圧ＶＴは１０数Ｖと低く設定できるメリット
がある。
例である。この場合、ｎ型の半導体領域４１（ｎ+ ）と
ｐ型のエピタキシャル層１２（ｐ- ）で耐圧ＶＴが決ま
るので、耐圧ＶＴは１０数Ｖと低く設定できるメリット
がある。
【００１２】しかしながら実際の製品に本構造の保護素
子を適用しようすると、製造条件のゆらぎに対して必ず
しも保護素子の特性が安定しているという保証はない。
つまり保護素子を構成する寄生バイポーラがノイズに対
してＯＦＦを保つ特性はｄｖ／ｄｔ特性（臨界オフ電圧
上昇率特性）と呼ばれるが、このｄｖ／ｄｔは保護素子
自身が誤動作しない程度に大きく設定されなければなら
ない。図４の従来例では基板１３の寄生ベース抵抗が大
きいため信頼性を含めて安定したｄｖ／ｄｔ特性の設計
が困難であり、製造条件のゆらぎに対して影響を受けや
すいという問題がある。
子を適用しようすると、製造条件のゆらぎに対して必ず
しも保護素子の特性が安定しているという保証はない。
つまり保護素子を構成する寄生バイポーラがノイズに対
してＯＦＦを保つ特性はｄｖ／ｄｔ特性（臨界オフ電圧
上昇率特性）と呼ばれるが、このｄｖ／ｄｔは保護素子
自身が誤動作しない程度に大きく設定されなければなら
ない。図４の従来例では基板１３の寄生ベース抵抗が大
きいため信頼性を含めて安定したｄｖ／ｄｔ特性の設計
が困難であり、製造条件のゆらぎに対して影響を受けや
すいという問題がある。
【００１３】本発明は上記の点にかんがみてなされたも
ので、製造条件のゆらぎに対する影響を受けにくい静電
気の放電による高電圧の過渡現像から半導体装置を保護
する保護回路を提供することを目的とする。
ので、製造条件のゆらぎに対する影響を受けにくい静電
気の放電による高電圧の過渡現像から半導体装置を保護
する保護回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は上記の目的を達
成するために、第１導電型の半導体基板内に第２導電型
のウエル領域を設け且つ前記半導体基板内には第２導電
型のＭＯＳトランジスタを且つ前記ウエル領域内には第
１導電型のＭＯＳトランジスタをそれぞれ形成してなる
相補型ＭＯＳ半導体装置において、前記半導体基板内に
形成され且つ低電位電源に接続された第１導電型の第１
コンタクト領域と、前記低電位電源に接続された第２導
電型の第１半導体領域と、前記ウエル領域内に形成され
且つ入力端子もしくは出力端子に接続された第２導電型
の第２コンタクト領域と、前記ウエル領域内に形成され
且つ前記入力端子もしくは出力端子に接続された第１導
電型の第２半導体領域とを設けた。
成するために、第１導電型の半導体基板内に第２導電型
のウエル領域を設け且つ前記半導体基板内には第２導電
型のＭＯＳトランジスタを且つ前記ウエル領域内には第
１導電型のＭＯＳトランジスタをそれぞれ形成してなる
相補型ＭＯＳ半導体装置において、前記半導体基板内に
形成され且つ低電位電源に接続された第１導電型の第１
コンタクト領域と、前記低電位電源に接続された第２導
電型の第１半導体領域と、前記ウエル領域内に形成され
且つ入力端子もしくは出力端子に接続された第２導電型
の第２コンタクト領域と、前記ウエル領域内に形成され
且つ前記入力端子もしくは出力端子に接続された第１導
電型の第２半導体領域とを設けた。
【００１５】さらに、前記ウエル領域の周りに第１導電
型のウエル領域を設け、該ウエル領域の境界面を中心に
して前記第１及び第２半導体領域を前記第１及び第２コ
ンタクト領域の内側に形成した。
型のウエル領域を設け、該ウエル領域の境界面を中心に
して前記第１及び第２半導体領域を前記第１及び第２コ
ンタクト領域の内側に形成した。
【００１６】
【実施例】以下、本発明を図面を参照して説明する。
【００１７】図１（ａ）は本発明による保護回路の一実
施例の断面図、図１（ｂ）はその等価回路図を示す。
施例の断面図、図１（ｂ）はその等価回路図を示す。
【００１８】図１に示した実施例は本発明に係る保護回
路を特に信号入力端子の保護を図る半導体装置に適用し
たものであり、ｐチャネルＭＯＳトランジスタＴＰ３３
およびｎチャネルＭＯＳトランジスタＴＮ３４は、入力
段のＣＭＯＳインバータＩを構成しており、このインバ
ータＩの共通ゲートは信号入力端子ＩＮに、共通ドレイ
ンは図示しない次段の回路にそれぞれ接続されている。
図中、図３と同じ構成部分は同じ記号で示されている。
この保護回路では、１×１０15／ｃｍ3 程度の濃度でｐ
型不純物を含むｐ型基板１３を用いており、この基板１
３上には深さが約２μｍのｎウエル領域１４が選択的に
形成されている。
路を特に信号入力端子の保護を図る半導体装置に適用し
たものであり、ｐチャネルＭＯＳトランジスタＴＰ３３
およびｎチャネルＭＯＳトランジスタＴＮ３４は、入力
段のＣＭＯＳインバータＩを構成しており、このインバ
ータＩの共通ゲートは信号入力端子ＩＮに、共通ドレイ
ンは図示しない次段の回路にそれぞれ接続されている。
図中、図３と同じ構成部分は同じ記号で示されている。
この保護回路では、１×１０15／ｃｍ3 程度の濃度でｐ
型不純物を含むｐ型基板１３を用いており、この基板１
３上には深さが約２μｍのｎウエル領域１４が選択的に
形成されている。
【００１９】上記Ｐ型基板１３上には、この基板１３に
対してコンタクトをとるため１×１０19／ｃｍ3 程度の
濃度でＰ型不純物を含むコンタクト領域１５と、１×１
０19／ｃｍ3 以上の濃度でｎ型不純物を含むｎ型半導体
領域１６とが形成されている。
対してコンタクトをとるため１×１０19／ｃｍ3 程度の
濃度でＰ型不純物を含むコンタクト領域１５と、１×１
０19／ｃｍ3 以上の濃度でｎ型不純物を含むｎ型半導体
領域１６とが形成されている。
【００２０】また、上記のｎウエル領域１４の境界をは
さんで領域１５、１６の反対側に位置するｎウエル領域
１４上には、１×１０19／ｃｍ3 以上の濃度でｐ型不純
物を含むＰ型半導体領域１７とｎウエル領域１４に対し
てコンタクトをとるための１×１０19／ｃｍ3 程度の濃
度でｎ型不純物を含むコンタクト領域１８とが形成され
ている。
さんで領域１５、１６の反対側に位置するｎウエル領域
１４上には、１×１０19／ｃｍ3 以上の濃度でｐ型不純
物を含むＰ型半導体領域１７とｎウエル領域１４に対し
てコンタクトをとるための１×１０19／ｃｍ3 程度の濃
度でｎ型不純物を含むコンタクト領域１８とが形成され
ている。
【００２１】さらに、ｎウエル領域１４の周りに１×１
０17／ｃｍ3 以上の濃度でＰ型不純物を含むｐウエル領
域２２が前記ｎ型半導体領域１６と接して形成されてい
る。
０17／ｃｍ3 以上の濃度でＰ型不純物を含むｐウエル領
域２２が前記ｎ型半導体領域１６と接して形成されてい
る。
【００２２】そして、ｐ型のコンタクト領域１５、ｎ型
半導体領域１６及びＰ型基板１３は低電位電源Ｖssに接
続され、ｐ型半導体領域１７及びｎ型のコンタクト領域
１８は信号入力端子ＩＮに接続されている。
半導体領域１６及びＰ型基板１３は低電位電源Ｖssに接
続され、ｐ型半導体領域１７及びｎ型のコンタクト領域
１８は信号入力端子ＩＮに接続されている。
【００２３】図１（ｂ）は上記実施例による保護回路の
等価回路図である。図中のｐｎｐ型のバイポーラトラン
ジスタ３１は、Ｐ型半導体領域１７をエミッタ、ｎウエ
ル領域１４をベース、Ｐ型基板１３をコレクタとして寄
生的に形成されているものである。一方ｎｐｎ型のバイ
ポーラトランジスタ３２は、ｎ型半導体領域１６をエミ
ッタ、Ｐ型基板１３およびＰウエル領域２２をベース、
ｎウエル領域１４をコレクタとして寄生的に形成されて
いるものである。そしてトランジスタ３１のエミッタ及
びベースは端子ＩＮに共に接続され、トランジスタ３２
のコレクタ及びベースはトランジスタ３１のベース、コ
レクタにそれぞれ接続され、トランジスタ３２のベース
及びエミッタは低電位電源Ｖssに接続されている。
等価回路図である。図中のｐｎｐ型のバイポーラトラン
ジスタ３１は、Ｐ型半導体領域１７をエミッタ、ｎウエ
ル領域１４をベース、Ｐ型基板１３をコレクタとして寄
生的に形成されているものである。一方ｎｐｎ型のバイ
ポーラトランジスタ３２は、ｎ型半導体領域１６をエミ
ッタ、Ｐ型基板１３およびＰウエル領域２２をベース、
ｎウエル領域１４をコレクタとして寄生的に形成されて
いるものである。そしてトランジスタ３１のエミッタ及
びベースは端子ＩＮに共に接続され、トランジスタ３２
のコレクタ及びベースはトランジスタ３１のベース、コ
レクタにそれぞれ接続され、トランジスタ３２のベース
及びエミッタは低電位電源Ｖssに接続されている。
【００２４】本実施例は通常のＭＯＳ製造技術を用いて
容易に製作できる。まずｐ型基板１３の保護回路形成領
域にｐウエル領域２２を選択的に形成する。一般にはボ
ロンイオン注入後熱処理押込みにより所望のプロファイ
ルを形成する。続いてｎウエル領域１４を選択形成す
る。通常ｎウエル領域１４はｐチャネルＭＯＳトランジ
スタＴＰ３３のｎウエル領域と同時に形成される。以下
慣用のシリコンＭＯＳ製造方法と何ら変わる点はない。
すなわちコンタクト領域１５、ｐ型半導体領域１７はＰ
チャネルＭＯＳトランジスタＴＰ３３のソース、ドレイ
ンと同時に形成される。またｎ型半導体領域１６、コン
タクト領域１８はＮチャネルトランジスタＴＮ３４のソ
ース、ドレインと同時に形成される。トリガー電圧ＶＴ
（ターンオン電圧）はｎウエル領域１４とｐ+ ウエル領
域２２の接合の降伏電圧で決定される。
容易に製作できる。まずｐ型基板１３の保護回路形成領
域にｐウエル領域２２を選択的に形成する。一般にはボ
ロンイオン注入後熱処理押込みにより所望のプロファイ
ルを形成する。続いてｎウエル領域１４を選択形成す
る。通常ｎウエル領域１４はｐチャネルＭＯＳトランジ
スタＴＰ３３のｎウエル領域と同時に形成される。以下
慣用のシリコンＭＯＳ製造方法と何ら変わる点はない。
すなわちコンタクト領域１５、ｐ型半導体領域１７はＰ
チャネルＭＯＳトランジスタＴＰ３３のソース、ドレイ
ンと同時に形成される。またｎ型半導体領域１６、コン
タクト領域１８はＮチャネルトランジスタＴＮ３４のソ
ース、ドレインと同時に形成される。トリガー電圧ＶＴ
（ターンオン電圧）はｎウエル領域１４とｐ+ ウエル領
域２２の接合の降伏電圧で決定される。
【００２５】図２は保護回路のチップ占有面積を減らす
手段を講じた本発明のさらに他の実施例を示す。図中図
１と同じ構成部分には同じ参照数字を付して示してあ
り、本実施例では従来を１としたときにチップ占有面積
を０．２５とすることができる。
手段を講じた本発明のさらに他の実施例を示す。図中図
１と同じ構成部分には同じ参照数字を付して示してあ
り、本実施例では従来を１としたときにチップ占有面積
を０．２５とすることができる。
【００２６】
【発明の効果】以上説明したように、本発明において
は、ｎウエル領域１４の周りにｐ+ ウエル領域２２が形
成されているので、サイリスタ型ＥＳＤ保護素子のター
ンオン電圧ＶＴはｐ+ ウエル領域２２のドース量を調整
することにより低く設定できる。このため図１（ｃ）に
示すＤＣ特性図に示すように、ｎウエル領域１４とｐ+
ウエル領域２２の接合の降伏電圧で決定されるＶＴは１
５〜２０Ｖ程度に設定できる。
は、ｎウエル領域１４の周りにｐ+ ウエル領域２２が形
成されているので、サイリスタ型ＥＳＤ保護素子のター
ンオン電圧ＶＴはｐ+ ウエル領域２２のドース量を調整
することにより低く設定できる。このため図１（ｃ）に
示すＤＣ特性図に示すように、ｎウエル領域１４とｐ+
ウエル領域２２の接合の降伏電圧で決定されるＶＴは１
５〜２０Ｖ程度に設定できる。
【００２７】また、ｐ+ ウエル領域２２によって寄生ベ
ース抵抗を小さくすることができるので、寄生バイポー
ラトランジスタのベース抵抗をブレークダウン電流が流
れ、寄生バイポーラトランジスタにターンオンを引き起
こす誤動作を防止できる。従って本実施例では、長期信
頼性を含め安定したｄｖ／ｄｔ特性を有し、製造条件の
ゆらぎに対して影響の少ない高性能な保護回路を供給で
きる。
ース抵抗を小さくすることができるので、寄生バイポー
ラトランジスタのベース抵抗をブレークダウン電流が流
れ、寄生バイポーラトランジスタにターンオンを引き起
こす誤動作を防止できる。従って本実施例では、長期信
頼性を含め安定したｄｖ／ｄｔ特性を有し、製造条件の
ゆらぎに対して影響の少ない高性能な保護回路を供給で
きる。
【００２８】ところで、本発明を半導体装置の入力端子
の保護に適用することにより、ＭＩＬ規格で２ＫＶ以
上、パッケージ帯電法で２ＫＶ以上の良好な耐量を得る
ことができる。
の保護に適用することにより、ＭＩＬ規格で２ＫＶ以
上、パッケージ帯電法で２ＫＶ以上の良好な耐量を得る
ことができる。
【図１】（ａ）は本発明による保護回路の一実施例の断
面構造を示す図、（ｂ）は等価回路図、／（ｃ）は同回
路のＤＣ特性図である。
面構造を示す図、（ｂ）は等価回路図、／（ｃ）は同回
路のＤＣ特性図である。
【図２】本発明による保護回路の他の実施例の断面構造
を示す。
を示す。
【図３】従来の保護回路の一例の断面構造を示す図であ
る。
る。
【図４】従来の保護回路の他の例の断面構造を示す図で
ある。
ある。
１１ ｐ+ 型エピタキシャル基板 １２ 出発基板 １５ ｐ型のコンタクト領域 １７ ｐ型半導体領域 ２２ ｐ+ ウエル ３１ ｐｎｐ型のバイポーラトランジスタ ３２ ｎｐｎ型のバイポーラトランジスタ ４１ ｎ型半導体領域 １２ ｐ型エピタキシャル層 １４ ｎウエル領域 １６ ｎ型半導体領域 １８ ｎ型コンタクト領域 ３３ ｐチャネルＭＯＳトランジスタ（ＴＰ） ３４ ｎチャネルＭＯＳトランジスタ（ＴＮ）
Claims (2)
- 【請求項１】 第１導電型の半導体基板内に第２導電型
のウエル領域を設け且つ前記半導体基板内には第２導電
型のＭＯＳトランジスタを且つ前記ウエル領域内には第
１導電型のＭＯＳトランジスタをそれぞれ形成してなる
相補型ＭＯＳ半導体装置において、前記半導体基板内に
形成され且つ低電位電源に接続された第１導電型の第１
コンタクト領域と、前記低電位電源に接続された第２導
電型の第１半導体領域と、前記ウエル領域内に形成され
且つ入力端子もしくは出力端子に接続された第２導電型
の第２コンタクト領域と、前記ウエル領域内に形成され
且つ前記入力端子もしくは出力端子に接続された第１導
電型の第２半導体領域とを具備したことを特徴とする半
導体装置の保護回路。 - 【請求項２】 前記ウエル領域の周りに第１導電型のウ
エル領域を設け、該ウエル領域の境界面を中心にして前
記第１及び第２半導体領域が前記第１及び第２コンタク
ト領域の内側に形成されている請求項１に記載の半導体
装置の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7148553A JP2783191B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体装置の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7148553A JP2783191B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体装置の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098147A true JPH098147A (ja) | 1997-01-10 |
| JP2783191B2 JP2783191B2 (ja) | 1998-08-06 |
Family
ID=15455340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7148553A Expired - Lifetime JP2783191B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体装置の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2783191B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479869B1 (en) | 1999-10-01 | 2002-11-12 | Rohm Co., Ltd. | Semiconductor device with enhanced protection from electrostatic breakdown |
| US6653689B2 (en) | 2000-06-08 | 2003-11-25 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit |
| JP2006191069A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | Ｅｓｄ保護回路及びその製造方法 |
| US7485931B2 (en) | 2005-03-25 | 2009-02-03 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit |
| JP2011029413A (ja) * | 2009-07-25 | 2011-02-10 | Ricoh Co Ltd | 半導体装置 |
| CN103199090A (zh) * | 2013-03-31 | 2013-07-10 | 无锡中星微电子有限公司 | 静电保护电路及其电池保护电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS51124385A (en) * | 1975-04-23 | 1976-10-29 | Hitachi Ltd | Complementary type mis semiconductor integrated circuit |
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-
1995
- 1995-06-15 JP JP7148553A patent/JP2783191B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2783191B2 (ja) | 1998-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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