KR100329073B1 - 반도체소자 - Google Patents

Abstract

본 발명은 내부 소자를 보호하기위한 정전기 방지 회로를 포함하는 반도체소자에 관한 것으로, 일반적인 지모스 ( general metal oxide semiconductor, 이하에서 GMOS 라 함 ) 와 상기 GMOS 보다 낮은 문턱전압 지모스 ( low Vt (threshold voltage ) GMOS 이하에서 LVTGMOS 라 함 ) 로 연결된 시리즈 스택 구조의 ESD 보호회로를 포함하는 반도체소자에 있어서, 상기 GMOS 와 LVTGMOS 가 각각 형성된 섬형태의 제1소자분리막과, 상기 섬형태의 제1소자분리막의 외측에 구비되는 피웰 픽업과, 상기 피웰 픽업의 외측에 구비되는 제2소자분리막과, 상기 제2소자분리막의 외측에 구비되는 엔웰 가아드링과, 상기 GMOS 소오스 영역과 LVTGMOS 의 드레인 영역을 콘택시키는 전도체와, 상기 GMOS 드레인 영역에 접속되는 패드와, 상기 LVTGMOS 소오스에 구비되는 Vss 를 포함하여 GMOS 드레인, GMOS 소오스, 전도체, LVTGMOS 드레인, LVTGMOS 소오스 영역의 순서로 형성되는 제1전류 통로와, GMOS 드레인, GMOS 소오스, 피웰 픽업, LVTGMOS 드레인, LVTGMOS 소오스 영역의 순서로 형성되는 제2전류 통로를 형성함으로써 ESD 재핑시 GMOS 드레인 영역에 과전류가 흐르는 현상을 방지하고 그에 따른 ESD 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자

본 발명은 정전기 방전 ( electro static discharge, 이하 ESD 라 함 ) 을 보호하기 위한 반도체소자에 있어서, 특히 ESD 재핑 ( zapping ) 시 갑자기 많은 전류가 반도체소자에 플로우 ( flow ) 되는 현상을 완화시키기 위하여 전류의 패스 ( current path ) 를 증가시켜 ESD 특성을 향상시킬 수 있는 기술이다.

일반적인 MOS 회로는 내부적으로 5 볼트 내외의 전압으로 동작하게 설계되어 있다. 그러나, 그들은 여러 원인등으로 인해 그 이상의 높은 전압에 노출된 경우가 발생하게 되는데, 이러한 상황에서는 MOS 소자의 게이트산화막 파괴 현상, 접합 스파이크 ( junction spiking ) 현상등이 발생되어 소자가 완전히 파괴되거나 혹은 미세하게 손상을 받아 신뢰성에 심각한 영향을 주게 된다.

상기한 바와같이 높은 전압에 대한 반도체소자의 노출은 여러가지 원인이 있을 수가 있는데 그 중 대표적인 것이 우리가 소자를 손으로 다룰때 사람몸에서 발생되는 정전기가 소자로 흘러 들어가는 경우다. 일반적으로 사람몸에서는 2000 ∼ 수만 볼트의 정전기 전압이 발생한다.

한편, 또 한가지는 반도체소자를 어떠한 장비나 소켓 ( socket ) 등에 꽂을때 그 장비의 접지상태가 불안정하면 순간적으로 전하가 핀을 타고 소자로 흘러 들어 가게 될 것이다.

위에서 서술한 바와같이 사용자가 주의하지 않으면 반도체소자는 언제든지 정전기 등과 같은 유익하지 않은 고전압에 항상 노출될 위험성이 있다.

이러한 정전기 피해를 막기 위하여 핸들링 ( handling ) 할때 안티-스테틱 튜브 ( anti-static tube ) 를 사용하거나 접지 밴드를 착용한채 핸들링하는 등 최소한의 예방을 할 수 있으나, 궁극적으로는 정전기 방지용 회로를 회로의 입력단 ( 게이트단) 에 앞서 구성하여야 한다.

최근들어, 반도체소자는 소자의 고집적화에 따른 패드 면적의 최소화와 고속화 따른 핀 캐패시턴스 ( pin capacitance ) 가 점점 더 작아지는 반면 높은 ESD 내성을 필요로 하고 정전기 방전에 의한 영향을 더욱 더 심하게 받는다.

도 1 내지 도 3 은 종래기술에 따른 반도체소자를 도시한 것으로, 도 1 은 일반적인 지모스 ( general metal oxide semiconductor, 이하에서 GMOS 라 함 ) 와 상기 GMOS 보다 낮은 문턱전압 지모스 ( low Vt ( threshold voltage ) GMOS 이하에서 LVTGMOS 라 함 ) 로 연결된 시리즈 스택 ( series stack ) 구조의 ESD 방전 보호 회로도이고, 도 2 는 상기 도 1 의 레이아웃도이며, 도 3 은 상기 도 2 의 ⓐ-ⓐ 절단면을 따라 형성된 반도체소자의 단면도를 도시한다.

상기 도 1 은 램버스 디램 출력단자 ( output drive ) 의 회로구성을 도시한 것으로, GMOS 와 LVTGMOS ( low VT GMOS ) 가 직렬로 연결된 스택 구조로 GMOS 의 채널폭 ( channel width ) 를 증가시키지 않고 LVTGMOS 의 채널폭을 증가시킴으로써 캐패시턴스의 증가없이 전류를 용이하게 조절할 수 있어 GMOS 의 채널폭과 채널길이를 작게 할 수 있다.

그러나, ESD 방전 보호 회로로서는 ESD 특성이 검증되어야 한다는 문제점이 있다. (도 1)

상기 도 2 는 GMOS (200)드레인과 LVTGMOS (300)로 연결된 시리즈 스택 구조의 ESD 보호회로의 레이아웃을 도시한 것으로서, 폐곡선 형태로 일정범위를 갖는 엔웰 가아드링(25)이 구비되고, 상기 엔웰 가아드링(25)의 내측으로 제2소자분리막(23), 피웰 픽업(21), 제1소자분리막(13)의 순서로 각각 구비되고, 상기 제1소자분리막(13) 영역 내에 GMOS(200)와 LVTGMOS(300)이 각각 구비되고, 상기 엔웰 가아드링(25) 내측에 포함된 부분과 상관없이 패드(100)가 구비된다. (도 2)

상기 도 3 은, 상기 도 2 의 ⓐ-ⓐ 절단면을 따라 일측으로 부터 엔웰 가아드링(25), 제2소자분리막(23), 피웰 픽업(21), 제1소자분리막(13), GMOS(200), 제1소자분리막(13), LVTGMOS(300), 제1소자분리막(13), 피웰 픽업(21), 제2소자분리막(23) 및 엔웰 가아드링(25)의 순서로 타측까지 형성된 것을 도시한다. 이때, 상기 GMOS (200)의 드레인영역(15)에 패드(200)가 연결되고, 상기 LVTGMOS (300)의 소오스영역(19a)에 Vss 가 연결된다. 그리고, 상기 GMOS (200)의 소오스영역(19)와 LVTGMOS (300)의 드레인영역(15a)을 연결하는 전도체(400)가 구비된다.

이때, 상기 도 3 에 도시된 상기 시리즈 스택 구조의 ESD 보호회로를 갖는 반도체소자는, 전류가 패드(100)로 부터 상기 GMOS (200)의 드레인/소오스영역(15,19), 전도체(400), LVTGMOS (300)의 드레인/소오스영역(15a,19a)을 통하여 Vss 로 흐르는 주통로를 갖게 된다.

그리고, 상기 반도체소자는 누설전류가 2개의 트랜지스터(200,300)를 통하여발생하기 때문에 누설전류가 작고, 누설전류가 작기 때문에 GMOS (200)의 채널 길이를 짧게 할 수 있고, GMOS (200)의 채널 폭을 증가시키기 않으며 LVTGMOS (300)의 채널 폭을 증가시킴으로써 캐패시턴스 증가없이 전류 조절을 용이하게 할 수 있는 장점이 있다.

그러나, 상기 시리즈 스택 구조의 ESD 보호회로를 갖는 반도체소자는, ESD 재핑시 주요 전류 통로 ( major current path ) 가 GMOS 드레인(15), GMOS 소오스(19), LVTGMOS 드레인(15a), LVTGMOS 소오스(19a) 영역의 순서로 형성되기 보다 GMOS 드레인(15)과 LVTGMOS 소오스(19a) 영역 사이에서의 NPN 파라스틱 바이폴라 트랜지스터로의 전류 통로가 대부분을 차지하게 된다.

그리고, NPN 파라스틱 바이폴라 트랜지스터의 동작으로 인하여 GMOS 드레인(15) 쪽에서 과전류가 흐르게 되고 그로인하여, ESD 레벨이 낮아진다.

또한, ESD 재핑시 GMOS 드레인(15)과 피웰 픽업(21)과의 파라스틱 바이폴라 트랜지스터에 의한 전류 통로로 인하여 GMOS 드레인(15)에 과전류가 흘러 ESD 레벨을 낮춰지기도 한다.

이상에서 설명한 바와같이 종래기술에 따른 ESD 보호회로를 갖는 반도체소자는, ESD 재핑시 GMOS 의 드레인영역에 과전류가 흐르게 되어 반도체소자의 ESD 레벨를 낮추고 그에 따른 반도체소자의 특성 및 신뢰성을 저하시킬 수 있는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 제1소자분리막 영역에 형성된 일반적인 모스 ( GMOS ) 와 상기 GMOS 보다 낮은 문턱전압을 갖는 LVTGMOS 사이에 피웰 픽업을 형성함으로써 피웰 픽업으로 전류 통로를 만들어 주고 ESD 재핑시 파라스틱 바이폴라 트랜지스터의 동작에 의한 과전류를 막아주어 ESD 특성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자를 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 정전기 방전 보호 회로를 도시한 회로도.

도 2 는 도 1 에 따른 정전기 방전 보호회로를 도시한 레이아웃도.

도 3 은 도 2 의 ⓐ-ⓐ 절단면을 따라 도시된 반도체소자를 도시한 단면도.

도 4 는 본 발명의 실시예에 따른 정전기 방전 보호회로를 도시한 레이아웃도.

도 5 는 도 4 의 ⓐ-ⓐ 절단면을 따라 도시된 반도체소자를 도시한 단면도.

〈도면의 주요부분에 대한 부호의 설명〉

11,31 : 피웰 ( p-well ) 13,33a,33b : 제1소자분리막

15,15a,35,35a : 드레인영역 17,17a,37,37a : 게이트전극

19,19a,39,39a : 소오스영역 21,41 : 피웰 픽업 ( p-well pick-up )

23,43 : 제2소자분리막

25,45 : 가아드링 ( guard ring ), 엔웰 ( n-well )

27,47 : 고농도의 엔웰 100,500 : 패드

200,600 : GMOS 300,700 : VLTGMOS

400,800 : 전도선

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는,

GMOS 와 LVTGMOS 로 연결된 시리즈 스택 구조의 ESD 보호회로를 포함하는 반도체소자에 있어서,

상기 GMOS 와 LVTGMOS 가 각각 내측에 형성된 섬형태의 제1소자분리막과,

상기 섬형태의 제1소자분리막의 외측에 구비되는 피웰 픽업과,

상기 피웰 픽업의 외측에 구비되는 제2소자분리막과,

상기 제2소자분리막의 외측에 구비되는 엔웰 가아드링과,

상기 GMOS 소오스 영역과 LVTGMOS 의 드레인 영역을 콘택시키는 전도체와,

상기 GMOS 드레인 영역에 접속되는 패드와,

상기 LVTGMOS 소오스에 구비되는 Vss 를 포함하여 GMOS 드레인, GMOS 소오스, 전도체, LVTGMOS 드레인, LVTGMOS 소오스 영역의 순서로 형성되는 제1전류 통로와, GMOS 드레인, GMOS 소오스, 피웰 픽업, LVTGMOS 드레인, LVTGMOS 소오스 영역의 순서로 형성되는 제2전류 통로를 형성함으로써 ESD 재핑시 GMOS 드레인 영역에 과전류가 흐르는 현상을 방지하고 그에 따른 ESD 특성을 향상시키는 것을 특징으로한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 4 및 도 5 는 본 발명의 실시예에 따른 반도체소자를 도시한 것으로, 상기 도 4 는 본 발명에 따라 디자인된 반도체소자의 레이아웃을 도시하고, 상기 도 5 는 도 4 의 ⓑ-ⓑ 절단면을 따라 도시된 단면도이다.

상기 도 4 는 GMOS (200)드레인과 LVTGMOS (300)로 연결된 시리즈 스택 구조의 ESD 보호회로를 도시한 것으로서, 폐곡선 형태로 일정범위를 갖는 엔웰 가아드링(45)이 구비되고, 상기 엔웰 가아드링(45)의 내측으로 제2소자분리막(43), 피웰 픽업(41), 제1소자분리막(33a,33b)의 순서로 각각 구비되고, 상기 제1소자분리막(33a,33b) 영역 내에 GMOS(600)와 LVTGMOS(700)이 각각 구비되고, 상기 엔웰 가아드링(45) 내측에 포함된 부분과 상관없이 패드(500)가 구비된다. 이때, 상기 제1소자분리막(33a,33b)은 상기 피웰 픽업(41) 영역에서 섬형태로 "33a" 와 "33b" 로 분리되어 구비되고, 상기 "33a" 와 "33b" 각각에 GMOS (600) 와 LVTGMOS (700)이 구비된다. 여기서, 상기 피웰 픽업(41)은 피웰 픽업(41)으로의 전류 통로를 만들어 주어 ESD 재핑시 파라스틱 바이폴라 트랜지스터의 동작에 의한 과전류를 막아주고, 그에 따른 ESD 특성을 향상시킬 수 있다.

한편, 상기 GMOS (600)와 LVTGMOS (700)는 4 ∼ 20 ㎛ 의 거리가 유지되고, 상기 GMOS (600)와 엔웰 가아드링(45)은 10 ∼ 20 ㎛ 의 거리가 유지된다. (도 4)

상기 도 5 는, 상기 도 4 의 ⓑ-ⓑ 절단면을 따라 일측으로 부터 엔웰 가아드링(45), 제2소자분리막(43), 피웰 픽업(41), 제1소자분리막(33a), GMOS(600), 제1소자분리막(33a), 피웰 픽업(41), 제1소자분리막(33b), LVTGMOS(700), 제1소자분리막(33b), 피웰 픽업(41), 제2소자분리막(43) 및 엔웰 가아드링(45)의 순서로 타측까지 형성된 것을 도시한다. 이때, 상기 GMOS (600)의 드레인영역(35)에 패드(500)가 연결되고, 상기 LVTGMOS (700)의 소오스영역(39a)에 Vss 가 연결된다. 그리고, 상기 GMOS (600)의 소오스영역(39)와 LVTGMOS (700)의 드레인영역(35a)을 연결하는 전도체(400)가 구비된다.

이때, 상기 도 5 에 도시된 상기 시리즈 스택 구조의 ESD 보호회로를 갖는 반도체소자는, 전류가 패드(500)로 부터 상기 GMOS (600)의 드레인/소오스영역(35,39), 전도체(800), LVTGMOS (700)의 드레인/소오스영역(35a,39a)을 통하여 Vss 로 흐르는 통로와, 상기 패드(500)로 부터 상기 GMOS (600)의 드레인/소오스영역(35,39), 피웰 픽업(41), LVTGMOS (700)의 드레인/소오스영역(35a,39a)을 통하여 Vss 로 흐르는 통로가 구비되는 구조로 전류 통로의 수를 증가시킴으로써 파라스틱 바이폴라 트랜지스터의 동작에 의한 과전류를 막아주고 그에 따른 ESD 특성을 향상시킬 수 있다. (도 5)

이상에서 상세히 기술한 바와 같이 본 발명에 따른 반도체소자는, GMOS 와 LVTGMOS 로 연결된 시리즈 스택 구조의 ESD 보호회로를 구현하는데 있어서, 상기 GMOS 와 LVTGMOS 의 사이에 위치한 소자분리막을 가르는 피웰 픽업을 형성함으로써 전류 통로를 추가 형성하여 ESD 재핑시 GMOS 드레인에 과전류가 걸리지 않도록 하고 그에 따른 ESD 특성을 향상시키는 효과가 있다.

Claims (3)

1. GMOS 와 LVTGMOS 로 연결된 시리즈 스택 구조의 ESD 보호회로를 포함하는 반도체소자에 있어서,

   상기 GMOS 와 LVTGMOS 가 각각 내측에 형성된 섬형태의 제1소자분리막과,

   상기 섬형태의 제1소자분리막의 외측에 구비되는 피웰 픽업과,

   상기 피웰 픽업의 외측에 구비되는 제2소자분리막과,

   상기 제2소자분리막의 외측에 구비되는 엔웰 가아드링과,

   상기 GMOS 소오스 영역과 LVTGMOS 의 드레인 영역을 콘택시키는 전도체와,

   상기 GMOS 드레인 영역에 접속되는 패드와,

   상기 LVTGMOS 소오스에 구비되는 Vss 를 포함하여 GMOS 드레인, GMOS 소오스, 전도체, LVTGMOS 드레인, LVTGMOS 소오스 영역의 순서로 형성되는 제1전류 통로와, GMOS 드레인, GMOS 소오스, 피웰 픽업, LVTGMOS 드레인, LVTGMOS 소오스 영역의 순서로 형성되는 제2전류 통로를 형성함으로써 ESD 재핑시 GMOS 드레인 영역에 과전류가 흐르는 현상을 방지하고 그에 따른 ESD 특성을 향상시키는 것을 특징으로하는 반도체소자.
2. 제 1 항에 있어서,

   상기 GMOS 와 LVTGMOS 는 4 ∼ 20 ㎛ 의 거리가 유지되는 것을 특징으로 하는 반도체소자.
3. 제 1 항에 있어서,

   상기 GMOS 와 엔웰 가아드링은 10 ∼ 20 ㎛ 의 거리가 유지되는 것을 특징으로 하는 반도체소자.