JPH0252426B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は相補型MOS半導体装置において、
信号入力端子もしくは信号出力端子に接続された
内部回路の保護を行なう相補型MOS半導体装置
の保護回路に関する。

（従来の技術） 半導体装置、特にＰチヤネル及びＮチヤネル
MOSトランジスタを使用した相補型MOS半導体
装置などでは信号入力端子もしくは信号出力端子
に高電圧がノイズが加わると、そこに接続された
内部回路が破壊されることがある。そこで、この
ような半導体装置の信号入力端子もしくは信号出
力端子には保護回路が接続される。

第９図は相補型MOS半導体装置の特に信号入
力端子の保護を図る従来の保護回路の構成を示す
図である。図において、ソースが電源電圧VCC
に接続されているＰチヤネルMOSトランジスタ
TP及びソースが基準電源電圧（アース）VSSに
接続されているＮチヤネルMOSトランジスタ
TNはドレインどおし及びゲートどおしが接続さ
れ、入力段のCMOSインバータＩを構成してい
る。そして、このインバータＩの共通ゲートは信
号入力端子INに接続されており、共通ドレイン
は図示しない次段の回路に接続されている。

また、図中、断面図で示されている回路は入力
保護回路である。この入力保護回路では、Ｐ型基
板４１にｎウエル領域４２を形成し、基板４１に
はｎ型拡散領域をソース領域４３、ドレイン領域
４４とするＮチヤネルMOSトランジスタ４５と、
ｐ型拡散領域からなるコンタクト領域４６を形成
し、このトランジスタ４５のソース領域４３とゲ
ート電極４６及び上記コンタクト領域４６とをア
ースに、ドレイン領域４４を端子INにそれぞれ
接続している。さらに、ｎウエル領域４２にはｐ
型拡散領域をソース領域４８、ドレイン領域４９
とするＰチヤネルMOSトランジスタ５０と、ｎ
型拡散領域からなるコンタクト領域５１を形成
し、このトランジスタ５０のソース領域４８とゲ
ード電極５２及びコンタクト領域５１とを電源電
圧VCCに、ドレイン領域４９を端子INにそれぞ
れ接続している。なお、上記入力段のCMOSイ
ンバータＩを始めとする内部回路を構成するトラ
ンジスタも上記基板４１内に同様に形成されてい
る。

このような保護回路において、端子INに正極
性の高電圧ノイズが印加されたとき、その値が電
源電圧VCCよりも高い場合には、Ｐチヤネル
MOSトランジスタ４９のドレイン領域４９とｎ
ウエル領域４２（ｎ型拡散領域からなるコンタク
ト領域５１）との間のpn接合が順方向にバイア
スされ、との順方向電流によりノイズ電流が除去
される。他方、端子INに負極性の高電圧ノイズ
が印加された場合には、ＮチヤネルMOSトラン
ジスタ４５のドレイン領域４４と基板４１（ｐ型
拡散領域からなるコンタクト領域４６）との間の
pn接合が順方向にバイアスされ、その順方向電
流によりノイズ電流が除去される。

ところで、このような従来回路では、端子IN
に非常な高電圧のノイズが印加された場合、上記
各pn接合が順方向にバイアス状態においても、
ある程度の寄生抵抗が存在するため、保護回路の
一方のトランジスタのドレイン領域に大きな電圧
が発生する。そのとき、他方のドレイン領域は逆
バイアスされるためにそのトランジスタはブレー
クダウンを起こすことになる。そして、ノイズの
持続時間が長い場合には、このブレークダウン電
流により発生する熱でこのトランジスタが破壊さ
れてしまう恐れがある。すなわち、従来の保護回
路は高電圧、大電流ノイズに対して弱いという問
題がある。

（発明が解決しようとする問題点） このように従来回路では、高電圧、大電流ノイ
ズに対して完全に保護が行なえないという問題が
ある。

この発明は上記のような事情を考慮してなされ
たものであり、その目的は、高電圧、大電流ノイ
ズに対しそれ自体が破壊を起こすことなしに効率
良く内部回路の保護を図ることができる相補型
MOS半導体装置の保護回路を提供することにあ
る。

〔発明の構成〕

（問題点を解決するための手段） この発明の相補型MOS半導体装置の保護回路
は、第１導電型の半導体基体内に第２導電型のウ
エル領域を設け、かつ半導体基体内には第２導電
型のMOSトランジスタを、ウエル領域内には第
１導電型のMOSトランジスタをそれぞれ形成し
てなる相補型MOS半導体装置において、上記基
体内に形成され、基準電源電圧に接続された第１
導電型の第１コンタクト領域と、上記基体内に形
成され、上記基準電源電圧に接続された第２導電
型の第１半導体領域と、上記ウエル領域内に形成
され、任意の信号入力端子もしくは信号出力端子
に接続された第２導電型の第２コンタクト領域
と、上記ウエル領域内に形成され、上記信号入力
端子もしくは信号出力端子に接続された第１導電
型の第２半導体領域とから構成されている。

（作用） この発明の相補型MOS半導体装置の保護回路
では、第１半導体領域をエミツタ、基体をベース
及びウエル領域をコレクタとする第１極性のバイ
ポーラトランジスタが、第２半導体領域をエミツ
タ、ウエル領域をベース及び基体をコレクタとす
る第２極性のバイポーラトランジスタがそれぞれ
等価的に構成され、信号入力端子もしくは信号出
力端子に高電圧が印加された際に上記第１極性及
び第２極性のバイポーラトランジスタからなる回
路でラツチアツプを生じさせて高電圧による電流
をバイパスするようにしている。

（実施例） 以下、図面を参照してこの発明の実施例を説明
する。

第１図はこの発明に係る保護回路を、特に信号
入力端子の保護を図るものに実施した場合の構成
を示す図である。図において、ＰチヤネルMOS
トランジスタTP及びＮチヤネルMOSトランジス
タTNは、従来と同様に入力段のCMOSインバー
タＩを構成しており、、このインバータＩの共通
ゲートは信号入力端子INに、共通ドレインは図
示しない次段の回路にそれぞれ接続されている。

図中、断面図で示されている回路はこの発明に
よる保護回路である。この保護回路では、１×
10¹⁸／cm³程度の濃度でｐ型不純物を含むp⁺型エピ
タキシヤル基板１１上に５×10¹⁵／cm³程度の濃度
でｐ型不純物を含むｐ型エピタキシヤル層１２を
成長させたものを出発基板１３として用いてお
り、この基板１３上には深さが約2μmのｎウエル
領域１４が選択的に形成されている。

上記ｐ型基板１３上には、この基板１３（ｐ型
エピタキシヤル層１２）に対してコンタクトをと
るための１×10¹⁹／cm³程度の濃度でｐ型不純物を
含むコンタクト領域１５と、１×10¹⁹／cm³以上の
濃度でｎ型不純物を含むｎ型半導体領域１６とが
形成されている。

また、上記ｎウエル領域１４の境界をはさんで
上記領域１５，１６の反対側に位置するｎウエル
領域１４上には、１×10¹⁹／cm³以上の濃度でｐ型
不純物を含むｐ型半導体領域１７と、ｎウエル領
域１４に対してコンタクトをとるための１×
10¹⁹／cm³程度の濃度でｎ型不純物を含むコンタク
ト領域１８とが形成されている。

そして、上記ｐ型のコンタクト領域１５、ｎ型
半導体領域１６及びｐ型基板１３はアースに接続
され、ｐ型半導体領域１７及びｎ型のコンタクト
領域１８は上記信号入力端子INに接続されてい
る。

第２図は上記実施例による保護回路の等価回路
図である。図中のpnp型のバイポーラトランジス
タ３１は、上記ｐ型半導体領域１７をエミツタ、
ｎウエル領域１４をベース、ｐ型基板１３をコレ
クタとして寄生的に形成されているものである。
npn型のバイポーラトランジスタ３２は、上記ｎ
型半導体領域１６をコレクタ、ｎウエル領域１４
をベース、ｐ型基板１３をエミツタとして寄生的
に形成されているものである。そして、トランジ
スタ３１のエミツタ及びベースは端子INに共に
接続され、トランジスタ３２のコレクタ及びベー
スは上記トランジスタ３１のベース、コレクタに
それぞれ接続され、トランジスタ３２のベース及
びエミツタは共にアースに接続されている。

第２図のような等価回路で示される第１図の保
護回路において、いま、端子INに正極性の高電
圧ノイズが印加されたとする。そして、この高電
圧ノイズの値が、第２図で示される等価回路のト
リガー電圧VT以上である場合には、第２図回路
に所定値以上のトリガー電流ITが流れ、これに
よりラツチアツプが起動される。このラツチアツ
プの起動により、トランジスタ３１及び３２を介
して端子INからアースに電流が流れることによ
り、端子INに印加された高電圧がアースに逃が
されて端子INの電圧が低下する。端子INの電圧
がこの回路特有のホールデイング電圧以上になつ
ているときにはラツチアツプは保持され続ける。
そして、端子INの電圧がホールデイング電圧以
下に低下すると、ラツチアツプが保持されなくな
り、正常状態に復帰する。

他方、上記端子INに負極性の高電圧ノイズが
印加された場合には、端子IN〜ｎ型のコンタク
ト領域１８〜ｎウエル領域１４〜ｐ型基板１３−
ｐ型のコンタクト領域１５〜アースからなる経路
にアースから端子INの方向に電流が流れること
により、端子INに印加された高電圧が逃がされ、
端子INの電圧が低下する。

ところで、上記トリガー電圧VT、トリガー電
流IT、ホールデイング電圧VH及びホールデイン
グ電流IHの値は、上記ｎ型半導体領域１６とｐ
型半導体領域１７との間隔（第１図中のd1）、ｎ
型半導体領域１６とｐ型のコンタクト領域１５と
の間隔（第１図中のd2）、ｐ型半導体領域１７と
ｎ型のコンタクト領域１８との間隔（第１図中の
d3）などの設定により自由に決定することがで
きる。

第３図は、ｎ型及びｐ型半導体領域１６，１７
とｐ型及びｎ型のコンタクト領域１５，１８それ
ぞれの幅を10μm、長さを20μmに設定した場合
で、かつｎ型半導体領域１６とｐ型のコンタクト
領域１５との間隔d2及びｐ型半導体領域１７と
ｎ型のコンタクト領域１８との間隔ｄ３をそれぞ
れ2.5μmに設定した場合に、ｎ型半導体領域１６
とｐ型半導体領域１７との間隔ｄ１（μm）と、
ホールデイング電圧VH（Ｖ）及びホールデイン
グ電流IH（mA）それぞれの関係を示す特性曲線
図であり、曲線ａはホールデイング電圧、曲線ｂ
はホールデイング電流である。この特性から明ら
かなように、ｎ型半導体領域１６とｐ型半導体領
域１７との間隔ｄ１を22（μm）に設定すれば、ホ
ールデイング電圧VHは６（Ｖ）となる。従つて、
通常は５（Ｖ）にされている電源電圧VCCよりも
大きな値でラツチアツプ保持を行なわせることが
できる。

また、上記ラツチアツプが起動されると、第３
図の特性曲線ｂに示されるように、25（mA）以
上の十分なホールデイング電流をこの保護回路で
定常的に流すことができる。

第４図は、上記第３図と同じ条件に設定した場
合の、間隔ｄ１（μm）とトリガー電流IT（mA）
との関係を示す特性曲線図である。この特性から
明らかなように、ラツチアツプの起動に必要なト
リガー電流IT（mA）の値は、ｎ型半導体領域１
６とｐ型半導体領域１７との間隔ｄ１を22（μm）
に設定すれば約3.7（mA）となる。すなわち、端
子INに高電圧が印加されたとき、第２図回路に
3.7（mA）以上のトリガー電流が流れるとラツチ
アツプが起動される。

第５図は、ｎ型半導体領域１６とｐ型半導体領
域１７との間の間隔ｄ１を20μmとした場合の、
ｎ型半導体領域１６とｐ型のコンタクト領域１５
との間隔ｄ２（μm）もしくはｐ型半導体領域１
７とｎ型のコンタクト領域１８との間隔ｄ３
（μm）とトリガー電流IT（mA）との関係を示す
特性曲線図である。この特性から明らかなよう
に、ｎ型半導体領域１６とｐ型のコンタクト領域
１５との間隔ｄ２もしくはｐ型半導体領域１７と
ｎ型のコンタクト領域１８との間隔ｄ３を広げれ
ば、トリガー電流ITの値を減少させることがで
きる。すなわち、間隔ｄ２，ｄ３を広げる程、小
さなトリガー電流でラツチアツプを起動させるこ
とができる。

また、上記第３図の特性から明らかなようにｎ
型半導体領域１６とｐ型半導体領域１７との間隔
ｄ１を広げればより大きなホールデイング電圧を
得ることができる。ところが、単に間隔ｄ１を広
げると占有面積が大きくなつてしまう。そこで、
第６図に示すこの発明の他の実施例による回路で
は、ｎウエル領域１４の境界に溝１９を形成し、
この溝１９内に絶縁物を埋め込み、ラツチアツプ
時の電流経路を基板１３の下方に曲げることによ
り、平面的な寸法を広げずに間隔ｄ１を実質的に
広げるようにしたものである。

第７図はホールデイング電圧を増加させる手段
を講じたこの発明のさらに他の実施例を示す。こ
の実施例では、ｎ型半導体領域１６とｐ型半導体
領域１７との間で基板１３にはｐ型のコンタクト
領域２０を、ｎウエル領域１４にはｎ型のコンタ
クト領域２１をそれぞれ形成し、ｐ型のコンタク
ト領域２０をアースに、ｎ型のコンタクト領域２
１を端子INにそれぞれ接続するようにしたもの
である。この実施例のものは、ｐ型のコンタクト
領域２０によりこの付近の電位をアースに、ｎ型
のコンタクト領域２１によりこの付近の電位を端
子INの電位に固定する、いわゆるガードバンド
構造を採用するようにしたものである。

第８図はこの発明のさらに別の実施例を示す。
この実施例では、上記第７図の回路からｐ型のコ
ンタクト領域１５とｎ型のコンタクト領域１８と
を取り除き、この両領域の機能を上記コンタクト
領域２０及び２１で兼用させるようにしたもので
ある。この実施例の場合にはコンタクト領域１５
と１８を取り除くことができる分だけ、占有面積
を小さくできるという効果がある。

また、上記各実施例回路では基板１３として、
高濃度で抵抗が比較的小さなp⁺型エピタキシヤ
ル基板１１上に低濃度で抵抗が比較的大きにｐ型
エピタキシヤル層１２を形成したものを使用して
いるので、ラツチアツプが起動される際に端子
INに流れ込む電流の多くがp⁺型エピタキシヤル
基板１１に流れ込むために、低濃度領域のみから
なる基板を用いた場合に比べてホールデイング電
圧を大きくすることができる。

ところで、この発明を入力端子の保護に適用す
ることにより、従来回路ではサージ耐圧として約
500Vであつたものが、この発明では約800Vまで
上昇し、良好な特性を得ることができた。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記各実施例ではこの発明を入力
端子に接続された内部回路の保護を行なうものに
実施した場合について説明したが、これは出力端
子に接続された出力回路の保護を行なうようにし
ても良いことはもちろんである。また、基板とし
てｐ型のものを使用する場合について説明した
が、ｎ型基板を使用し、ｐウエル領域を形成して
各種素子を構成するようにしても良いことはもち
ろんである。

〔発明の効果〕

以上説明したようにこの発明によれば、高電
圧、大電流ノイズに対しそれ自体の破壊を起こす
ことなしに効率良く内部回路の保護を図ることが
できる相補型MOS半導体装置の保護回路を提供
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す断面
図、第２図は上記実施例回路の等価回路図、第３
図ないし第５図はそれぞれ上記実施例を説明する
ための特性曲線図、第６図ないし第８図はそれぞ
れこの発明の他の実施例の構成を示す断面図、第
９図は従来回路の断面図である。 １１……p⁺型エピタキシヤル基板、１２……
ｐ型エピタキシヤル層、１３……出発基板、１４
……ｎウエル領域、１５，２０……ｐ型のコンタ
クト領域、１６……ｎ型半導体領域、１７……ｐ
型半導体領域、１８，２１……ｎ型のコンタクト
領域、１９……溝、３１……pnp型のバイポーラ
トランジスタ、３２……npn型のバイポーラトラ
ンジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基体内に第２導電型のウ
   エル領域を設け、かつ半導体基体内には第２導電
   型のMOSトランジスタを、ウエル領域内には第
   １導電型のMOSトランジスタをそれぞれ形成し
   てなる相補型MOS半導体装置において、上記基
   体内に形成され、基準電源電圧に接続された第１
   導電型の第１コンタクト領域と、上記基体内に形
   成され、上記基準電源電圧に接続された第２導電
   型の第１半導体領域と、上記ウエル領域内に形成
   され、任意の信号入力端子もしくは信号出力端子
   に接続された第２導電型の第２コンタクト領域
   と、上記ウエル領域内に形成され、上記信号入力
   端子もしくは信号出力端子に接続された第１導電
   型の第２半導体領域とを具備したことを特徴とす
   る相補型MOS半導体装置の保護回路。 ２ 前記ウエル領域の境界面を中心にして前記第
   １及び第２半導体領域が前記第１及び第２コンタ
   クト領域の内側に形成されている特許請求の範囲
   第１項に記載の相補型MOS半導体装置の保護回
   路。