JPH05206387A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05206387A JPH05206387A JP4034327A JP3432792A JPH05206387A JP H05206387 A JPH05206387 A JP H05206387A JP 4034327 A JP4034327 A JP 4034327A JP 3432792 A JP3432792 A JP 3432792A JP H05206387 A JPH05206387 A JP H05206387A
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- memory cell
- conductivity type
- well
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Abstract
(57)【要約】
【目的】 入力端子にマイナス電圧が印加されてもメモ
リセルデータが破壊されない半導体集積回路を得る。 【構成】 入力保護回路をノーマリオフのＰＭＯＳトラ
ンジスタのトーテムポール接続で構成する。従来、ｎ+
ドレイン領域１３（コレクタ），Ｐ型基板１０（ベー
ス），入力ピン３に接続されるｎ+ ドレイン領域（エミ
ッタ）により寄生ＮＰＮバイポーラトランジスタが形成
されていたが、エミッタがｐ+ ドレイン領域３ａとなる
ので寄生ＮＰＮバイポーラトランジスタは形成されな
い。
リセルデータが破壊されない半導体集積回路を得る。 【構成】 入力保護回路をノーマリオフのＰＭＯＳトラ
ンジスタのトーテムポール接続で構成する。従来、ｎ+
ドレイン領域１３（コレクタ），Ｐ型基板１０（ベー
ス），入力ピン３に接続されるｎ+ ドレイン領域（エミ
ッタ）により寄生ＮＰＮバイポーラトランジスタが形成
されていたが、エミッタがｐ+ ドレイン領域３ａとなる
ので寄生ＮＰＮバイポーラトランジスタは形成されな
い。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にＰ型基板を用いた半導体集積回路の改良に関す
るものである。
し、特にＰ型基板を用いた半導体集積回路の改良に関す
るものである。
【０００２】
【従来の技術】図８は従来の半導体集積回路の入力回路
を示す図であり、図において、２は入力バッファ回路、
３は入力ピンであり、６１は入力保護回路で、ノーマリ
オフのＮＭＯＳトランジスタ２１，２２をトーテムポー
ル接続して構成されている。
を示す図であり、図において、２は入力バッファ回路、
３は入力ピンであり、６１は入力保護回路で、ノーマリ
オフのＮＭＯＳトランジスタ２１，２２をトーテムポー
ル接続して構成されている。
【０００３】図９は従来の半導体集積回路の入力回路領
域（周辺回路領域）とメモリセル領域の構造断面図であ
り、図において、図８と同一符号は同一又は相当部分を
示し、１０はＰ型基板、２９，１４はＰ型基板１０に形
成されたＰウェル、２５はＰウェル２９に形成されたｎ
+ ドレイン領域、２３はＰウェル２９に形成されたｎ+
ソース領域で、ＧＮＤ電位に固定される。２４，２６は
ＮＭＯＳのゲート端子で、ＧＮＤ電位に固定される。２
７はＰウェル２９に形成されたｎ+ ソース領域で、ＶＣ
Ｃ電位に固定される。２８はＰウェル２９に形成された
Ｐウェル電位固定用端子で、ＧＮＤ電位に固定される。
１２はＰウェル１４に形成されたメモリセルＮＭＯＳの
ｎ+ ソース領域であり、ＧＮＤ電位に固定される。１７
はメモリセルのＮＭＯＳのゲート端子、１３はＰウェル
１４に形成されたメモリセルのＮＭＯＳのｎ+ ドレイン
領域であり、ここでは“Ｈ”レベルである。１１はＰウ
ェル１４に形成されたＰウェル電位固定用端子で、ＧＮ
Ｄ電位に固定される。
域（周辺回路領域）とメモリセル領域の構造断面図であ
り、図において、図８と同一符号は同一又は相当部分を
示し、１０はＰ型基板、２９，１４はＰ型基板１０に形
成されたＰウェル、２５はＰウェル２９に形成されたｎ
+ ドレイン領域、２３はＰウェル２９に形成されたｎ+
ソース領域で、ＧＮＤ電位に固定される。２４，２６は
ＮＭＯＳのゲート端子で、ＧＮＤ電位に固定される。２
７はＰウェル２９に形成されたｎ+ ソース領域で、ＶＣ
Ｃ電位に固定される。２８はＰウェル２９に形成された
Ｐウェル電位固定用端子で、ＧＮＤ電位に固定される。
１２はＰウェル１４に形成されたメモリセルＮＭＯＳの
ｎ+ ソース領域であり、ＧＮＤ電位に固定される。１７
はメモリセルのＮＭＯＳのゲート端子、１３はＰウェル
１４に形成されたメモリセルのＮＭＯＳのｎ+ ドレイン
領域であり、ここでは“Ｈ”レベルである。１１はＰウ
ェル１４に形成されたＰウェル電位固定用端子で、ＧＮ
Ｄ電位に固定される。
【０００４】図１０は従来のスタティックＲＡＭの高抵
抗負荷型のメモリセルを示す図であり、図において、３
９，４０は電源ＶCCに接続された高抵抗、４５はワード
線、４６，４７はビット線、４１，４２，４３，４４は
ＮＭＯＳトランジスタである。尚、図９に示すメモリセ
ル領域のＮＭＯＳは、図１０のＮＭＯＳトランジスタ４
３に対応している。
抗負荷型のメモリセルを示す図であり、図において、３
９，４０は電源ＶCCに接続された高抵抗、４５はワード
線、４６，４７はビット線、４１，４２，４３，４４は
ＮＭＯＳトランジスタである。尚、図９に示すメモリセ
ル領域のＮＭＯＳは、図１０のＮＭＯＳトランジスタ４
３に対応している。
【０００５】次に動作について図９を用いて説明する。
通常入力ピン３にはＴＴＬレベルの“Ｈ”レベル（＋
２．２Ｖ）、“Ｌ”レベル（＋０．８Ｖ）、あるいはＣ
ＭＯＳレベルの“Ｈ”レベル（＋５Ｖ）、“Ｌ”レベル
（０Ｖ）等が入力されるが、Ｐウェル２９の電位はＰウ
ェル電位固定用端子２８によってＧＮＤ電位に固定され
ており、ｎ+ ドレイン領域２５のＰＮ接合部分は逆バイ
アスされているため、動作上まったく問題がない。
通常入力ピン３にはＴＴＬレベルの“Ｈ”レベル（＋
２．２Ｖ）、“Ｌ”レベル（＋０．８Ｖ）、あるいはＣ
ＭＯＳレベルの“Ｈ”レベル（＋５Ｖ）、“Ｌ”レベル
（０Ｖ）等が入力されるが、Ｐウェル２９の電位はＰウ
ェル電位固定用端子２８によってＧＮＤ電位に固定され
ており、ｎ+ ドレイン領域２５のＰＮ接合部分は逆バイ
アスされているため、動作上まったく問題がない。
【０００６】ところが、入力ピン３にアンダーシュート
等により負電位が入力された場合上記ＰＮ接合部分が順
バイアスされるため、入力ピン３からＰウェル２９、Ｐ
型基板１０に向かって電子が注入される。即ち、メモリ
セルの“Ｈ”電位を保持するｎ+ ドレイン領域１３をコ
レクタ、Ｐ型基板１０をベース、入力ピン３が接続され
るｎ+ ドレイン領域２５をエミッタとする寄生バイポー
ラトランジスタがオンして、図９に示すように、ｎ+ ド
レイン領域１３からｎ+ ドレイン領域２５に電流が流れ
る。
等により負電位が入力された場合上記ＰＮ接合部分が順
バイアスされるため、入力ピン３からＰウェル２９、Ｐ
型基板１０に向かって電子が注入される。即ち、メモリ
セルの“Ｈ”電位を保持するｎ+ ドレイン領域１３をコ
レクタ、Ｐ型基板１０をベース、入力ピン３が接続され
るｎ+ ドレイン領域２５をエミッタとする寄生バイポー
ラトランジスタがオンして、図９に示すように、ｎ+ ド
レイン領域１３からｎ+ ドレイン領域２５に電流が流れ
る。
【０００７】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、Ｐ型基板を用いた
半導体集積回路の場合、アンダーシュート等でマイナス
電位が入力に印加されると、図９に示すように、メモリ
セル“Ｈ”電位をコレクタ，Ｐ型基板をベース，入力Ｎ
+ をエミッタとする寄生バイポーラトランジスタがＯＮ
し、メモリセル“Ｈ”ノードから電流が流れ、メモリセ
ルの電位が“Ｈ”→“Ｌ”となりメモリセルデータが破
壊されるという問題点があった。
は以上のように構成されているので、Ｐ型基板を用いた
半導体集積回路の場合、アンダーシュート等でマイナス
電位が入力に印加されると、図９に示すように、メモリ
セル“Ｈ”電位をコレクタ，Ｐ型基板をベース，入力Ｎ
+ をエミッタとする寄生バイポーラトランジスタがＯＮ
し、メモリセル“Ｈ”ノードから電流が流れ、メモリセ
ルの電位が“Ｈ”→“Ｌ”となりメモリセルデータが破
壊されるという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、入力にマイス電位が印加されて
も、メモリセルデータが破壊されることのない半導体集
積回路を得ることを目的とする。
ためになされたもので、入力にマイス電位が印加されて
も、メモリセルデータが破壊されることのない半導体集
積回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体集
積回路は、入力保護回路をノーマリオフのトーテムポー
ル接続されたＰＭＯＳトランジスタ等のＰＭＯＳトラン
ジスタで構成し、寄生バイポーラトランジスタが形成さ
れないようにしたものである。またこの発明に係る半導
体集積回路は、第１導電型基板に形成されたメモリセル
部分とそれ以外の部分とが、第２導電型層により分離さ
れているものである。
積回路は、入力保護回路をノーマリオフのトーテムポー
ル接続されたＰＭＯＳトランジスタ等のＰＭＯＳトラン
ジスタで構成し、寄生バイポーラトランジスタが形成さ
れないようにしたものである。またこの発明に係る半導
体集積回路は、第１導電型基板に形成されたメモリセル
部分とそれ以外の部分とが、第２導電型層により分離さ
れているものである。
【００１０】
【作用】この発明においては、入力保護回路がＰＭＯＳ
トランジスタで構成されているため、寄生ＮＰＮバイポ
ーラトランジスタが形成されないので、メモリセル
“Ｈ”ノードから電流が流れることがなく、メモリセル
データは破壊されない。
トランジスタで構成されているため、寄生ＮＰＮバイポ
ーラトランジスタが形成されないので、メモリセル
“Ｈ”ノードから電流が流れることがなく、メモリセル
データは破壊されない。
【００１１】またこの発明においては、第２導電型層に
よりメモリセル領域の第１導電型ウェルが第１導電型基
板と分離されているので、メモリセル“Ｈ”ノードから
電流が流れることがなく、メモリセルデータは破壊され
ない。
よりメモリセル領域の第１導電型ウェルが第１導電型基
板と分離されているので、メモリセル“Ｈ”ノードから
電流が流れることがなく、メモリセルデータは破壊され
ない。
【００１２】
【実施例】実施例１ 図１はこの発明の一実施例による半導体集積回路を示す
図である。図１において、図８と同一符号は同一又は相
当部分を示し、４，５はゲート電位がＶCC電位に接続さ
れたノーマリオフのＰＭＯＳトランジスタ、１は入力保
護回路で、トーテムポール接続されたＰＭＯＳ４，５で
構成されている。
図である。図１において、図８と同一符号は同一又は相
当部分を示し、４，５はゲート電位がＶCC電位に接続さ
れたノーマリオフのＰＭＯＳトランジスタ、１は入力保
護回路で、トーテムポール接続されたＰＭＯＳ４，５で
構成されている。
【００１３】図２は図１に示す半導体集積回路の周辺回
路領域の断面図およびメモリセル領域の断面図であり、
図において、図９と同一符号は同一又は相当部分を示
し、１０はＰ型基板で、ＧＮＤ電位に固定される。９は
Ｐ型基板１０に形成されたＮウェルである。６はｐ+ ソ
ース領域で、ＧＮＤ電位に接続される。１５，１６はＰ
ＭＯＳのゲート端子で、ＶCC電位に接続される。７はｐ
+ ソース領域で、ＶCC電位に接続される。３ａはｐ+ ド
レイン領域で、入力ピン３と接続される。８はＮウェル
固定用端子で、ＶCC電位と接続される。
路領域の断面図およびメモリセル領域の断面図であり、
図において、図９と同一符号は同一又は相当部分を示
し、１０はＰ型基板で、ＧＮＤ電位に固定される。９は
Ｐ型基板１０に形成されたＮウェルである。６はｐ+ ソ
ース領域で、ＧＮＤ電位に接続される。１５，１６はＰ
ＭＯＳのゲート端子で、ＶCC電位に接続される。７はｐ
+ ソース領域で、ＶCC電位に接続される。３ａはｐ+ ド
レイン領域で、入力ピン３と接続される。８はＮウェル
固定用端子で、ＶCC電位と接続される。
【００１４】次に動作について説明する。通常入力ピン
３には、ＴＴＬの“Ｈ”レベル（＋２．２Ｖ），“Ｌ”
レベル（＋０．８Ｖ）、あるいはＣＭＯＳレベルの
“Ｈ”レベル（＋５Ｖ）、“Ｌ”レベル（０Ｖ）等が入
力されるが、図２に示すように、Ｎウェル９の電位はＮ
ウェル電位固定用端子８によってＶCC電位に固定されて
おり、ｐ+ ドレイン領域３ａのＰＮ接合部分は逆バイア
スされているため、動作上まったく問題がない。
３には、ＴＴＬの“Ｈ”レベル（＋２．２Ｖ），“Ｌ”
レベル（＋０．８Ｖ）、あるいはＣＭＯＳレベルの
“Ｈ”レベル（＋５Ｖ）、“Ｌ”レベル（０Ｖ）等が入
力されるが、図２に示すように、Ｎウェル９の電位はＮ
ウェル電位固定用端子８によってＶCC電位に固定されて
おり、ｐ+ ドレイン領域３ａのＰＮ接合部分は逆バイア
スされているため、動作上まったく問題がない。
【００１５】また、入力ピン３にアンダーシュート等に
より負電位が入力された場合も、上記ＰＮ接合部分は逆
バイアス状態であるので、動作上まったく問題がない。
即ち、従来例で形成されていた寄生ＮＰＮバイポーラト
ランジスタが、エミッタ電極がなくなるため形成され
ず、従って入力に負電位が入力されてもメモリセルデー
タが反転するといった不良は起こらない。
より負電位が入力された場合も、上記ＰＮ接合部分は逆
バイアス状態であるので、動作上まったく問題がない。
即ち、従来例で形成されていた寄生ＮＰＮバイポーラト
ランジスタが、エミッタ電極がなくなるため形成され
ず、従って入力に負電位が入力されてもメモリセルデー
タが反転するといった不良は起こらない。
【００１６】実施例２ 図３はこの発明の第２の実施例による半導体集積回路の
断面図であり、図中、図２と同一符号は同一又は相当部
分を示し、１８はｎ+ ガードリングで、ウェハ表面から
裏面まで深く形成され、メモリセル領域のＰウェル１４
およびＰ型基板１０を周辺回路領域のＰ型基板１０から
完全に分離するようにしている。
断面図であり、図中、図２と同一符号は同一又は相当部
分を示し、１８はｎ+ ガードリングで、ウェハ表面から
裏面まで深く形成され、メモリセル領域のＰウェル１４
およびＰ型基板１０を周辺回路領域のＰ型基板１０から
完全に分離するようにしている。
【００１７】次に動作について説明する。図３に示すよ
うに、ｎ+ ガードリング１８が形成されているので、周
辺回路領域にある入力ピンに負電位が印加されて電子が
注入されても、ｎ+ ガードリング１８により電子はメモ
リセル領域内には到達せず、従ってメモリセルデータが
反転するといった不良は起こらない。
うに、ｎ+ ガードリング１８が形成されているので、周
辺回路領域にある入力ピンに負電位が印加されて電子が
注入されても、ｎ+ ガードリング１８により電子はメモ
リセル領域内には到達せず、従ってメモリセルデータが
反転するといった不良は起こらない。
【００１８】図４は図３に示す第２の実施例の半導体集
積回路を実現する方法の一例を示す図であり、ｎ+ ガー
ドリング１８の形成方法について示している。図中、図
３と同一符号は同一又は相当部分を示す。ｎ+ ガードリ
ング１８の形成には、ウェハ表面とウェハ裏面から同じ
ｎ+ ガードリング形成用のマスクを用い、ｎ+ を打ち込
んで形成する。このように製造することにより、ｎ+ ガ
ードリング１８をウェハ表面から裏面まで形成する時間
が短縮でき、かつｎ+ ガードリング１８の横方向拡散量
を少なくすることができる。
積回路を実現する方法の一例を示す図であり、ｎ+ ガー
ドリング１８の形成方法について示している。図中、図
３と同一符号は同一又は相当部分を示す。ｎ+ ガードリ
ング１８の形成には、ウェハ表面とウェハ裏面から同じ
ｎ+ ガードリング形成用のマスクを用い、ｎ+ を打ち込
んで形成する。このように製造することにより、ｎ+ ガ
ードリング１８をウェハ表面から裏面まで形成する時間
が短縮でき、かつｎ+ ガードリング１８の横方向拡散量
を少なくすることができる。
【００１９】実施例３ 図５はこの発明の第３の実施例による半導体集積回路の
断面図であり、図中、図３と同一符号は同一又は相当部
分を示し、２０はＮ型で形成されたＮ型基板、１９はＮ
型基板２０上に形成されたＰエピタキシャル層である。
ｎ+ ガードリング１８は、メモリセル領域のまわりに形
成されている。
断面図であり、図中、図３と同一符号は同一又は相当部
分を示し、２０はＮ型で形成されたＮ型基板、１９はＮ
型基板２０上に形成されたＰエピタキシャル層である。
ｎ+ ガードリング１８は、メモリセル領域のまわりに形
成されている。
【００２０】図５に示すように、Ｎ型基板２０とｎ+ ガ
ードリング１８とにより、メモリセル領域のＰウェル１
４及びＰエピタキシャル層１９と周辺回路領域のＰエピ
タキシャル層１９とが完全に分離されるため、上記第２
の実施例と同様、周辺回路領域にある入力ピンに負電位
が入力されても、メモリセルデータが反転するといった
誤動作は起こらない。また、この第３の実施例では、ｎ
+ ガードリング１８の深さを浅くできるため、製造が容
易であり、また熱処理時間を低減できるので、ｎ+ ガー
ドリング１８の横方向拡散を減少できる等のメリットが
ある。
ードリング１８とにより、メモリセル領域のＰウェル１
４及びＰエピタキシャル層１９と周辺回路領域のＰエピ
タキシャル層１９とが完全に分離されるため、上記第２
の実施例と同様、周辺回路領域にある入力ピンに負電位
が入力されても、メモリセルデータが反転するといった
誤動作は起こらない。また、この第３の実施例では、ｎ
+ ガードリング１８の深さを浅くできるため、製造が容
易であり、また熱処理時間を低減できるので、ｎ+ ガー
ドリング１８の横方向拡散を減少できる等のメリットが
ある。
【００２１】実施例４ 図６はこの発明の第４の実施例による半導体集積回路の
断面図であり、図中、図３，図９と同一符号は同一又は
相当部分を示し、３０はｎ+ ガードリング、３１はｎ+
埋込み層であり、ｎ+ ガードリング３０とｎ+ 埋込み層
３１とによりメモリセル領域のＰウェル１４がＰ型基板
１０から分離されている。尚、ｎ+ 埋込み層３１の不純
物濃度は低くても、即ちｎ- でもよい。また、メモリセ
ル領域のＰウェル１４の厚さが周辺回路領域のＰウェル
２９より厚くなっている。
断面図であり、図中、図３，図９と同一符号は同一又は
相当部分を示し、３０はｎ+ ガードリング、３１はｎ+
埋込み層であり、ｎ+ ガードリング３０とｎ+ 埋込み層
３１とによりメモリセル領域のＰウェル１４がＰ型基板
１０から分離されている。尚、ｎ+ 埋込み層３１の不純
物濃度は低くても、即ちｎ- でもよい。また、メモリセ
ル領域のＰウェル１４の厚さが周辺回路領域のＰウェル
２９より厚くなっている。
【００２２】図６に示すように、Ｐウェル１４の底部に
ｎ+ 埋込層３１を設けることにより、ｎ+ ガードリング
を浅くすることができ、ｎ+ のドライブ時間が短縮し、
製造が容易となり、またｎ+ ガードリングの横方向拡散
を小さくできる等のメリットが生まれる。
ｎ+ 埋込層３１を設けることにより、ｎ+ ガードリング
を浅くすることができ、ｎ+ のドライブ時間が短縮し、
製造が容易となり、またｎ+ ガードリングの横方向拡散
を小さくできる等のメリットが生まれる。
【００２３】また、メモリセル領域のＰウェル１４の濃
度が薄くかつＰウェル１４の厚さが薄い場合には、メモ
リセルのｎ+ ソース１２，ｎ+ ドレイン１３とｎ+ 埋込
層３１とがパンチスルーしてしまう可能性があるが、図
６に示すように、メモリセル領域のＰウェル１４の厚さ
が厚いので、メモリセルのｎ+ ソース，ドレイン１２，
１３とｎ+ 埋込層３１との距離を大きくとることができ
る。
度が薄くかつＰウェル１４の厚さが薄い場合には、メモ
リセルのｎ+ ソース１２，ｎ+ ドレイン１３とｎ+ 埋込
層３１とがパンチスルーしてしまう可能性があるが、図
６に示すように、メモリセル領域のＰウェル１４の厚さ
が厚いので、メモリセルのｎ+ ソース，ドレイン１２，
１３とｎ+ 埋込層３１との距離を大きくとることができ
る。
【００２４】次に、この第４の実施例に示すＰウェルの
厚さがメモリセル領域と周辺回路領域とで異なるものの
製造方法の一例について説明する。まずメモリセル領域
のＰウェル１４に必要な厚さのＰウェルを全領域に形成
し、その後メモリセル領域のＰウェル１４のみ隠すよう
なマスクを用いて、周辺回路領域のＰウェル２９のみエ
ッチングで削り取り薄くする。
厚さがメモリセル領域と周辺回路領域とで異なるものの
製造方法の一例について説明する。まずメモリセル領域
のＰウェル１４に必要な厚さのＰウェルを全領域に形成
し、その後メモリセル領域のＰウェル１４のみ隠すよう
なマスクを用いて、周辺回路領域のＰウェル２９のみエ
ッチングで削り取り薄くする。
【００２５】このような第４の実施例では、上記第２，
第３の実施例と同様、メモリセルのＰウェル１４がＰ型
基板１０と完全に分離されるため、入力に負電位が印加
されてもメモリセルデータが破壊されることはない。ま
たメモリセルのＰウェル１４を厚く形成しているので、
メモリセルのｎ+ ソース，ドレイン１２，１３とｎ+ 埋
込層３１がパンチスルーすることはなく、メモリセルの
安定動作を損なうこともない。
第３の実施例と同様、メモリセルのＰウェル１４がＰ型
基板１０と完全に分離されるため、入力に負電位が印加
されてもメモリセルデータが破壊されることはない。ま
たメモリセルのＰウェル１４を厚く形成しているので、
メモリセルのｎ+ ソース，ドレイン１２，１３とｎ+ 埋
込層３１がパンチスルーすることはなく、メモリセルの
安定動作を損なうこともない。
【００２６】実施例５ 図７はこの発明の第５の実施例による半導体集積回路の
断面図であり、図７(a) は上記第４の実施例での対策を
入力保護回路にも施したものであり、図７(b)は図７(a)
における周辺回路領域の素子をＮＭＯＳからバイポー
ラトランジスタに変更した場合を示している。図中、図
６と同一符号は同一又は相当部分を示し、３８はＰ型基
板１０に形成されたＰウェル、３４はＰウェル３８に形
成されたｎ+ ソース領域、３６はＰウェル３８に形成さ
れたｎ+ ドレイン領域、３５はゲート端子、３７はＰウ
ェル３８に形成されたＰウェル固定端子で、ＧＮＤ電位
に接続されている。３３はｎ+ 埋込み層、３２はｎ+ ガ
ードリングであり、ｎ+ ガードリング３２とｎ+ 埋込み
層３３とによりメモリセル領域のＰウェル２９がＰ型基
板１０から分離されている。
断面図であり、図７(a) は上記第４の実施例での対策を
入力保護回路にも施したものであり、図７(b)は図７(a)
における周辺回路領域の素子をＮＭＯＳからバイポー
ラトランジスタに変更した場合を示している。図中、図
６と同一符号は同一又は相当部分を示し、３８はＰ型基
板１０に形成されたＰウェル、３４はＰウェル３８に形
成されたｎ+ ソース領域、３６はＰウェル３８に形成さ
れたｎ+ ドレイン領域、３５はゲート端子、３７はＰウ
ェル３８に形成されたＰウェル固定端子で、ＧＮＤ電位
に接続されている。３３はｎ+ 埋込み層、３２はｎ+ ガ
ードリングであり、ｎ+ ガードリング３２とｎ+ 埋込み
層３３とによりメモリセル領域のＰウェル２９がＰ型基
板１０から分離されている。
【００２７】５３はＰ型基板１０上に形成されたｎ- エ
ピタキシャル層、５４はｎ+ 埋込層、４８はｐ+ 分離領
域である。４９はｎ+ コレクタ電極、５２はｐ+ ベース
電極、５１はｐ- 真性ベース電極、５０はｎ+ エミッタ
電極であり、これらによりバイポーラトランジスタが構
成されている。
ピタキシャル層、５４はｎ+ 埋込層、４８はｐ+ 分離領
域である。４９はｎ+ コレクタ電極、５２はｐ+ ベース
電極、５１はｐ- 真性ベース電極、５０はｎ+ エミッタ
電極であり、これらによりバイポーラトランジスタが構
成されている。
【００２８】図７(a) に示すように、ｎ+ ガードリング
３２とｎ+ 埋込み層３３とにより入力保護回路のＰウェ
ル２９もＰ型基板１０と完全に分離されるため、上記第
２ないし第４の実施例と同様、Ｐ型基板１０に電子が注
入されることもなく、より安定動作が期待できる。
３２とｎ+ 埋込み層３３とにより入力保護回路のＰウェ
ル２９もＰ型基板１０と完全に分離されるため、上記第
２ないし第４の実施例と同様、Ｐ型基板１０に電子が注
入されることもなく、より安定動作が期待できる。
【００２９】図７(b) に示すように、ｎ- エピタキシャ
ル層５３の厚さは、図７(a) に示す周辺回路領域のＰウ
ェル３８の厚さと同様に、薄く形成されるので、バイポ
ーラトランジスタの性能が上がり、高速化できる。上記
構成は特にＢｉＣＭＯＳ集積回路において有効である。
ル層５３の厚さは、図７(a) に示す周辺回路領域のＰウ
ェル３８の厚さと同様に、薄く形成されるので、バイポ
ーラトランジスタの性能が上がり、高速化できる。上記
構成は特にＢｉＣＭＯＳ集積回路において有効である。
【００３０】なお、図６，図７において、入力保護回路
を図８，図９に示すようなＮＭＯＳで構成したものにつ
いて示したが、図１，図２に示すようなＰＭＯＳで構成
したものであってもよい。
を図８，図９に示すようなＮＭＯＳで構成したものにつ
いて示したが、図１，図２に示すようなＰＭＯＳで構成
したものであってもよい。
【００３１】
【発明の効果】以上のようにこの発明に係る半導体集積
回路によれば、入力保護回路をＰＭＯＳトランジスタを
用いて構成したので、寄生バイポーラトランジスタが形
成されず、従って入力端子にアンダーシュート等でマイ
ナス電位が印加されても、寄生バイポーラトランジスタ
がオンするということがなく、メモリセルデータが破壊
されず、信頼性の高い半導体集積回路が得られる効果が
ある。
回路によれば、入力保護回路をＰＭＯＳトランジスタを
用いて構成したので、寄生バイポーラトランジスタが形
成されず、従って入力端子にアンダーシュート等でマイ
ナス電位が印加されても、寄生バイポーラトランジスタ
がオンするということがなく、メモリセルデータが破壊
されず、信頼性の高い半導体集積回路が得られる効果が
ある。
【００３２】またこの発明に係る半導体集積回路によれ
ば、メモリセル領域部分とそれ以外の部分とを第２導電
型層によって分離するようにしたので、入力端子にマイ
ナス電位が印加されても、上記第２導電型層にてガード
されてメモリセル“Ｈ”ノードから電流が流れることが
なく、従ってメモリセルデータが破壊されず、信頼性の
高い半導体集積回路が得られる効果がある。
ば、メモリセル領域部分とそれ以外の部分とを第２導電
型層によって分離するようにしたので、入力端子にマイ
ナス電位が印加されても、上記第２導電型層にてガード
されてメモリセル“Ｈ”ノードから電流が流れることが
なく、従ってメモリセルデータが破壊されず、信頼性の
高い半導体集積回路が得られる効果がある。
【図１】この発明の第１の実施例による半導体集積回路
を示す図である。
を示す図である。
【図２】この発明の第１の実施例による半導体集積回路
の断面図である。
の断面図である。
【図３】この発明の第２の実施例による半導体集積回路
の断面図である。
の断面図である。
【図４】図３に示す半導体集積回路の製造方法の一例示
す断面図である。
す断面図である。
【図５】この発明の第３の実施例による半導体集積回路
の断面図である。
の断面図である。
【図６】この発明の第４の実施例による半導体集積回路
の断面図である。
の断面図である。
【図７】この発明の第５の実施例による半導体集積回路
の断面図である。
の断面図である。
【図８】従来の半導体集積回路を示す図である。
【図９】従来の半導体集積回路の断面図である。
【図１０】従来のメモリセルを示す図である。
１ 入力保護回路 ２ 入力バッファ ３ 入力ピン ３ａ ｐ+ ドレイン領域 ４，５ ＰＭＯＳ ６，７ ｐ+ ソース領域 ８ Ｎウェル固定端子 ９ Ｎウェル １０ Ｐ型基板 １１，２８，３７ Ｐウェル固定端子 １２，２３，２７，３４ ｎ+ ソース領域 １３，２５，３６ ｎ+ ドレイン領域 １４，２９，３８ Ｐウェル １５，１６，１７，２４，２６，３５ ゲート端子 １８，３０，３２ ｎ+ ガードリング １９ Ｐエピタキシャル層 ２０ Ｎ型基板 ３１，３３，５４ ｎ+ 埋込層 ４８ ｐ+ 分離領域 ４９ ｎ+ コレクタ電極 ５０ ｎ+ エミッタ電極 ５１ ｐ- 真性ベース領域 ５２ ｐ+ べース電極 ５３ ｎ- エピタキシャル層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 泰之 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内
Claims (6)
- 【請求項１】 Ｐ型基板を用いて構成された半導体集積
回路において、 入力保護回路をＰＭＯＳトランジスタで構成したことを
特徴とする半導体集積回路。 - 【請求項２】 半導体集積回路において、 第１導電型基板に形成されたメモリセル部とそれ以外の
部分とが、第２導電型層により分離されていることを特
徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 上記第２導電型層は、上記メモリセル部の第１導電型の
ウェル及び基板の周囲に、ウェハ表面から裏面まで形成
されていることを特徴とする半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路におい
て、 上記第２導電型層は、ウェハ表面から第２導電型不純物
を打ち込んで形成した部分と、ウェハ裏面から第２導電
型不純物を打ち込んで形成した部分とからなることを特
徴とする半導体集積回路。 - 【請求項５】 請求項２記載の半導体集積回路におい
て、 上記第２導電型層は、上記メモリセル部の第１導電型の
ウェルの周囲に形成されたガードリングと、上記メモリ
セル部の第１導電型のウェルの下部に形成された埋込層
とからなり、 上記メモリセル部の第１導電型のウェルの厚さが、周辺
回路部の第１導電型のウェルよりも厚いことを特徴とす
る半導体集積回路。 - 【請求項６】 請求項２記載の半導体集積回路におい
て、 上記メモリセル部は、第２導電型基板上に形成された第
１導電型エピタキシャル層に形成され、 上記第２導電型層は、上記メモリセル部の周囲に、ウェ
ハ表面から上記第２導電型基板に達するように形成され
ていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034327A JPH05206387A (ja) | 1992-01-23 | 1992-01-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034327A JPH05206387A (ja) | 1992-01-23 | 1992-01-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206387A true JPH05206387A (ja) | 1993-08-13 |
Family
ID=12411064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034327A Pending JPH05206387A (ja) | 1992-01-23 | 1992-01-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206387A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010881A1 (fr) * | 2001-07-25 | 2003-02-06 | Niigata Seimitsu Co., Ltd. | Oscillateur |
| JP2011238760A (ja) * | 2010-05-10 | 2011-11-24 | Denso Corp | 半導体装置 |
| WO2016148156A1 (ja) * | 2015-03-17 | 2016-09-22 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2018517283A (ja) * | 2015-04-07 | 2018-06-28 | 日本テキサス・インスツルメンツ株式会社 | 寄生容量が低減されたデバイスアイソレーター |
-
1992
- 1992-01-23 JP JP4034327A patent/JPH05206387A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010881A1 (fr) * | 2001-07-25 | 2003-02-06 | Niigata Seimitsu Co., Ltd. | Oscillateur |
| US7378709B2 (en) | 2001-07-25 | 2008-05-27 | Niigata Seimitsu Co., Ltd. | Oscillator with a guard ring formed around an N well and constituent components integrally formed on the N well, on a semiconductor substrate |
| JP2011238760A (ja) * | 2010-05-10 | 2011-11-24 | Denso Corp | 半導体装置 |
| WO2016148156A1 (ja) * | 2015-03-17 | 2016-09-22 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JPWO2016148156A1 (ja) * | 2015-03-17 | 2017-07-13 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US10141299B2 (en) | 2015-03-17 | 2018-11-27 | Fuji Electric Co., Ltd. | Semiconductor device with protective element portion |
| US10720421B2 (en) | 2015-03-17 | 2020-07-21 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US10964686B2 (en) | 2015-03-17 | 2021-03-30 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| JP2018517283A (ja) * | 2015-04-07 | 2018-06-28 | 日本テキサス・インスツルメンツ株式会社 | 寄生容量が低減されたデバイスアイソレーター |
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