JP3049198B2 - データ出力バッファ - Google Patents
データ出力バッファInfo
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- JP3049198B2 JP3049198B2 JP7143042A JP14304295A JP3049198B2 JP 3049198 B2 JP3049198 B2 JP 3049198B2 JP 7143042 A JP7143042 A JP 7143042A JP 14304295 A JP14304295 A JP 14304295A JP 3049198 B2 JP3049198 B2 JP 3049198B2
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Links
- 239000000758 substrate Substances 0.000 claims description 9
- 239000000969 carrier Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 241001024304 Mino Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ出力バッファ
（Data Output Buffer) に関し、特にNMOSトランジスタ
のドレーン(Drain) から注入された少数キャリア（Mino
rity Carrier)がＮ−ウェル（Well) に形成されたPMOS
トランジスタのＮ+ ピックアップ（Pickup) 領域へ移動
することを遮断して、ラッチアップ(Latch-Up)の発生が
防止できるようにしたデータ出力バッファに関する。
（Data Output Buffer) に関し、特にNMOSトランジスタ
のドレーン(Drain) から注入された少数キャリア（Mino
rity Carrier)がＮ−ウェル（Well) に形成されたPMOS
トランジスタのＮ+ ピックアップ（Pickup) 領域へ移動
することを遮断して、ラッチアップ(Latch-Up)の発生が
防止できるようにしたデータ出力バッファに関する。
【０００２】
【従来の技術】一般にCMOSトランジスタを用いたデータ
出力バッファの動作の時、NMOSトランジスタのドレーン
から注入された少数キャリヤはPMOSトランジスタが形成
されているＮ−ウェルにバイアス（Bias) 電圧を供給す
るためのＮ+ ピックアップ領域へ移動するようになる。
このようにＮ−ウェルのＮ+ ピックアップ領域へ到達す
る少数キャリヤの数が増加すれば、寄生（Parasitic)し
存在するバイポーラトランジスタ(Bipolar Transistor)
がターンオン(Turn on) されてラッチアップが発生す
る。
出力バッファの動作の時、NMOSトランジスタのドレーン
から注入された少数キャリヤはPMOSトランジスタが形成
されているＮ−ウェルにバイアス（Bias) 電圧を供給す
るためのＮ+ ピックアップ領域へ移動するようになる。
このようにＮ−ウェルのＮ+ ピックアップ領域へ到達す
る少数キャリヤの数が増加すれば、寄生（Parasitic)し
存在するバイポーラトランジスタ(Bipolar Transistor)
がターンオン(Turn on) されてラッチアップが発生す
る。
【０００３】さて、従来のCMOSトランジスタから構成さ
れるデータ出力バッファを図１及び図２を参照して説明
すれば下記の通りである。図１は従来の技術によるデー
タ出力バッファのレイアウト図であり、図２は図１のＸ
−Ｘ′線に沿って切断した切断面図である。
れるデータ出力バッファを図１及び図２を参照して説明
すれば下記の通りである。図１は従来の技術によるデー
タ出力バッファのレイアウト図であり、図２は図１のＸ
−Ｘ′線に沿って切断した切断面図である。
【０００４】Ｐ型基板に一定の間隙が離隔されるように
Ｐ−ウェル２及びＮ−ウェル３が夫々形成される。前記
Ｐ−ウェル２にはNMOSトランジスタが形成され、前記Ｎ
−ウェル３にはPMOSトランジスタが形成される。前記Ｐ
−ウェル２の周辺には前記Ｎ−ウェルガードリング４Ａ
が形成され、前記Ｎ−ウェル３の周辺には第２Ｎ−ウェ
ルガードリング４Ｂが形成される。
Ｐ−ウェル２及びＮ−ウェル３が夫々形成される。前記
Ｐ−ウェル２にはNMOSトランジスタが形成され、前記Ｎ
−ウェル３にはPMOSトランジスタが形成される。前記Ｐ
−ウェル２の周辺には前記Ｎ−ウェルガードリング４Ａ
が形成され、前記Ｎ−ウェル３の周辺には第２Ｎ−ウェ
ルガードリング４Ｂが形成される。
【０００５】前記ＮＭＯＳトランジスタはゲート電極21
とソース及びドレーン電極と接続される第１及び第２Ｎ
+ 領域22及び23から構成される。前記第１Ｎ+ 領域22は
接地電源(Vss) に接続され、前記第２Ｎ+ 領域23はデー
タ入出力パッド5 の所定部分に接続される。
とソース及びドレーン電極と接続される第１及び第２Ｎ
+ 領域22及び23から構成される。前記第１Ｎ+ 領域22は
接地電源(Vss) に接続され、前記第２Ｎ+ 領域23はデー
タ入出力パッド5 の所定部分に接続される。
【０００６】前記PMOSトランジスタはゲート電極31とソ
ース及びドレーン電極と接続される第１及び第２Ｐ+ 領
域32及び33から構成される。前記第２Ｐ+ 領域33に近接
されるように第１Ｎ+ ピックアップ領域34が形成される
ものの、前記第１Ｎ+ ピックアップ領域34は前記Ｎ−ウ
ェル３にＶccバイアス電圧を供給するために形成する。
ース及びドレーン電極と接続される第１及び第２Ｐ+ 領
域32及び33から構成される。前記第２Ｐ+ 領域33に近接
されるように第１Ｎ+ ピックアップ領域34が形成される
ものの、前記第１Ｎ+ ピックアップ領域34は前記Ｎ−ウ
ェル３にＶccバイアス電圧を供給するために形成する。
【０００７】前記第１Ｐ+ 領域32はデータ入出力パッド
５の所定の部分に連結され、前記第２Ｐ+ 領域33と第１
Ｎ+ ピックアップ領域34にはＶcc電源が供給される。前
記第１及び第２Ｎ−ウェルガードリング４Ａ及び４Ｂの
各々にはＶcc電源を供給するための第２及び第３Ｎ+ ピ
ックアップ領域41Ａ及び41Ｂが形成され、前記第２及び
第３Ｎ+ ピックアップ領域41Ａ及び41Ｂの各々にはＶcc
電源が供給される。図面で説明されていない符号６は絶
縁膜であり、符号７は金属配線である。
５の所定の部分に連結され、前記第２Ｐ+ 領域33と第１
Ｎ+ ピックアップ領域34にはＶcc電源が供給される。前
記第１及び第２Ｎ−ウェルガードリング４Ａ及び４Ｂの
各々にはＶcc電源を供給するための第２及び第３Ｎ+ ピ
ックアップ領域41Ａ及び41Ｂが形成され、前記第２及び
第３Ｎ+ ピックアップ領域41Ａ及び41Ｂの各々にはＶcc
電源が供給される。図面で説明されていない符号６は絶
縁膜であり、符号７は金属配線である。
【０００８】
【発明が解決しようとする課題】前記した構成を有する
データ出力バッファの動作の時、NMOSトランジスタのド
レーン、即ち第２Ｎ+ 領域23から注入された少数キャリ
ヤはＮ−ウェル３の第１Ｎ+ ピックアップ領域34へ移動
され、このような少数キャリヤの一部は第１及び第２Ｎ
−ウェルガードリング４Ａ及び４Ｂによって遮断されて
しまう。
データ出力バッファの動作の時、NMOSトランジスタのド
レーン、即ち第２Ｎ+ 領域23から注入された少数キャリ
ヤはＮ−ウェル３の第１Ｎ+ ピックアップ領域34へ移動
され、このような少数キャリヤの一部は第１及び第２Ｎ
−ウェルガードリング４Ａ及び４Ｂによって遮断されて
しまう。
【０００９】しかしながら、図２に示されているよう
に、第２Ｎ+ 領域23から注入された少数キャリヤが第１
及び第２Ｎ−ウェルガードリング４Ａ及び４Ｂによって
完全に遮断されず、PMOSトランジスタが形成されたＮ−
ウェル３にバイアス電圧を供給するための第１Ｎ+ ピッ
クアップ領域34へ移動するようになると、寄生で存在す
るバイポーラトランジスタがターンオンされてラッチア
ップが発生し、これによって素子の信頼度が低下する。
に、第２Ｎ+ 領域23から注入された少数キャリヤが第１
及び第２Ｎ−ウェルガードリング４Ａ及び４Ｂによって
完全に遮断されず、PMOSトランジスタが形成されたＮ−
ウェル３にバイアス電圧を供給するための第１Ｎ+ ピッ
クアップ領域34へ移動するようになると、寄生で存在す
るバイポーラトランジスタがターンオンされてラッチア
ップが発生し、これによって素子の信頼度が低下する。
【００１０】従って、本発明は、少数キャリヤがNMOSト
ランジスタからPMOSトランジスタのＮ−ウェルへバイア
ス電圧を供給するためのＮ+ ピックアップ領域へ移動す
ることを効果的に防止して、ラッチアップの発生を防止
することによって、素子の信頼度を向上させることがで
きるようにしたデータ出力バッファを提供することにそ
の目的がある。
ランジスタからPMOSトランジスタのＮ−ウェルへバイア
ス電圧を供給するためのＮ+ ピックアップ領域へ移動す
ることを効果的に防止して、ラッチアップの発生を防止
することによって、素子の信頼度を向上させることがで
きるようにしたデータ出力バッファを提供することにそ
の目的がある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るための本発明によるデータ出力バッファは、少数キャ
リヤの移動を遮断するためのＮ−ウェルガードリングが
Ｐ−ウェル及びＮ−ウェルの間の基板に広く形成される
ようにすることを特徴とする。
るための本発明によるデータ出力バッファは、少数キャ
リヤの移動を遮断するためのＮ−ウェルガードリングが
Ｐ−ウェル及びＮ−ウェルの間の基板に広く形成される
ようにすることを特徴とする。
【００１２】
【実施例】以下、本発明を添付された図面を参照として
詳細に説明する。図３は、本発明によるデータ出力バッ
ファのレイアウト図であって、図４は図３のＸ−Ｘ′線
に沿って切断した切断面図である。基本的な構成は前述
した従来のデータ出力バッファと共に一つの端子が接地
電源（Ｖss）に接続され、他の一つの端子がデータ入出
力パッドの所定の部分に連結されるNMOSトランジスタ、
一つの端子がＶcc電源に連結され、他の一つの端子が前
記データ入出力パッドの所定の部分に接続されるPMOSト
ランジスタ、そして前記NMOSトランジスタとPMOSトラン
ジスタの間で形成され、少数キャリヤの移動を遮断する
ためのＮ−ウェルガードリング（Ｎ−ウェルガード領
域）から構成される。
詳細に説明する。図３は、本発明によるデータ出力バッ
ファのレイアウト図であって、図４は図３のＸ−Ｘ′線
に沿って切断した切断面図である。基本的な構成は前述
した従来のデータ出力バッファと共に一つの端子が接地
電源（Ｖss）に接続され、他の一つの端子がデータ入出
力パッドの所定の部分に連結されるNMOSトランジスタ、
一つの端子がＶcc電源に連結され、他の一つの端子が前
記データ入出力パッドの所定の部分に接続されるPMOSト
ランジスタ、そして前記NMOSトランジスタとPMOSトラン
ジスタの間で形成され、少数キャリヤの移動を遮断する
ためのＮ−ウェルガードリング（Ｎ−ウェルガード領
域）から構成される。
【００１３】本発明のデータ出力バッファにおいて重要
な部分は少数キャリヤの移動を遮断するためのＮ−ウェ
ルガドリングである。よって、これを中心として詳細に
説明し、その他の構成部分に対しては、前述した図１及
び図２を準用することにする。
な部分は少数キャリヤの移動を遮断するためのＮ−ウェ
ルガドリングである。よって、これを中心として詳細に
説明し、その他の構成部分に対しては、前述した図１及
び図２を準用することにする。
【００１４】図３及び図４に図示されたように、本発明
によるデータ出力バッファ(data output buffer)におい
て、Ｎ−ウェルガードリング(N-well guard ring;4) は
データ入出力パッド(data input and output pad;5) 下
に配置される。Ｎ−ウェルガードリング(4) はＰ−ウェ
ル(2) 及びＮ−ウェル(3) に隣接した部分にのみならず
データ入出力パッド(5) 下にＰ型基板(1) の部分にも形
成される。Ｎ−ウェルガードリング(4) は一つのリング
(single ring) により形成される。これによって、Ｎ−
ウェルガードリング(4) の領域は確定される。
によるデータ出力バッファ(data output buffer)におい
て、Ｎ−ウェルガードリング(N-well guard ring;4) は
データ入出力パッド(data input and output pad;5) 下
に配置される。Ｎ−ウェルガードリング(4) はＰ−ウェ
ル(2) 及びＮ−ウェル(3) に隣接した部分にのみならず
データ入出力パッド(5) 下にＰ型基板(1) の部分にも形
成される。Ｎ−ウェルガードリング(4) は一つのリング
(single ring) により形成される。これによって、Ｎ−
ウェルガードリング(4) の領域は確定される。
【００１５】即ち、前記Ｎ−ウェルガードリング４は図
１及び図２に示された従来の第１及び第２Ｎ−ウェルガ
ードリング４Ａ及び４Ｂと共に別々に分離された構造で
はなく、広く拡張されて一体化された構造である。よっ
て、第２Ｎ+ 領域23から注入された少数キャリヤがPMOS
トランジスタの第１Ｎ+ ピックアップ領域34へ移動する
ことが、前記Ｎ−ウェルガードリング４によって完全に
遮断されて、ラッチアップの発生が防止される。
１及び図２に示された従来の第１及び第２Ｎ−ウェルガ
ードリング４Ａ及び４Ｂと共に別々に分離された構造で
はなく、広く拡張されて一体化された構造である。よっ
て、第２Ｎ+ 領域23から注入された少数キャリヤがPMOS
トランジスタの第１Ｎ+ ピックアップ領域34へ移動する
ことが、前記Ｎ−ウェルガードリング４によって完全に
遮断されて、ラッチアップの発生が防止される。
【００１６】また、従来には第１及び第２Ｎ−ウェルガ
ードリング４Ａ及び４Ｂの各々にＶcc電源を供給しても
らうための第２及び第３Ｎ+ ピックアップ領域41Ａ及び
41Ｂを各々形成したものの、本発明ではＮ−ウェルガー
ドリング４を一つで構成し、Ｖcc電源を供給してもらう
ためのＮ+ ピックアップ領域41を前記Ｎ+ ウェルガード
リング４内の縁部に沿って形成する。
ードリング４Ａ及び４Ｂの各々にＶcc電源を供給しても
らうための第２及び第３Ｎ+ ピックアップ領域41Ａ及び
41Ｂを各々形成したものの、本発明ではＮ−ウェルガー
ドリング４を一つで構成し、Ｖcc電源を供給してもらう
ためのＮ+ ピックアップ領域41を前記Ｎ+ ウェルガード
リング４内の縁部に沿って形成する。
【００１７】
【発明の効果】前述のように、本発明によれば、Ｎ−ウ
ェルガードリングをＰ−ウェル及びＮ−ウェルの間に広
く形成しつつ、前記Ｐ−ウェル及びＮ−ウェルから所定
の距離が離隔されるように形成することによって、NMOS
トランジスタのドレーンから注入された少数キャリヤが
PMOSトランジスタのＮ+ ピックアップ領域へ移動するこ
とが効果的に遮断されてラッチアップの発生を防止し、
よって、素子の信頼度が向上され得る卓越な効果があ
る。
ェルガードリングをＰ−ウェル及びＮ−ウェルの間に広
く形成しつつ、前記Ｐ−ウェル及びＮ−ウェルから所定
の距離が離隔されるように形成することによって、NMOS
トランジスタのドレーンから注入された少数キャリヤが
PMOSトランジスタのＮ+ ピックアップ領域へ移動するこ
とが効果的に遮断されてラッチアップの発生を防止し、
よって、素子の信頼度が向上され得る卓越な効果があ
る。
【図１】従来の技術によるデータ出力バッファのレイア
ウト図である。
ウト図である。
【図２】図１のＸ−Ｘ′線に沿って切断した切断面図で
ある。
ある。
【図３】本発明によるデータ出力バッファのレイアウト
図である。
図である。
【図４】図３のＸ−Ｘ′線に沿って切断した切断面図で
ある。
ある。
１…Ｐ型基板、２…Ｐ−ウェル、３…Ｎ−ウェル、４…
Ｎ−ウェルガードリング、4A及び4B…第１及び第２Ｎ−
ウェルガードリング、５…データ入出力パッド、６…絶
縁膜、７…金属配線、21及び31…ゲート電極、22及び23
…第１及び第２Ｎ+ 領域、32及び33…第１及び第２Ｐ+
領域、34、41A 及び41B …第１ないし第３Ｎ+ ピックア
ップ領域、41…Ｎ+ ピックアップ領域
Ｎ−ウェルガードリング、4A及び4B…第１及び第２Ｎ−
ウェルガードリング、５…データ入出力パッド、６…絶
縁膜、７…金属配線、21及び31…ゲート電極、22及び23
…第１及び第２Ｎ+ 領域、32及び33…第１及び第２Ｐ+
領域、34、41A 及び41B …第１ないし第３Ｎ+ ピックア
ップ領域、41…Ｎ+ ピックアップ領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/118 H01L 27/04 H01L 27/092
Claims (1)
- 【請求項１】データ出力バッファにおいて、 Ｐ−ウェル及びＮ−ウェルを有するＰ型基板と、 上記Ｐ型基板の上記Ｐ−ウェルに形成され、第１ソース
電極と第１ドレーン電極各々に連結された第１及び第２
Ｎ+領域と第１ゲート電極によりなるＮＭＯＳトランジ
スタと、 上記Ｐ型基板の上記Ｎ−ウェルに形成され、第２ソース
電極と第２ドレーン電極各々に連結された第１及び第２
Ｐ+領域と第２ゲート電極によりなるＰＭＯＳトランジ
スタと、 上記ＮＭＯＳトランジスタの上記第２Ｎ+領域と上記Ｐ
ＭＯＳトランジスタの上記第１Ｐ+領域に連結されたデ
ータ入出力パッドと、 上記Ｐ−ウェル及びＮ−ウェルの周囲と上記データ入出
力パッド下のＰ型基板において連続して形成されたＮ−
ウェルガードリングにより構成されたことを特徴とする
データ出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013500A KR0131373B1 (ko) | 1994-06-15 | 1994-06-15 | 반도체 소자의 데이터 출력버퍼 |
| KR94-13500 | 1994-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162539A JPH08162539A (ja) | 1996-06-21 |
| JP3049198B2 true JP3049198B2 (ja) | 2000-06-05 |
Family
ID=19385345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7143042A Expired - Lifetime JP3049198B2 (ja) | 1994-06-15 | 1995-06-09 | データ出力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5675170A (ja) |
| JP (1) | JP3049198B2 (ja) |
| KR (1) | KR0131373B1 (ja) |
| DE (1) | DE19521470B4 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307554B1 (ko) * | 1998-06-30 | 2001-11-15 | 박종섭 | Esd 소자를 구비하는 반도체장치 |
| US6190954B1 (en) | 1999-01-11 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Robust latchup-immune CMOS structure |
| KR100391153B1 (ko) * | 2001-03-12 | 2003-07-12 | 삼성전자주식회사 | 반도체 장치의 레이아웃 방법 |
| US20040150457A1 (en) * | 2001-06-29 | 2004-08-05 | Hiroshi Miyagi | Frequency mixing circuit |
| US20050085028A1 (en) * | 2003-10-21 | 2005-04-21 | International Business Machines Corporation | Method and structure to suppress external latch-up |
| JP4824385B2 (ja) * | 2005-10-25 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| IT1234924B (it) * | 1982-09-20 | 1992-06-02 | Semi Processes Inc | Circuito integrato cmos con banda di guardia per la protezione contro il 'latch-up'. |
| JPS61144846A (ja) * | 1984-12-18 | 1986-07-02 | Toshiba Corp | 大規模集積回路装置 |
| JPS61208863A (ja) * | 1985-03-14 | 1986-09-17 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
| JPH0654797B2 (ja) * | 1986-08-06 | 1994-07-20 | 日産自動車株式会社 | Ｃｍｏｓ半導体装置 |
| JPH0241456U (ja) * | 1988-09-09 | 1990-03-22 | ||
| US5216294A (en) * | 1989-05-31 | 1993-06-01 | Samsung Electronics Co., Ltd. | Data output buffer using a junction field effect transistor |
| JP2965783B2 (ja) * | 1991-07-17 | 1999-10-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5416351A (en) * | 1991-10-30 | 1995-05-16 | Harris Corporation | Electrostatic discharge protection |
| US5473183A (en) * | 1992-02-21 | 1995-12-05 | Sony Corporation | Semiconductor device of a first conductivity type which has a first well of a second conductivity type formed therein and a second well of the first conductivity type formed in the first well and a pair of MOSFET formed in the first and second wells |
| US5406513A (en) * | 1993-02-05 | 1995-04-11 | The University Of New Mexico | Mechanism for preventing radiation induced latch-up in CMOS integrated circuits |
-
1994
- 1994-06-15 KR KR1019940013500A patent/KR0131373B1/ko not_active IP Right Cessation
-
1995
- 1995-06-07 US US08/476,597 patent/US5675170A/en not_active Expired - Lifetime
- 1995-06-09 JP JP7143042A patent/JP3049198B2/ja not_active Expired - Lifetime
- 1995-06-13 DE DE19521470A patent/DE19521470B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5675170A (en) | 1997-10-07 |
| JPH08162539A (ja) | 1996-06-21 |
| KR960002788A (ko) | 1996-01-26 |
| DE19521470A1 (de) | 1995-12-21 |
| DE19521470B4 (de) | 2006-02-16 |
| KR0131373B1 (ko) | 1998-04-15 |
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