JPH0636596Y2 - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
- Publication number
- JPH0636596Y2 JPH0636596Y2 JP1986142859U JP14285986U JPH0636596Y2 JP H0636596 Y2 JPH0636596 Y2 JP H0636596Y2 JP 1986142859 U JP1986142859 U JP 1986142859U JP 14285986 U JP14285986 U JP 14285986U JP H0636596 Y2 JPH0636596 Y2 JP H0636596Y2
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- JP
- Japan
- Prior art keywords
- region
- type
- semiconductor device
- well region
- latch
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は同一チップ内に集積化したCMOS半導体装置、特
にラッチアップ耐圧を向上したCMOS半導体装置に関す
る。
にラッチアップ耐圧を向上したCMOS半導体装置に関す
る。
（ロ）従来の技術 CMOS半導体装置に於いては本質的にPNPN構造によるラッ
チアップ現象が発生し、CMOS半導体装置の動作範囲を制
限していた。しかしこのラッチアップ現象を抑制するた
めにレイアウト上様々の対策が考えられるが、ラッチア
ップ現象を抑えるためにチップサイズを大きくすること
は困難である。そこで素子の微細化が進むにつれてチッ
プ上の面積をあまり占めない範囲でのラッチアップ対策
が非常に重要となってきた。
チアップ現象が発生し、CMOS半導体装置の動作範囲を制
限していた。しかしこのラッチアップ現象を抑制するた
めにレイアウト上様々の対策が考えられるが、ラッチア
ップ現象を抑えるためにチップサイズを大きくすること
は困難である。そこで素子の微細化が進むにつれてチッ
プ上の面積をあまり占めない範囲でのラッチアップ対策
が非常に重要となってきた。
まず従来のCMOS半導体装置（例えば特開昭59-16365号公
報参照）について第４図を参照して説明する。Ｎ型半導
体基板（21）にはN+型ガード領域（22）に囲まれた領域
内にP+型ソースおよびドレイン領域（23）（24）および
ゲート電極（25）より成るＰチャンネルMOSトランジス
タ（26）が形成され,P型ウェル領域（27）にはその周辺
に設けたP+型ガード領域（28）に囲まれた領域内にN+型
ソースおよびドレイン領域（29）（30）およびゲート電
極（31）より成るＮチャンネルMOSトランジスタ（32）
が形成されている。両MOSトランジスタ（26）（32）は
インバータ回路を構成するために両ドレイン領域（24）
（30）同志、両ゲート電極（25）（31）同志を接続し、
ＰチャンネルMOSトランジスタ（26）のソース領域（2
3）とN+型ガード領域（22）とが接続され電源電圧VDDに
接続され、ＮチャンネルMOSトランジスタ（32）のソー
ス領域（29）とP+型ガード領域（28）とが接続されて接
地電位VSSに接続されている。
報参照）について第４図を参照して説明する。Ｎ型半導
体基板（21）にはN+型ガード領域（22）に囲まれた領域
内にP+型ソースおよびドレイン領域（23）（24）および
ゲート電極（25）より成るＰチャンネルMOSトランジス
タ（26）が形成され,P型ウェル領域（27）にはその周辺
に設けたP+型ガード領域（28）に囲まれた領域内にN+型
ソースおよびドレイン領域（29）（30）およびゲート電
極（31）より成るＮチャンネルMOSトランジスタ（32）
が形成されている。両MOSトランジスタ（26）（32）は
インバータ回路を構成するために両ドレイン領域（24）
（30）同志、両ゲート電極（25）（31）同志を接続し、
ＰチャンネルMOSトランジスタ（26）のソース領域（2
3）とN+型ガード領域（22）とが接続され電源電圧VDDに
接続され、ＮチャンネルMOSトランジスタ（32）のソー
ス領域（29）とP+型ガード領域（28）とが接続されて接
地電位VSSに接続されている。
斯るCMOS半導体装置においてラッチアップは電源電圧V
DDにつながるＮ型半導体基板（21）のP+型ソース領域
（23）と接地電位VSSにつながるＰ型ウェル領域（27）
のN+型ソース領域（29）の間で、P+型ソース領域（23）
−Ｎ型半導体基板（21）−Ｐ型ウェル領域（27）から構
成されるPNPトランジスタ（33）と、Ｎ＋型ソース領域
（29）−Ｐ型ウェル領域（27）−Ｎ型半導体基板（21）
から構成されるNPNトランジスタ（34）の双方がオン状
態となったときに発生する。従来ではラッチアップ現象
を起きにくくするために、N+型ガード領域（22）を設け
て電源電位VDDに接続しＮ型半導体基板（21）の電位変
動を防止したり、P+型ガード領域（28）を設けて接地電
位VSSに接続しＰ型ウェル領域（27）の電位変動を極力
抑えていた。しかしガード領域（22）（28）の電源電位
VDDあるいは接地電位VSSのとり方によりガード領域（2
2）（28）の寄生抵抗により保持ループを形成してラッ
チアップを発生するおそれがあった。
DDにつながるＮ型半導体基板（21）のP+型ソース領域
（23）と接地電位VSSにつながるＰ型ウェル領域（27）
のN+型ソース領域（29）の間で、P+型ソース領域（23）
−Ｎ型半導体基板（21）−Ｐ型ウェル領域（27）から構
成されるPNPトランジスタ（33）と、Ｎ＋型ソース領域
（29）−Ｐ型ウェル領域（27）−Ｎ型半導体基板（21）
から構成されるNPNトランジスタ（34）の双方がオン状
態となったときに発生する。従来ではラッチアップ現象
を起きにくくするために、N+型ガード領域（22）を設け
て電源電位VDDに接続しＮ型半導体基板（21）の電位変
動を防止したり、P+型ガード領域（28）を設けて接地電
位VSSに接続しＰ型ウェル領域（27）の電位変動を極力
抑えていた。しかしガード領域（22）（28）の電源電位
VDDあるいは接地電位VSSのとり方によりガード領域（2
2）（28）の寄生抵抗により保持ループを形成してラッ
チアップを発生するおそれがあった。
そこでラッチアップの発生を防止するためＰチャンネル
MOSトランジスタ（26）のソース領域（23）と電源電圧V
DD間におよびＮチャンネルMOSトランジスタ（32）のソ
ース領域（29）と接地電位VSS間に夫々ポリシリコンあ
るいは拡散層より成る数10Ωの抵抗R1，R4を挿入してい
た。
MOSトランジスタ（26）のソース領域（23）と電源電圧V
DD間におよびＮチャンネルMOSトランジスタ（32）のソ
ース領域（29）と接地電位VSS間に夫々ポリシリコンあ
るいは拡散層より成る数10Ωの抵抗R1，R4を挿入してい
た。
第５図にその等価回路図を示す。Tr1は寄生PNPトランジ
スタ（33）、Tr2は寄生NPNトランジスタ（34）、R1はソ
ース領域（23）と電源電圧VDD間の配線抵抗、R2は基板
（21）の抵抗、R3はウェル領域（27）の抵抗、R4はソー
ス領域（29）と接地電位VSS間の配線抵抗である。R1，R
4を大きく、R2，R3を小さくする程ラッチアップは発生
しなくなるのは明白であるが、R2，R3は基板（21）およ
びウェル領域（27）固有のものであり、R1，R4を前述の
如く別個に形成していた。
スタ（33）、Tr2は寄生NPNトランジスタ（34）、R1はソ
ース領域（23）と電源電圧VDD間の配線抵抗、R2は基板
（21）の抵抗、R3はウェル領域（27）の抵抗、R4はソー
ス領域（29）と接地電位VSS間の配線抵抗である。R1，R
4を大きく、R2，R3を小さくする程ラッチアップは発生
しなくなるのは明白であるが、R2，R3は基板（21）およ
びウェル領域（27）固有のものであり、R1，R4を前述の
如く別個に形成していた。
（ハ）考案が解決しようとする問題点 しかしながら、ラッチアップ対策のために抵抗R1，R4を
付加することは素子の微細化に逆行し、集積度の低下を
招く問題点があった。
付加することは素子の微細化に逆行し、集積度の低下を
招く問題点があった。
（ニ）問題点を解決するための手段 本考案は斯上した問題点に鑑みてなされ、半導体基板お
よびウェル領域のコンタクト領域に低コンタクト抵抗の
取出し領域を設けることにより有効にラッチアップを抑
制するCMOS半導体装置を提供するものである。
よびウェル領域のコンタクト領域に低コンタクト抵抗の
取出し領域を設けることにより有効にラッチアップを抑
制するCMOS半導体装置を提供するものである。
（ホ）作用 本考案に依るCMOS半導体装置では、半導体基板およびウ
ェル領域のコンタクト領域のコンタクト抵抗を下げるこ
とにより実質的に第５図に示す抵抗R2，R3を小さくする
ことになり、ラッチアップの発生を抑制できる。
ェル領域のコンタクト領域のコンタクト抵抗を下げるこ
とにより実質的に第５図に示す抵抗R2，R3を小さくする
ことになり、ラッチアップの発生を抑制できる。
（ヘ）実施例 本考案に依るCMOS半導体装置を第１図乃至第３図を参照
して詳述する。
して詳述する。
本考案に依るCMOS半導体装置の参考例は第１図に示す如
く、Ｎ型半導体基板（１）にP+型ソースおよびドレイン
領域（２）（３）およびゲート電極（４）より成るＰチ
ャンネルMOSトランジスタ（５）を形成する。Ｐ型ウェ
ル領域（６）にN+型ソースおよびドレイン領域（７）
（８）およびゲート電極（９）より成るＮチャンネルMO
Sトランジスタ（10）を形成する。基板（１）の任意の
位置には基板バイアスを取るためにN+型のコンタクト領
域（11）が形成されている。ＮチャンネルMOSトランジ
スタ（10）はP+型のガード領域（12）で囲まれている。
両MOSトランジスタ（５）（10）はインバータ回路を構
成するために両ドレイン領域（３）（８）同志、両ゲー
ト電極（４）（９）同志を接続し、ＰチャンネルMOSト
ランジスタ（５）のソース領域（２）を電源電圧VDDに
接続し、ＮチャンネルMOSトランジスタ（10）のソース
領域（７）とP+型のガード領域（12）とが接続されて接
地電位VSSに接続されている。
く、Ｎ型半導体基板（１）にP+型ソースおよびドレイン
領域（２）（３）およびゲート電極（４）より成るＰチ
ャンネルMOSトランジスタ（５）を形成する。Ｐ型ウェ
ル領域（６）にN+型ソースおよびドレイン領域（７）
（８）およびゲート電極（９）より成るＮチャンネルMO
Sトランジスタ（10）を形成する。基板（１）の任意の
位置には基板バイアスを取るためにN+型のコンタクト領
域（11）が形成されている。ＮチャンネルMOSトランジ
スタ（10）はP+型のガード領域（12）で囲まれている。
両MOSトランジスタ（５）（10）はインバータ回路を構
成するために両ドレイン領域（３）（８）同志、両ゲー
ト電極（４）（９）同志を接続し、ＰチャンネルMOSト
ランジスタ（５）のソース領域（２）を電源電圧VDDに
接続し、ＮチャンネルMOSトランジスタ（10）のソース
領域（７）とP+型のガード領域（12）とが接続されて接
地電位VSSに接続されている。
本参考例の特徴は基板（１）上のN+型コンタクト領域
（11）表面に更にN++型の取出し領域（13）を重畳して
拡散して設け、ウェル領域（６）上のP+型コンタクト領
域（12）表面に更にP++型の取出し領域（14）を重畳拡
散して設ける。この結果、両コンタクト領域（13）（1
4）の電極取出し抵抗は数Ω程度に小さくでき、両MOSト
ランジスタ（５）（10）の電極取出し抵抗が50〜100Ω
であるのに対して大巾にコンタクト抵抗を低減できる。
（11）表面に更にN++型の取出し領域（13）を重畳して
拡散して設け、ウェル領域（６）上のP+型コンタクト領
域（12）表面に更にP++型の取出し領域（14）を重畳拡
散して設ける。この結果、両コンタクト領域（13）（1
4）の電極取出し抵抗は数Ω程度に小さくでき、両MOSト
ランジスタ（５）（10）の電極取出し抵抗が50〜100Ω
であるのに対して大巾にコンタクト抵抗を低減できる。
斯上した本参考例のCMOS半導体装置では第１図に示す如
く、ラッチアップを発生するP+型ソース領域（２）−Ｎ
型半導体基板（１）−Ｐ型ウェル領域（６）から構成さ
れる寄生PNPトランジスタ（15）とN+型ソース領域
（７）−Ｐ型ウェル領域（６）−Ｎ型半導体基板（１）
から構成される寄生NPNトランジスタ（16）が形成され
る。両寄生トランジスタ（15）（16）は第３図に示す如
く、サイリスタ接続されており、いずれかのトランジス
タが導通すると保持ループが形成されてラッチアップを
発生する。しかしながら基板（１）の寄生抵抗R2′およ
びウェル領域（６）の寄生抵抗R3′は本考案の取出し領
域（13）（14）によりコンタクト抵抗が数Ωとなり、従
来の寄生抵抗R2，R3に比べて約50〜100Ω程度低減され
る。従って数10Ωの従来の配線抵抗R1，R4を除外しても
それ以上に寄生的R2′，R3′を低減でき、両ソース領域
（２）（７）のコンタクト抵抗を考慮すれば、従来の寄
生的R2，R3の低減と実質的に等価となりラッチアップを
抑制できる。
く、ラッチアップを発生するP+型ソース領域（２）−Ｎ
型半導体基板（１）−Ｐ型ウェル領域（６）から構成さ
れる寄生PNPトランジスタ（15）とN+型ソース領域
（７）−Ｐ型ウェル領域（６）−Ｎ型半導体基板（１）
から構成される寄生NPNトランジスタ（16）が形成され
る。両寄生トランジスタ（15）（16）は第３図に示す如
く、サイリスタ接続されており、いずれかのトランジス
タが導通すると保持ループが形成されてラッチアップを
発生する。しかしながら基板（１）の寄生抵抗R2′およ
びウェル領域（６）の寄生抵抗R3′は本考案の取出し領
域（13）（14）によりコンタクト抵抗が数Ωとなり、従
来の寄生抵抗R2，R3に比べて約50〜100Ω程度低減され
る。従って数10Ωの従来の配線抵抗R1，R4を除外しても
それ以上に寄生的R2′，R3′を低減でき、両ソース領域
（２）（７）のコンタクト抵抗を考慮すれば、従来の寄
生的R2，R3の低減と実質的に等価となりラッチアップを
抑制できる。
第２図に本考案の実施例を示す。第２図において第１図
と同一構成要素には同一符号を付してある。本実施例の
特徴は基板（１）およびウェル領域（６）にコンタクト
領域（11）（13）上にバリアメタル層より成る取出し領
域（17）（18）を設けたことにある。バリアメタル層と
しては白金シリサイド（PtSi）を用い、コンタクト抵抗
を数Ωに低減できる。従って前述した動作によりラッチ
アップを同様に抑制できる。
と同一構成要素には同一符号を付してある。本実施例の
特徴は基板（１）およびウェル領域（６）にコンタクト
領域（11）（13）上にバリアメタル層より成る取出し領
域（17）（18）を設けたことにある。バリアメタル層と
しては白金シリサイド（PtSi）を用い、コンタクト抵抗
を数Ωに低減できる。従って前述した動作によりラッチ
アップを同様に抑制できる。
第３図にその等価回路を示す。Tr1は寄生PNPトランジス
タ（15）、Tr2は寄生NPNトランジスタ（16）、R2′は基
板（１）の抵抗、R3′はウェル領域（６）の抵抗であ
り、従来のR2，R3に比べてR2′，R3′をコンタクト抵抗
を引き下げて小さくしており、ラッチアップの発生を抑
制している。
タ（15）、Tr2は寄生NPNトランジスタ（16）、R2′は基
板（１）の抵抗、R3′はウェル領域（６）の抵抗であ
り、従来のR2，R3に比べてR2′，R3′をコンタクト抵抗
を引き下げて小さくしており、ラッチアップの発生を抑
制している。
（ト）考案の効果 本考案に依れば、基板（１）およびウェル領域（６）に
低コンタクト抵抗の取出し領域（17）（18）を選択して
設けるので、基板（１）およびウェル領域（６）内の電
圧変動を小さくできラッチアップを抑制できる。
低コンタクト抵抗の取出し領域（17）（18）を選択して
設けるので、基板（１）およびウェル領域（６）内の電
圧変動を小さくできラッチアップを抑制できる。
また本考案では取出し領域（17）（18）を基板（１）お
よびウェル領域（６）のコンタクト領域（11）（12）に
重畳して設けるので、パターン面積を増加させることな
くラッチアップを抑制でき、集積度の向上に寄与でき
る。
よびウェル領域（６）のコンタクト領域（11）（12）に
重畳して設けるので、パターン面積を増加させることな
くラッチアップを抑制でき、集積度の向上に寄与でき
る。
第１図は本考案の参考例に依るCMOS半導体装置を説明す
る断面図、第２図は本考案に依るCMOS半導体装置を説明
する断面図、第３図は本考案のラッチアップを説明する
等価回路図、第４図は従来のCMOS半導体装置を説明する
断面図、第５図は従来のラッチアップを説明する等価回
路図である。 （１）は半導体基板、（５）はＰチャンネルMOSトラン
ジスタ、（６）はウェル領域、（10）はＮチャンネルMO
Sトランジスタ、（11）（12）はコンタクト領域、（1
3）（14）は取出し領域である。
る断面図、第２図は本考案に依るCMOS半導体装置を説明
する断面図、第３図は本考案のラッチアップを説明する
等価回路図、第４図は従来のCMOS半導体装置を説明する
断面図、第５図は従来のラッチアップを説明する等価回
路図である。 （１）は半導体基板、（５）はＰチャンネルMOSトラン
ジスタ、（６）はウェル領域、（10）はＮチャンネルMO
Sトランジスタ、（11）（12）はコンタクト領域、（1
3）（14）は取出し領域である。
Claims (1)
- 【請求項１】一導電型の半導体基板と逆導電型のウェル
領域と前記半導体基板表面に形成した逆導電チャンネル
のMOSトランジスタと前記ウェル領域に形成した一導電
チャンネルのMOSトランジスタとを具備するCMOS半導体
装置において、前記半導体基板上に設けた一導電型のコ
ンタクト領域上と前記ウェル領域に設けた逆導電型のコ
ンタクト領域上に前記両MOSトランジスタのソース領域
よりも低コンタクト抵抗のバリアメタル層よりなる取り
出し領域を設けたことを特徴とするCMOS半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986142859U JPH0636596Y2 (ja) | 1986-09-17 | 1986-09-17 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986142859U JPH0636596Y2 (ja) | 1986-09-17 | 1986-09-17 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6349256U JPS6349256U (ja) | 1988-04-04 |
| JPH0636596Y2 true JPH0636596Y2 (ja) | 1994-09-21 |
Family
ID=31051992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986142859U Expired - Lifetime JPH0636596Y2 (ja) | 1986-09-17 | 1986-09-17 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636596Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223154A (ja) * | 1984-04-20 | 1985-11-07 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-09-17 JP JP1986142859U patent/JPH0636596Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6349256U (ja) | 1988-04-04 |
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