JPH039628B2 - - Google Patents
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- JPH039628B2 JPH039628B2 JP60029775A JP2977585A JPH039628B2 JP H039628 B2 JPH039628 B2 JP H039628B2 JP 60029775 A JP60029775 A JP 60029775A JP 2977585 A JP2977585 A JP 2977585A JP H039628 B2 JPH039628 B2 JP H039628B2
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- Japan
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- region
- mos transistors
- transistor
- channel mos
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は同一チツプ内に集積化したCMOS半
導体装置、特にガード領域を除去し且つラツチア
ツプ現象を防止したCMOS半導体装置に関する。
導体装置、特にガード領域を除去し且つラツチア
ツプ現象を防止したCMOS半導体装置に関する。
(ロ) 従来の技術
CMOS半導体装置に於いては、本質的に
PNPN構造によるラツチアツプ現象を発生し、
CMOS半導体装置の動作範囲を制限していた。
しかしラツチアツプ現象を抑制するためにレイア
ウト上様々の対策が考えられるが、ラツチアツプ
現象を防止するためにチツプサイズを大きくする
ことは困難である。そこで素子の微細化が進むに
従い、チツプ上の面積をあまり占めない範囲での
ラツチアツプ対策が非常に切望されている。
PNPN構造によるラツチアツプ現象を発生し、
CMOS半導体装置の動作範囲を制限していた。
しかしラツチアツプ現象を抑制するためにレイア
ウト上様々の対策が考えられるが、ラツチアツプ
現象を防止するためにチツプサイズを大きくする
ことは困難である。そこで素子の微細化が進むに
従い、チツプ上の面積をあまり占めない範囲での
ラツチアツプ対策が非常に切望されている。
まず従来のCMOS半導体装置（例えば 特開
昭59−16365号公報参照）について第４図および
第５図を参照して説明する。
昭59−16365号公報参照）について第４図および
第５図を参照して説明する。
第４図に依れば、Ｎ型半導体基板３１にはN+
型ガード領域３２に囲まれた領域内にP+型ソー
スおよびドレイン領域３３，３４およびゲート電
極３５より成るＰチヤンネルMOSトランジスタ
３６が形成され、Ｐ型ウエル領域３７にはその周
辺に設けたP+型ガード領域３８に囲まれた領域
内にN+型ソースおよびドレイン領域３９，４０
およびゲード電極４１より成るＮチヤンネル
MOSトランジスタ４２が形成されている。両
MOSトランジスタ３６，４２はインバータ回路
を構成するために実線の如く蒸着アルミニウム電
極によつて、両ドレイン領域３４，４０同志、両
ゲート電極３５，４１同志を接続し、更にＰチヤ
ンネルMOSトランジスタ３６のソース領域３３
とN+型ガード領域３２とが電源電圧VDDに接続さ
れ、ＮチヤンネルMOSトランジスタ４２のソー
ス領域３９とP+型ガード領域３８とが接地電位
VSSに接続されている。
型ガード領域３２に囲まれた領域内にP+型ソー
スおよびドレイン領域３３，３４およびゲート電
極３５より成るＰチヤンネルMOSトランジスタ
３６が形成され、Ｐ型ウエル領域３７にはその周
辺に設けたP+型ガード領域３８に囲まれた領域
内にN+型ソースおよびドレイン領域３９，４０
およびゲード電極４１より成るＮチヤンネル
MOSトランジスタ４２が形成されている。両
MOSトランジスタ３６，４２はインバータ回路
を構成するために実線の如く蒸着アルミニウム電
極によつて、両ドレイン領域３４，４０同志、両
ゲート電極３５，４１同志を接続し、更にＰチヤ
ンネルMOSトランジスタ３６のソース領域３３
とN+型ガード領域３２とが電源電圧VDDに接続さ
れ、ＮチヤンネルMOSトランジスタ４２のソー
ス領域３９とP+型ガード領域３８とが接地電位
VSSに接続されている。
第５図は従来のCMOSインバータ回路のレイ
アウトを示す上面図であり、第４図と同一図番を
付している。Ｎ型半導体基板３１にはＰチヤンネ
ルMOSトランジスタ３６が形成され、Ｐ型ウエ
ル領域３７にはＮチヤンネルMOSトランジスタ
４２が形成される。両MOSトランジスタ３６，
４２のＰ型ウエル領域３７の周辺にはP+型ガー
ド領域３８が形成され、それに隣接して並行にＮ
型半導体基板３１にはN+型ガード領域３２が形
成されている。そして両ドレイン領域３４，４０
は点線で示すアルミニウム電極４３で接続され、
両ゲート電極３５，４１も点線で示すアルミニウ
ム電極４３で接続され、N+型ガード領域３２と
ＰチヤンネルMOSトランジスタ３６のソース領
域３３はともに電源電圧VDDにアルミニウム電極
４３で接続され、P+型ガード領域３８とＮチヤ
ンネルMOSトランジスタ４２のソース領域３９
はともに接地電位VSSにアルミニウム電極４３で
接続されている。なお×印を付した正方形はアル
ミニウム電極４３とのコンタクト孔を示してい
る。
アウトを示す上面図であり、第４図と同一図番を
付している。Ｎ型半導体基板３１にはＰチヤンネ
ルMOSトランジスタ３６が形成され、Ｐ型ウエ
ル領域３７にはＮチヤンネルMOSトランジスタ
４２が形成される。両MOSトランジスタ３６，
４２のＰ型ウエル領域３７の周辺にはP+型ガー
ド領域３８が形成され、それに隣接して並行にＮ
型半導体基板３１にはN+型ガード領域３２が形
成されている。そして両ドレイン領域３４，４０
は点線で示すアルミニウム電極４３で接続され、
両ゲート電極３５，４１も点線で示すアルミニウ
ム電極４３で接続され、N+型ガード領域３２と
ＰチヤンネルMOSトランジスタ３６のソース領
域３３はともに電源電圧VDDにアルミニウム電極
４３で接続され、P+型ガード領域３８とＮチヤ
ンネルMOSトランジスタ４２のソース領域３９
はともに接地電位VSSにアルミニウム電極４３で
接続されている。なお×印を付した正方形はアル
ミニウム電極４３とのコンタクト孔を示してい
る。
(ハ) 発明が解決しようとする問題点
しかしながらＰチヤンネルMOSトランジスタ
３６とＮチヤンネルMOSトランジスタ４２の間
にN+型ガード領域３２およびP+型ガード領域３
８を設けることは第５図からも明らかな様に
CMOS半導体装置の微細化を図る上で大きな障
害となつている。
３６とＮチヤンネルMOSトランジスタ４２の間
にN+型ガード領域３２およびP+型ガード領域３
８を設けることは第５図からも明らかな様に
CMOS半導体装置の微細化を図る上で大きな障
害となつている。
(ニ) 問題点を解決するための手段
本発明は斯点に鑑みてなされ、ガード領域を除
去するとともにＰチヤンネルMOSトランジスタ
とＮチヤンネルMOSトランジスタの間に半導体
基板１とウエル領域１０上にまたがつて設けた
N+型コンタクト領域１９とP+型コンタクト領域
２０を交互に配置し、小面積で有効にラツチアツ
プ現象を抑制するCMOS半導体装置を提供する
ものである。
去するとともにＰチヤンネルMOSトランジスタ
とＮチヤンネルMOSトランジスタの間に半導体
基板１とウエル領域１０上にまたがつて設けた
N+型コンタクト領域１９とP+型コンタクト領域
２０を交互に配置し、小面積で有効にラツチアツ
プ現象を抑制するCMOS半導体装置を提供する
ものである。
(ホ) 作 用
本発明に依るCMOS半導体装置ではN+型コン
タクト領域１９とP+型コンタクト領域２０を両
MOSトランジスタ８，１７と９，１８間に交互
に配置しているので、ラツチアツプの保持ループ
を構成する寄生トランジスタが導通せずラツチア
ツプ現象を容易に防止できる。
タクト領域１９とP+型コンタクト領域２０を両
MOSトランジスタ８，１７と９，１８間に交互
に配置しているので、ラツチアツプの保持ループ
を構成する寄生トランジスタが導通せずラツチア
ツプ現象を容易に防止できる。
(ヘ) 実施例
本発明に依るCMOS半導体装置を第１図乃至
第３図を参照して詳述する。第１図は本発明の
CMOS半導体装置の上面図であり、第２図およ
び第３図は本発明のCMOS半導体装置の断面図
を示している。
第３図を参照して詳述する。第１図は本発明の
CMOS半導体装置の上面図であり、第２図およ
び第３図は本発明のCMOS半導体装置の断面図
を示している。
本発明に依るCMOS半導体装置は、Ｎ型半導
体基板１にP+型ソースおよびドレイン領域２，
３，４，５およびゲート電極６，７より成るＰチ
ヤンネルMOSトランジスタ８，９を形成し、Ｐ
型ウエル領域１０にN+型ソースおよびドレイン
領域１１，１２，１３，１４およびゲート電極１
５，１６より成るＮチヤンネルMOSトランジス
タ１７，１８を形成し、両トランジスタ８，１７
と９，１８の間の半導体基板１とウエル領域１０
上にはN+型の第１コンタクト領域１９とP+型の
第２コンタクト領域２０を交互に形成している。
第１図では、両MOSトランジスタ８，１７と９，
１８は並列に配置して２組のインバータ回路を構
成し、第１組の両MOSトランジスタ８，１７の
両ソース領域２，１１間の半導体基板１のウエル
領域１０上にまたがつてN+型の第１コンタクト
領域１９を設け、第２組の両MOSトランジスタ
３，１８の両ソース領域４，１３間にも同様に
P+型の第２コンタクト領域２０を設けている。
なお各組の両MOSトランジスタ８，１７と９，
１８との間には一定のスペースを設けて離間させ
て、第１コンタクト領域１９と第２コンタクト領
域２０とを交互に点在させて大巾なスペースセー
ブを実現している。両組の両MOSトランジスタ
８，１７と９，１８のゲート電極６，７，１５，
１６はポリシリコンで形成され、両MOSトラン
ジスタ８，１７と９，１８とが近接できるのでゲ
ート電極６，１５と７，１６は一本のゲート巾の
ポリシリコンの条件で形成でき、両ゲート電極
６，１５および７，１６の接続も行う。
体基板１にP+型ソースおよびドレイン領域２，
３，４，５およびゲート電極６，７より成るＰチ
ヤンネルMOSトランジスタ８，９を形成し、Ｐ
型ウエル領域１０にN+型ソースおよびドレイン
領域１１，１２，１３，１４およびゲート電極１
５，１６より成るＮチヤンネルMOSトランジス
タ１７，１８を形成し、両トランジスタ８，１７
と９，１８の間の半導体基板１とウエル領域１０
上にはN+型の第１コンタクト領域１９とP+型の
第２コンタクト領域２０を交互に形成している。
第１図では、両MOSトランジスタ８，１７と９，
１８は並列に配置して２組のインバータ回路を構
成し、第１組の両MOSトランジスタ８，１７の
両ソース領域２，１１間の半導体基板１のウエル
領域１０上にまたがつてN+型の第１コンタクト
領域１９を設け、第２組の両MOSトランジスタ
３，１８の両ソース領域４，１３間にも同様に
P+型の第２コンタクト領域２０を設けている。
なお各組の両MOSトランジスタ８，１７と９，
１８との間には一定のスペースを設けて離間させ
て、第１コンタクト領域１９と第２コンタクト領
域２０とを交互に点在させて大巾なスペースセー
ブを実現している。両組の両MOSトランジスタ
８，１７と９，１８のゲート電極６，７，１５，
１６はポリシリコンで形成され、両MOSトラン
ジスタ８，１７と９，１８とが近接できるのでゲ
ート電極６，１５と７，１６は一本のゲート巾の
ポリシリコンの条件で形成でき、両ゲート電極
６，１５および７，１６の接続も行う。
斯上した各組の両MOSトランジスタ８，１７
と９，１８はインバータ回路を構成するために点
線で示す蒸着アルミニウム電極層２１で接続して
いる。第１組の両MOSトランジスタ８，１７に
於いては、ＰチヤンネルMOSトランジスタ８の
ソース領域２と第１コンタクト領域１９とは電源
電圧VDDに接続され、両ドレイン領域３，１２は
相互に接続され、ＮチヤンネルMOSトランジス
タ１７のソース領域１１は接地電位VSSに接続さ
れている。第２組の両MOSトランジスタ９，１
８に於いては、ＰチヤンネルMOSトランジスタ
９のソース領域４は電源電圧VDDに接続され、両
ドレイン領域５，１４は相互に接続され、Ｎチヤ
ンネルMOSトランジスタ１８のソース領域１３
と第２コンタクト領域２０は電源電圧VSSに接続
されている。
と９，１８はインバータ回路を構成するために点
線で示す蒸着アルミニウム電極層２１で接続して
いる。第１組の両MOSトランジスタ８，１７に
於いては、ＰチヤンネルMOSトランジスタ８の
ソース領域２と第１コンタクト領域１９とは電源
電圧VDDに接続され、両ドレイン領域３，１２は
相互に接続され、ＮチヤンネルMOSトランジス
タ１７のソース領域１１は接地電位VSSに接続さ
れている。第２組の両MOSトランジスタ９，１
８に於いては、ＰチヤンネルMOSトランジスタ
９のソース領域４は電源電圧VDDに接続され、両
ドレイン領域５，１４は相互に接続され、Ｎチヤ
ンネルMOSトランジスタ１８のソース領域１３
と第２コンタクト領域２０は電源電圧VSSに接続
されている。
斯上した本発明の第１組の両MOSトランジス
タ８，１７に於いては第２図に示す如く、ラツチ
アツプを発生するP+型ソース領域２−Ｎ型半導
体基板１−Ｐ型ウエル領域１０から構成される
PNPトランジスタ２２と、N+型ソース領域１１
−Ｐ型ウエル領域１０−Ｎ型半導体基板１から構
成されるNPNトランジスタ２３が形成される。
しかしながらN+型の第１コンタクト領域１９が
両MOSトランジスタ８，１７間に設けられるの
でNPNトランジスタ２３からの寄生電流はほと
んど第１コンタクト領域１９で吸い出され、
PNPトランジスタ２２のベースエミツタ間には
ほとんど寄生電流が流れず半導体基板１の内部抵
抗による保持ループは形成されない。また第１コ
ンタクト領域１９とソース領域２間は蒸着アルミ
ニウム層２１で接続されているので寄生抵抗はな
く保持ループは全く形成されない。
タ８，１７に於いては第２図に示す如く、ラツチ
アツプを発生するP+型ソース領域２−Ｎ型半導
体基板１−Ｐ型ウエル領域１０から構成される
PNPトランジスタ２２と、N+型ソース領域１１
−Ｐ型ウエル領域１０−Ｎ型半導体基板１から構
成されるNPNトランジスタ２３が形成される。
しかしながらN+型の第１コンタクト領域１９が
両MOSトランジスタ８，１７間に設けられるの
でNPNトランジスタ２３からの寄生電流はほと
んど第１コンタクト領域１９で吸い出され、
PNPトランジスタ２２のベースエミツタ間には
ほとんど寄生電流が流れず半導体基板１の内部抵
抗による保持ループは形成されない。また第１コ
ンタクト領域１９とソース領域２間は蒸着アルミ
ニウム層２１で接続されているので寄生抵抗はな
く保持ループは全く形成されない。
本発明の第２組の両MOSトランジスタ９，１
８に於いては第３図に示す如く、ラツチアツプを
発生するP+型ソース領域４−Ｎ型半導体基板１
−Ｐ型ウエル領域１０から構成されるPNPトラ
ンジスタ２２と、N+型ソース領域１３−Ｐ型ウ
エル領域１０−Ｎ型半導体基板１から構成される
NPNトランジスタ２３が形成される。しかしな
がらP+型の第２コンタクト領域２０が両MOSト
ランジスタ９，１８間に設けられるので、PNP
トランジスタ２２の寄生電流はほとんど第２コン
タクト領域２０で吸い出されて蒸着アルミニウム
電極層２１に逃げてしまい、NPNトランジスタ
２３のベースにはほとんど供給されない。このた
めNPNトランジスタ２３のベースエミツタ間に
ウエル領域１０の内部抵抗による保持ループは働
かないので、NPNトランジスタ２３は導通しな
い。また第２コンタクト領域２０とソース領域１
３との間は蒸着アルミニウム電極層２１で接続さ
れるので寄生抵抗はなく保持ループは全く形成さ
れず、NPNトランジスタ２３はネオン状態にな
らないのでラツチアツプ強度を増加できる。
８に於いては第３図に示す如く、ラツチアツプを
発生するP+型ソース領域４−Ｎ型半導体基板１
−Ｐ型ウエル領域１０から構成されるPNPトラ
ンジスタ２２と、N+型ソース領域１３−Ｐ型ウ
エル領域１０−Ｎ型半導体基板１から構成される
NPNトランジスタ２３が形成される。しかしな
がらP+型の第２コンタクト領域２０が両MOSト
ランジスタ９，１８間に設けられるので、PNP
トランジスタ２２の寄生電流はほとんど第２コン
タクト領域２０で吸い出されて蒸着アルミニウム
電極層２１に逃げてしまい、NPNトランジスタ
２３のベースにはほとんど供給されない。このた
めNPNトランジスタ２３のベースエミツタ間に
ウエル領域１０の内部抵抗による保持ループは働
かないので、NPNトランジスタ２３は導通しな
い。また第２コンタクト領域２０とソース領域１
３との間は蒸着アルミニウム電極層２１で接続さ
れるので寄生抵抗はなく保持ループは全く形成さ
れず、NPNトランジスタ２３はネオン状態にな
らないのでラツチアツプ強度を増加できる。
(ト) 発明の効果
本発明に依れば、第１コンタクト領域１９およ
び第２コンタクト領域２０のレイアウトによりラ
ツチアツプ現象を有効に抑制できるので、容易に
ラツチアツプ対策を採ることができる。
び第２コンタクト領域２０のレイアウトによりラ
ツチアツプ現象を有効に抑制できるので、容易に
ラツチアツプ対策を採ることができる。
次に本発明ではガード領域を用いることなくラ
ツチアツプ対策を実現できるので、CMOS半導
体装置の素子面積を大巾に小さくでき、素子の微
細化に大きく寄与できる。
ツチアツプ対策を実現できるので、CMOS半導
体装置の素子面積を大巾に小さくでき、素子の微
細化に大きく寄与できる。
更に本発明では第１コンタクト領域１９と第２
コンタクト領域２０を交互に配置しているので、
各組の両MOSトランジスタは近接して配置でき、
両MOSトランジスタのゲート電極をポリシリコ
ンで連結でき、ゲート電極を蒸着アルミニウム層
で接続するよう大巾に小型化できる。
コンタクト領域２０を交互に配置しているので、
各組の両MOSトランジスタは近接して配置でき、
両MOSトランジスタのゲート電極をポリシリコ
ンで連結でき、ゲート電極を蒸着アルミニウム層
で接続するよう大巾に小型化できる。
第１図は本発明によるCMOS半導体装置を説
明する上面図、第２図および第３図は本発明の動
作原理を説明する断面図、第４図および第５図は
従来のCMOS半導体装置を説明する断面図およ
び上面図である。 主な図番の説明、１はＮ型半導体基板、８，９
はＰチヤンネルMOSトランジスタ、１０はＰ型
ウエル領域、１７，１８はＮチヤンネルMOSト
ランジスタ、１９はN+型の第１コンタクト領域、
２０はP+型の第２コンタクト領域である。
明する上面図、第２図および第３図は本発明の動
作原理を説明する断面図、第４図および第５図は
従来のCMOS半導体装置を説明する断面図およ
び上面図である。 主な図番の説明、１はＮ型半導体基板、８，９
はＰチヤンネルMOSトランジスタ、１０はＰ型
ウエル領域、１７，１８はＮチヤンネルMOSト
ランジスタ、１９はN+型の第１コンタクト領域、
２０はP+型の第２コンタクト領域である。
Claims (1)
- １ 一導電型の半導体基板と逆導電型のウエル領
域と前記半導体基板表面に形成した一導電チヤン
ネルのMOSトランジスタと前記ウエル領域に形
成した逆導電チヤンネルのMOSトランジスタと
を具備するCMOS半導体装置に於いて、前記一
導電チヤンネルのMOSトランジスタおよび逆導
電チヤンネルのMOSトランジスタを隣接して複
数組配置し、各組の両MOSトランジスタの間に
前記半導体基板およびウエル領域の双方に重畳し
て一導電型の第１コンタクト領域および逆導電型
の第２コンタクト領域を交互に設け、前記第１コ
ンタクト領域および第２コンタクト領域を電源電
圧VDD、VSSに接続することを特徴とするCMOS
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029775A JPS61188962A (ja) | 1985-02-18 | 1985-02-18 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029775A JPS61188962A (ja) | 1985-02-18 | 1985-02-18 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61188962A JPS61188962A (ja) | 1986-08-22 |
| JPH039628B2 true JPH039628B2 (ja) | 1991-02-08 |
Family
ID=12285396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60029775A Granted JPS61188962A (ja) | 1985-02-18 | 1985-02-18 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104326357A (zh) * | 2014-10-15 | 2015-02-04 | 东莞市康德威变压器有限公司 | 一种三角形立体卷铁心吊具 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4832769B2 (ja) * | 2005-02-14 | 2011-12-07 | メニコン シンガポール ピーティーイー． リミテッド | 包装体 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931987B2 (ja) * | 1977-01-11 | 1984-08-06 | 三洋電機株式会社 | 相補型ｍｏｓトランジスタ |
| JPS5591162A (en) * | 1978-12-27 | 1980-07-10 | Fujitsu Ltd | Semiconductor device |
-
1985
- 1985-02-18 JP JP60029775A patent/JPS61188962A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104326357A (zh) * | 2014-10-15 | 2015-02-04 | 东莞市康德威变压器有限公司 | 一种三角形立体卷铁心吊具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61188962A (ja) | 1986-08-22 |
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