JP3174043B2 - ラツチアツプ保護回路を有する集積回路 - Google Patents

ラツチアツプ保護回路を有する集積回路

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Description

【発明の詳細な説明】 本発明は、相補性MOS回路技術によるラッチアップ保
護回路を有する集積回路に関する。
相補性MOS回路技術によるこの形式の集積回路では、
サイリスタに類似する寄生的なpnpn構造が電源端子と接
地端子との間に生ずる。この寄生的な４層構造は擾乱に
より、例えば電流パルスにより、又は半導体層に印加さ
れた供給電圧の急激な上昇又は降下により点弧すること
がある。正常状態から高導電状態への移行、即ちこの４
層構造の点弧はラッチアップと呼ばれる。
ラッチアップを理解するために、ウエル状の半導体領
域内に位置している第１のチャネル形の電界効果トラン
ジスタの１つの端子とこの領域の外側で半導体基板上に
置かれている第２のチャネル形の電界効果トランジスタ
の１つの端子との間に、一般に４つの相続く交互に導電
形の異なる半導体層が存在しており、前者の電界効果ト
ランジスタの一方の端子領域は第１の半導体層を、ウエ
ル状の半導体領域は第２の半導体層を、半導体基板は第
３の半導体層を、また後者の電界効果トランジスタの一
方の端子領域は第４の半導体層を形成するものから出発
する。この構成に基づいて寄生的なバイポーラpnp又はn
pnトランジスタが生ずる。pnpバイポーラトランジスタ
のコレクタはnpnバイポーラトランジスタのベースに、
またpnpバイポーラトランジスタのベースはnpnバイポー
ラトランジスタのコレクタに相当する。この構造はサイ
リスタにおけるように層列pnpnの４層ダイオードを形成
する。半導体基板に正のバイアス電圧がかかる場合には
第３の半導体層と第４の半導体層との間のpn接合が、前
述のトランジスタ端子間にこの４層構造内の寄生的なサ
イリスタ作用に起因すべき電流経路が生ずるほどに導通
方向にバイアスされる可能性がある。この電流経路はそ
の後正の基板バイアス電圧が消滅した後も残留し、集積
回路の熱的な過負荷を生じ得る。
ラッチアップ効果は、エイチ、バイス（H.Weiss）、
ケイ、ホーニンガー（K.Horninger）「集積MOS回路」の
第109〜112頁に記載されている。その第109頁の第3.6図
にはシリコンブロック内に相補性トランジスタ対が示さ
れており、第3.7c図には更にラッチアップ効果に対して
重要な寄生的な横方向及び縦方向のバイポーラトランジ
スタが記載されている。
これまで、集積回路内の例えばデータ出力端及び出力
回路のような、特にラッチアップ効果に関係する領域の
ラッチアップ問題を３つの異なる解決法により低減する
試みがなされた。その一方で、CMOS出力回路においてウ
エル状半導体領域の電位を高めることが試みられた。こ
れは、例えばｎドープされているウエル状半導体領域の
電位を供給電圧より高めることを意味する。先の第１の
解決法においてはウエル状半導体領域は、付加のウエル
バイアス電圧発生器から供給される固定電位、又は外部
から付加の端子により与えられる固定電位と接続され
る。第２の解決法においては、純粋のNMOS出力回路を使
用するもので、この場合には第１の解決法の場合のよう
な付加のウエルバイアス電圧発生器は必要としない。こ
の場合には半導体基板に対する基板バイアス電圧によ
り、集積回路の作動中のラッチアップを排除することが
試みられた。第３の解決法は、エイチ、ピー、ザッペ
（H.P.Zappe）ほか「浮動ウエルCMON及びラッチアッ
プ」IEDMR85、第517〜520頁（1985年12月９日）に記載
されているように、浮動状態のウエル状半導体領域を使
用するものである。ウエル状半導体領域はこの場合、ウ
エル状半導体領域内に位置するMOSトランジスタの寄生
的なソース−ドレインpn接合を介してのみ外界と接続さ
れており、それによりベース電流は寄生的な縦方向バイ
ポーラトランジスタを通って流れることがない。
最後にあげた解決法は、MOSトランジスタパラメータ
が悪くなり、ウエル状半導体領域を流れる漏れ電流が大
きくなり、更に寄生的なpnpn接合の保持電圧が低下する
という欠点をもたらす。また、純粋のNMOS出力回路を使
用することにより、例えばスイッチング速度の点で不満
足な回路特性及び出力信号の高状態でのレベル問題が生
ずる。後者は確かに出力信号を高めることにより回避す
ることができるが、費用が増し、大きい占有面積を必要
とする。ラッチアップの可能性を減ずるためにウエルバ
イアス電圧発生器を使用する第１の解決法では付加の配
線及びウエルバイアス電圧発生器のための余分の占有面
積を必要とする点で不利である。
本発明の課題は、冒頭に記載した集積回路であって、
ラッチアップ効果の発生をほぼ回避することができる回
路を提供することにある。
上述の課題を解決するため、本発明によれば、相補性
MOS回路技術によるラッチアップ保護回路を有する集積
回路であって、第１の導電形のドープされた半導体基板
と、ドープされた半導体基板中に形成された第２の導電
形のウエル状の半導体領域と、ウエル状の半導体領域内
に設けられラッチアップ保護回路の出力端と接続された
ドーピング領域及び端子と接続されたドーピング領域を
有する第１の電界効果トランジスタと、ウエル状の半導
体領域の外側に設けられた第２の電界効果トランジスタ
とを備え、ラッチアップ保護回路はバイパストランジス
タを含み、バイパストランジスタのゲート端子と第１の
端子とは前記端子と接続され、バイパストランジスタの
第２の端子はラッチアップ保護回路の出力端と接続され
ている集積回路において、バイパストランジスタの前記
第１の端子、第２の端子はドーピング領域を含み、これ
らのドーピング領域は第１の電界効果トランジスタのド
ーピング領域と同じ導電形とする。
本発明により得られる利点は特に、本発明による回路
によれば、MOSトランジスタの回路特性が影響を受け
ず、また本発明による回路が固定電位を有するウエル状
の半導体領域に対しても、可変電位を有するウエル状の
半導体領域に対しても適していることにある。更に、本
発明による回路に対する所要面積は非常に小さい。何故
ならば、そのために１つの回路要素を付加するだけでよ
いからである。
次に本発明の２つの実施例及び１つの具体的な構造例
を第２図〜第５図について説明する。
第１図はバイパストランジスタを有する出力回路の等
価回路図、 第２図はウエル状半導体領域が固定電位と接続されて
いる、CMOS出力トランジスタを有するCMOS出力回路の断
面図、 第３図はバイパストランジスタを有する、ダイオード
又は付加要素として接続されているｐチャネルMOSトラ
ンジスタの等価回路図、 第４図はウエル状半導体領域が固定電位と接続されて
いない、バイパストランジスタを有する、ダイオード又
は負荷要素として接続されているｐチャネルMOSトラン
ジスタの断面図、 第５図は第３図及び第４図中に示されている回路によ
るバイポーラトランジスタを有する、ダイオード又は負
荷要素として接続されているｐチャネルMOSトランジス
タの具体的構造例の平面図 である。
第１図にはバイパストランジスタBTを有するCMOS出力
回路の等価回路図が示されている。この端子KLは供給電
圧VDDと接続されている。COMS出力回路は直列に接続さ
れている２つの相補性電界効果トランジスタT1及びT2を
含んでおり、ｐチャネル電界効果トランジスタT1はその
ソース及び基板端子により供給電圧VDDに接続され、ｎ
チャネル電界効果トランジスタT2はそのソース端子によ
り接地電位VSSと接続されている。ｐチャネル電界効果
トランジスタT1及びｎチャネル電界効果トランジスタT2
のゲート端子G1、G2は共通にCMOS出力回路の入力端INを
形成しており、またｐチャネル電界効果トランジスタT1
及びｎチャネル電界効果トランジスタT2のドレイン端子
は出力端OUTと接続されている。ｎチャネル電界効果ト
ランジスタT2の基板端子は選択的に基板バイアス電圧V
BB又は接地電位VSSと接続することができる。
CMOS出力回路の本発明による重要な部分は、正の過電
圧を出力端OUTから供給電圧VDDへ伝達するバイパストラ
ンジスタBTの組み込みに関する。このために、ｐチャネ
ルバイパストランジスタBTのソース端子、基板端子及び
ゲート端子は供給電圧VDDと接続され、ドレイン端子は
出力端OUTと接続されている。過電圧が生じない正常作
動中はバイパストランジスタBTは阻止状態にある。供給
電圧VDDとバイパストランジスタBTの導通電圧との和よ
りも大きい正の過電圧が出力端OUTに与えられると、バ
イパストランジスタBTの振舞はそれまでと逆となり、そ
れまでドレイン端子として働いていたp+ドープされた半
導体領域P2はソース端子として働き、それまでソース端
子として働いていたp+ドープされた半導体領域P3はドレ
イン端子として働き、ゲートGBに作用する電圧VDDはソ
ース端子として働く半導体領域P2の電位（出力端OUTの
電位により決まる）より下にあるから導通状態となり、
出力端OUTにおける正の過電圧な崩壊する。バイパスト
ランジスタBTはその際半導体領域NWから半導体領域P3へ
少数キャリアを引き出し、ラッチアップを生じさせな
い。なお、入力端INの電位が電位VDDにあるときは電界
効果トランジスタT1は阻止状態にある。入力端INの電位
が電位VSS又はそれより低い場合には、トランジスタT1
は導通し、p+ドープされた半導体領域P2をp+ドープされ
た半導体領域P1を介して正の供給電圧VDDと結ぶ。従っ
て電界効果トランジスタT1は正の供給電圧VDDに対する
端子に対しバイパストランジスタBTに並列の電流路を形
成する。その結果ｎ形ウエル状の半導体領域NWから半導
体領域P3へ少数キャリアが引き出される。
第１図中に示されているCMOS出力回路の１つの断面が
第２図に示されている。ドープされた半導体材料、例え
ばｐ形シリコンから成る半導体基板PSUB内に、境界面PG
まで延びるｎ形ウエル状の半導体領域NWが設けられてい
る。ウエル状の半導体領域NWの外側において半導体基板
PSUB内に、ｎチャネル電界効果トランジスタT2のソース
及びドレイン領域を形成するp+ドープされた半導体領域
N1、N2が設けられ、またウエル状の半導体領域NWの内側
には、ｐチャネル電界効果トランジスタT1及びｐチャネ
ルバイパストランジスタBTのソース及びドレイン領域を
形成する３つのp+ドープされた半導体領域P1、P2及びP3
が設けられている。p+ドープされた半導体領域P1はｐチ
ャネル電界効果トランジスタT1のソース端子として、p+
ドープされた半導体領域P3はｎチャネルバイパストラン
ジスタBTのソース端子として使用され、p+ドープされた
半導体領域P2はｐチャネル電界効果トランジスタT1及び
ｐチャネルバイパストランジスタBTの共通のドレイン端
子を形成している。第２図に示されている例では電界効
果トランジスタT1及びT2はCMOS出力回路として構成され
ており、n+ドープされた半導体領域N1はｎチャネル電界
効果トランジスタT2のソース端子として接地電位VSSと
接続され、n+ドープされた半導体領域N2はｎチャネル電
界効果トランジスタT2のドレイン端子としてCMOS出力回
路の出力端OUTを形成している。p+ドープされた半導体
領域P2は同じく出力端OUTに接続され、p+ドープされた
半導体領域P1は同じ電界効果トランジスタのソース端子
として供給電圧VDDと接続されている。CMOS出力回路に
対する入力信号は入力端INを介して第１及び第２の電界
効果トランジスタT1、T2のゲート領域G1及びG2に伝達さ
れ、出力信号が出力端OUTから取出される。p+ドープさ
れた半導体基板PSUBは、第２図中に記載されているよう
に、半導体基板PSUBに設けられたp+ドープされた半導体
領域P4を介して接地電位VSS又は基板バイアス電圧VBBと
接続され、またｎ形ウエル状の半導体領域NWはn+ドープ
された半導体領域N3を介して供給電圧VDDと接続されて
いる。
CMOS出力回路の本発明にとって主要な部分は、出力端
OUTと供給電圧VDDとの間のｐチャネルバイパストランジ
スタBTの組み込みである。このために、バイパストラン
ジスタBTのp+ドープされた半導体領域P2により形成され
るドレイン端子は出力端OUTと接続され、p+ドープされ
た半導体領域P3により形成されるソース端子及びゲート
端GBは共に供給電圧VDDと接続されている。このバイパ
ストランジスタBTは、ｎ形ウエル状の半導体領域NWに更
にp+拡散してp+ドープされた半導体領域P3を形成し、ま
たMOSゲートGBを付加することにより比較的簡単に形成
することができる。バイパストランジスタBTのドレイン
端子は、同じくＰチャネル電界効果トランジスタT1に対
するドレイン端子として用いられるp+ドープされた半導
体領域P2である。
ラッチアップ効果の危険は、第２図において、n+導電
形と半導体領域N1、p+ドープされた半導体基板PSUB、ｎ
導電形のウエル状の半導体領域NW及びp+ドープされた半
導体領域P2の間のpnpn構造により、pn接合の１つが導通
方向の極性にされているときには常に生じる。この場合
には、４層ダイオードに類似したpnpn構造がサイリスタ
の場合のように点弧される可能性がある。その場合、接
合部又は導線を溶融するような大電流がpn接合を通して
流れ、CMOS出力回路を損傷させることになる。ｐチャネ
ルバイパストランジスタBTを組み込むことにより、出力
端OUTに生じてp+ドープされた半導体領域P2に与えられ
る正の過電圧は、過電圧の大きさが供給電圧VDDとバイ
パストランジスタBTの導通電圧との和を超えるときには
常にｐチャネルパイパストランジスタBTのp+ドープされ
た半導体領域P3を経て供給電圧VDDの端子へ導き出され
る。バイパストランジスタBTは、第１図で既に説明した
ように、半導体領域NWから少数キャリアを引き出し、そ
れによってラッチアップを生じさせない。その際に重要
なことは、バイパストランジスタBTがｐチャネル電界効
果トランジスタT1のp+ドープされた半導体領域P2とｎ形
ウエル状の半導体領域NWとの間のpn接合の順方向電圧よ
りも小さい導通電圧を有することである。
ラッチアップの危険性を減ずるために、バイパストラ
ンジスタBTは、負荷要素又はダイオードとして接続され
ているｐチャネルMOSトランジスタT1のｎ形ウエル状の
半導体領域NWが第１の電位、例えば供給電圧VDDではな
く、回路技術上の理由から可変電位に接続されると特に
有利である。第３図にはこのように接続されているMOS
トランジスタT1の等価回路が示されている。端子ＡとＢ
との間に接続されているｐチャネル電界効果トランジス
タT1に、ｐチャネルバイパストランジスタBTが並列に接
続されている。このため、ｐチャネル電界効果トランジ
スタT1の第１の端子、基板端子及びゲート端子並びにｐ
チャネルバイパストランジスタBTの第１の端子は端子Ａ
と、またｐチャネル電界効果トランジスタT1の第２の端
子及びゲート端子並びにバイパストランジスタBTの第２
の端子は端子Ｂと接続されている。正常作動中は、端子
Ａは正の電位に、端子Ｂは負の電位にある。この場合に
は寄生的な縦方向のバイパストランジスタは能動化され
ず、ラッチアップは生じない。擾乱時、又は集積回路の
その他の回路要素のスイッチングの際に、端子Ｂが端子
Ａよりも正の電位を受けると、端子Ｂが端子Ａにおける
電位とｐチャネル電界効果トランジスタT1のp+ドープさ
れた半導体領域P2とｎ形ウエル状の半導体領域NWとの間
のpn接合の順方向電圧（約0.7V）との和よりも大きい電
位を有するときには常にラッチアップの発生を避けるこ
とができない。バイパストランジスタBTを組み込むこと
により、端子Ｂにおける電圧がバイパストランジスタの
導通電圧と端子Ａにおける電圧との和よりも大きいとき
には、バイパストランジスタBTが導通状態となる。この
場合、端子Ａは低抵抗で端子Ｂと接続される。縦方向の
寄生的なバイパストランジスタの能動化によるラッチア
ップは生じない。
第３図に示されている等価回路を具体化した例が第４
図に示されている。この場合、p+ドープされた半導体基
板PSUB内に設けられているｎ形ウエル状の半導体領域NW
は、第２図の場合のように固定電位と接続されておら
ず、n+ドープされた半導体領域N4を介して端子Ａにより
可変電位と接続されている。
ｎ形ウエル状の半導体領域NWは第２図の場合と同じく
境界面PGまで延びており、ｐチャネル電界効果トランジ
スタT1及び並列に接続されているｐチャネルバイパスト
ランジスタBTを含んでいる。ｐチャネル電界効果トラン
ジスタT1は２つのp+ドープされた半導体領域P1及びP2と
ゲート領域G1とから構成されており、ｐチャネル電界効
果トランジスタT1の第１の端子を成すp+ドープされた半
導体領域P1は端子Ａと接続されており、ｐチャネル電界
効果トランジスタT1の第２の端子を成すp+ドープされた
半導体領域P2はゲート領域G1と共に端子Ｂと接続されて
いる。並列に接続されているバイパストランジスタBTは
p+ドープされた半導体領域P2、P3及びゲート領域GBによ
り形成されており、p+ドープされた半導体領域P3はバイ
パストランジスタBTの第１の端子を成し、ゲート領域GB
及び端子Ａと接続されており、p+ドープされた半導体領
域P2はバイパストランジスタBTの第２の端子を成してい
る。p+ドープされた半導体領域P2はこうして二重機能を
満足する。それは一方ではｐチャネル電界効果トランジ
スタT1の第２の端子を形成し、他方ではｐチャネルバイ
パストランジスタBTの第２の端子を形成している。これ
によりバイパストランジスタBTの特に簡単な構成が、第
２図の説明で述べたように、バイパストランジスタBTに
対してp+ドープされた半導体領域P3を形成するための付
加のp+拡散及び付加のゲート領域GBを構成するだけでよ
いことによって、保証される。
第３図及び間４図に示されている回路によるバイパス
トランジスタBTを有し、ダイオード又は負荷要素として
接続されているｐチャネルMOSトランジスタT1のレイア
ウトによる構成が第５図の平面図で示されている。寄生
的な導線キャパシタンスを回避するため、ゲート領域G1
及びGB並びにp+ドープされた半導体領域P2及びP3はＵ字
状にp+ドープされた半導体領域P1の回りに配置されてい
る。第３図及び第４図によるｐチャネルMOSトランジス
タT1及びｐチャネルバイパストランジスタBTの細部が第
５図のレイアウト中でどこに配置されているかを明らか
にするため、第３図及び第４図で使用された符号が第５
図にも使用されている。第５図による平面図から認めら
れるように、p+ドープされた半導体領域P1、ゲート領域
G1及びp+ドープされた半導体領域P2はｐチャネルMOSト
ランジスタ１を形成しており、p+ドープされた半導体領
域P2は又ゲート領域GB及びp+ドープされた半導体領域P3
と共にｐチャネルバイパストランジスタBTを形成してい
る。第５図によれば、ｐチャネル電界効果トランジスタ
T1の第１の端子として使用されるp+ドープされた半導体
領域P1は帯状に構成されており、また端子Ａと接続され
ている。ｐチャネル電界効果トランジスタT1に属するゲ
ート領域G1と、p+ドープされた半導体領域P2により示さ
れている電界効果トランジスタT1の第２の端子とはそれ
ぞれp+ドープされた半導体領域P1の回りにＵ字状に配置
されている。その際ｐチャネル電界効果トランジスタT1
の第２の端子は端子Ｂと、また電気接続部B2を介してゲ
ート領域G1と接続されている。ゲート領域G1及びp+ドー
プされた半導体領域P2のＵ字状配置は、先ずゲート領域
G1がp+ドープされた半導体領域P1の回りに配置され、更
にゲート領域G1の回りにp+ドープされた半導体領域P2が
位置するように構成されており、ゲート領域G1はp+ドー
プされた半導体領域P1、P2及びP3により形成される仮想
平面上に配置され、またp+ドープされた半導体領域P1及
びP2に対して薄い絶縁層により隔てられている。ｐチャ
ネル電界効果トランジスタT1及びｐチャネルバイパスト
ランジスタBTに対する第２の端子として利用されるp+ド
ープされた半導体領域P2の回りにはゲート領域GBが、更
にゲート領域GBの回りにはp+ドープされた半導体領域P3
が構成されている。両ゲート領域G1及びGBに対するゲー
ト材料としては例えばポリシリコンを使用することがで
きる。ｐチャネルバイパストランジスタBTの第１の端子
をも成すp+ドープされた半導体領域P3は別の電気接続部
B3を介してｐチャネルバイパストランジスタBTのゲート
領域GBと接続されている。ゲート領域GBもp+ドープされ
た半導体領域P1、P2及びP3により形成される仮想平面上
に配置され、またp+ドープされた半導体領域P2及びP3に
対して薄い絶縁層により隔てられている。第５図には更
に、n+ドープされた半導体領域N4が帯状にp+ドープされ
た半導体領域P3の回りに自由に選定可能な間隔Ｌをおい
て配置され、また電気接続部B1を介して端子Ａと接続さ
れていることが示されている。第４図によれば、n+ドー
プされた半導体領域N4はｎドープされたウエル状半導体
領域NWへの電気接触部を形成しており、半導体領域NWは
第５図にｎドープされた半導体領域N4の外側に破線で示
されている。
上述の実施例と並んで本発明は、ｎ形の基板がｐ形の
ウエル状半導体領域を設けられている実施例をも含んで
いる。その場合すべての半導体領域の導電形及びすべて
の電圧の極性はそれぞれ逆になる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−225664（ＪＰ，Ａ) 特開 昭62−152155（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】相補性MOS回路技術によるラッチアップ保
    護回路を有する集積回路であって、第１の導電形のドー
    プされた半導体基板（Psub）と、ドープされた半導体基
    板（Psub）中に形成された第２の導電形のウエル状の半
    導体領域（Nw）と、ウエル状の半導体領域（Nw）内に設
    けられラッチアップ保護回路の出力端（OUT）と接続さ
    れたドーピング領域（P2）及び端子（KL）と接続された
    ドーピング領域（P1）を有する第１の電界効果トランジ
    スタ（T1）と、ウエル状の半導体領域（Nw）の外側に設
    けられた第２の電界効果トランジスタ（T2）とを備え、
    ラッチアップ保護回路はバイパストランジスタ（BT）を
    含み、バイパストランジスタ（BT）のゲート端子と第１
    の端子とは前記端子（KL）と接続され、バイパストラン
    ジスタ（BT）の第２の端子はラッチアップ保護回路の出
    力端（OUT）と接続されている集積回路において、バイ
    パストランジスタ（BT）の前記第１の端子、第２の端子
    はドーピング領域（P2、P3）を含み、これらのドーピン
    グ領域は第１の電界効果トランジスタ（T1）のドーピン
    グ領域（P1、P2）と同じ導電形としたことを特徴とする
    ラッチアップ保護回路を有する集積回路。
  2. 【請求項２】バイパストランジスタ（BT）がｐチャネル
    電界効果トランジスタであり、第１の導電形のドープさ
    れた半導体基板がｐ導電形であり、第２の導電形のウエ
    ル状の半導体領域がｎ導電形であり、端子（KL）及び第
    ２の導電形のウエル状の半導体領域（Nw）が供給電圧
    （VDD）と接続されていることを特徴とする請求項１記
    載のラッチアップ保護回路を有する集積回路。
  3. 【請求項３】バイパストランジスタ（BT）がｎチャネル
    電界効果トランジスタであり、第１の導電形のドープさ
    れた半導体基板がｎ導電形であり、第２の導電形のウエ
    ル状の半導体領域がｐ導電形であり、端子（KL）及び第
    ２の導電形のウエル状の半導体領域が接地電位（VSS）
    と接続されていることを特徴とする請求項１記載のラッ
    チアップ保護回路を有する集積回路。
  4. 【請求項４】バイパストランジスタ（BT）がｐチャネル
    電界効果トランジスタであり、第１の導電形のドープさ
    れた半導体基板がｐ導電形であり、第２の導電形のウエ
    ル状の半導体領域がｎ導電形であり、端子（KL）及び第
    ２の導電形のウエル状の半導体領域が可変電圧と接続さ
    れていることを特徴とする請求項１記載のラッチアップ
    保護回路を有する集積回路。
  5. 【請求項５】バイパストランジスタ（BT）がｎチャネル
    電界効果トランジスタであり、第１の導電形のドープさ
    れた半導体基板がｎ導電形であり、第２の導電形のウエ
    ル状の半導体領域がｐ導電形であり、端子（KL）及び第
    ２の導電形のウエル状の半導体領域が可変電圧と接続さ
    れていることを特徴とする請求項１記載のラッチアップ
    保護回路を有する集積回路。
  6. 【請求項６】バイパストランジスタ（BT）の第２の端子
    （P2）が、集積回路の第１の電界効果トランジスタ（T
    1）のドーピング領域により形成されていることを特徴
    とする請求項１ないし５のいずれか１つに記載のラッチ
    アップ保護回路を有する集積回路。
  7. 【請求項７】第１の電界効果トランジスタ（T1）の第１
    の端子が第１の導電形の帯状の半導体領域（P1）により
    形成され、第２の端子が帯状の半導体領域（P1）を包囲
    する第１の導電形の半導体領域（P2）により形成され、
    第１の導電形の帯状の半導体領域（P1）と第１の導電形
    の半導体領域（P2）との間にゲート領域（G1）が形成さ
    れ、バイパストランジスタ（BT）の第１の端子が前記第
    １の電界効果トランジスタ（T1）の第２の端子を形成す
    る第１の導電形の半導体領域（P2）により形成され、バ
    イパストランジスタ（BT）の第２の端子が前記第１の導
    電形の半導体領域（P2）を更に包囲する第１の導電形の
    半導体領域（P3）により形成され、前記第１の導電形の
    半導体領域（P2）と第１の導電形の半導体領域（P3）と
    の間にバイパストランジスタ（BT）のゲート領域（GB）
    が形成されることを特徴とする請求項１ないし６のいず
    れか１つに記載のラッチアップ保護回路を有する集積回
    路。
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