CN108141180A - 基于互补电流场效应晶体管装置的低噪声跨阻抗放大器 - Google Patents
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Abstract
本发明涉及一种用于低噪声电流放大器或跨阻抗放大器的新颖和创造性的复合装置结构。所述跨阻抗放大器包含：放大器部分，所述放大器部分使用一对互补的新颖n型和p型电流场效应晶体管(NiFET和PiFET)来将电流输入转换为电压；以及使用另一对互补的NiFET和PiFET的偏置产生部分。可通过源极沟道的宽度(W)长度(L)比与漏极沟道的宽度(W)长度(L)比的比率(源极沟道的W/L/漏极沟道的W/L)来配置和编程NiFET和PiFET的跨阻抗以及其增益。
Description
相关申请的交叉引用
本申请要求2015年7月30日提交的第62/198,900号美国临时申请、2015年12月17日提交的第62/268,983号美国临时申请以及2016年3月17日提交的第62/309,903号美国临时申请的优先权，所述美国临时申请的全部内容以引入的方式并入本文中。
技术领域
本发明涉及一种新颖和创造性的复合装置结构，从而实现利用亚阈值操作的基于电荷的方法以用于设计模拟CMOS电路。
背景技术
相关技术描述
新千年带来的是以极快速度膨胀的对连通性的需求。到2015年底，全球网络连接的数量将超过世界人口的两倍，预计在2020年，超过300亿装置将无线连接到云，从而形成物联网(或“IoT”)。实现这一新时代的是在近二十年中出现的移动计算和无线通信的革命性发展。根据摩尔定律(Moore's Law)，开发高集成度且具成本效益的硅互补金属氧化物半导体(CMOS)装置允许将大型模/数转换器或收发器等数字和模拟系统元件合并成更具成本效益的单芯片解决方案。
然而，在近几年中，虽然数字电路在很大程度上遵循了预测路径且得益于CMOS技术扩展到超深亚微米(亚-μm)，但模拟电路尚不能够遵循同样的趋势，并且在模拟设计无模式上的转变的情况下可能永远无法实现。模拟和射频(或“RF”)设计人员仍在努力探索如何制出高性能集成电路(或“IC”)以实现超深亚-μm特征大小而不损失收缩大小的益处：包含功率降低、覆盖面紧凑以及操作频率更高。要突破现有的模拟设计科学以满足新千年片上系统(SoC)的要求，需要真正的模式上的转变。
现有技术：
模拟电路的核心构建块是放大器。离散组件放大器自由使用电阻器、电容器、电感器、变压器和非线性元件以及各种类型的晶体管。通常可忽略各种组件之间不合需要的寄生效应。然而，为了在集成电路内构建放大器，无法轻易获得正常的模拟电路组件，且如果真要如此的话，通常采用特殊IC工艺扩展以获得这些电路元件。由于集成电路放大器相距紧密且通过其所集成到的硅晶片耦合在一起，因此集成电路放大器上的寄生效应较严重。摩尔定律IC工艺的进步集中于数字、微处理器和存储器工艺发展。由于需要一代(～18个月)或两代来将IC工艺扩展到并入有模拟组件，因此最新工艺单芯片系统上一般并未包含模拟功能。这些“混合模式”IC工艺不易获得、依赖于厂商且较贵以及高度受制于参数变化。需要大量工程改造以在变得特定于其IC厂商和工艺节点的任何IC上包含极少的模拟功能。由于针对每个工艺节点谨慎且特别地设计或布置模拟电路，因此此类模拟电路非常不便携带。由于排斥这种限制，模拟电路设计工程师变得稀缺且慢慢退休而无足够替代。
运算放大器(或运放)是处理模拟信息所必要的基本IC模拟增益块。运放利用一对极高匹配的晶体管来在电压输入处形成一对差分晶体管。匹配是在集成电路上易于获得的参数，但为了达到所需等级的匹配，会使用许多考虑因素：相同质心布局、多个大型装置、阱隔离和物理布局技术，以及许多其它考虑因素。大面积匹配的多组晶体管还用于电流镜和负载装置。运放需要电流源以用于偏置。运放还需要电阻器和电容器(或RC)补偿极以防止振荡。电阻器是“R”的关键，且RC时间常数的值相对精确。电阻器的值过大会使放大器过慢且过小，从而导致振荡。恒定的“偏置”电流增加了消耗的功率。总的来说，这些偏置电流趋向大于全信号操作期间所需的峰值电流。
在IC工艺收缩时，阈值电压仍保持略微恒定。这是因为金属氧化物半导体(或MOS)阈值截止曲线基本上不随IC工艺的收缩而改变，且总芯片关态漏电流必须保持小得足以不影响全芯片电源泄漏。所述阈值和饱和电压往往会占用整个电源电压，从而不为模拟电压摆幅保留足够空间。为了适应这种信号摆幅电压缺乏，运放可能设置有多组电流镜，这进一步使其设计变得复杂，同时消耗更多功率且使用额外的物理布局面积。本专利引入在电源电压收缩到远低于1伏时甚至运行得更好的放大器设计。
常规MOS放大器增益是这样形成的：输入电压驱动跨导(gm)，所述跨导将所述输入电压转换为输出电流。此输出电流接着驱动输出负载，出于建立高负载电阻的目的，所述输出负载通常是电流源的输出。此高电阻负载将输出电流转换回到输出电压。等效输出负载电阻实际上是负载电流源晶体管和放大器输出晶体管的并联组合。为了使这种等效负载电阻保持较高以提供所需的电压增益，这些负载晶体管必须极长，但为了驱动足够的电流，这些晶体管还必须极宽，因此极大的晶体管是必要的。还可能注意到，放大器输出所驱动的负载电阻是减小电压增益的额外并联电阻。还应注意，负载电容与放大器输出电阻交互，从而修改AC性能。实际上需要的是完全相反的工作原理，这是本发明相关的内容。图1a是作为基准参考的高质量MOS IC运放的晶体管级示意图(出自威立(Wiley)教本：模拟集成电路的分析和设计(Analysis and Design of Analog Integrated Circuits)，Gray等著，第4版，第482页)，其在本文所示放大器的描述中用于进行比较。
基准比较(全在180nm IC工艺中进行)呈性能绘图形式，就如图1b的在Vdd＝1.8伏且Rcmp＝700欧姆时基于频率的波德(Bode)增益-相位绘图。只要可能，用于这三个比较绘图中的每一个的所有轴比例均保持相同。本文件中选择易于获得的180nm工艺以比较所有比较实例是因为，常规现有技术放大器运作得最好且已具有最高程度的使用，且提供常规模拟所需的成熟的混合模式IC工艺扩展。而且由于IC工艺收缩以及电源电压降低，这也是本发明的实施方案变得高度有益之处。
通常，MOS放大器因强反型MOS晶体管平方律特性而在平方律关系内操作；这些特性并未很好地界定或可预测地稳定在模拟电路所需的程度。像双极晶体管操作等指数律操作则增益更高、稳定且充分界定。在极弱操作条件下，MOS晶体管转换成指数运算，但所述晶体管过于缓慢而作用不多。此外，这两种操作模式之间的“中等反型”转变提供比模拟MOS电路质量低的非线性。在MOS晶体管大约操作的阈值电压下，50％的电流是平方律，而另外50％是指数律。这是对最新MOS模拟方程式中的阈值电压的界定。高速下的全指数MOS操作将提供可预测、稳定和充分界定的更高增益。本专利有关以指数模式操作的放大器。
为了理解现有技术，我们开始论述弱反型与强反型。参考图1e和1f，弱反型是大多数设计者将认为晶体管是关态的范围：
●漏源电压小(约100mV)；
●栅极G(或17s)处于类似的小电势(通常小于300mV)；
●这产生从源极S到漏极D的均一深度的表面导电层；
●此表面层的导电性是相对于栅极G电压的指数；
●这允许在数个十倍级(约6个)动态范围上的操作；
●沟道呈现为中等值电阻器(100+s千欧姆)；以及
●均一深度的导电沟道促进在指数律上较高的增益，但损失了速度(归因于导电沟道中的低电荷密度)。
强反型(参考图1g和1h)的特征在于分级式导电沟道，在靠近源极处较深且靠近漏极处较浅：
●漏源电压大于图1g的栅源电压Vg和图1h中的阈值V阈值(通常超过400mV)；
●栅极17u在高于其阈值电压V阈值下操作；
●这产生在源极处较深且逐渐减小到漏极12u处几近夹断的导电沟道；
●所得导电层表现得对栅极17u处的栅极电压作出平方律响应；
●与弱反型相比，动态范围限于约3个十倍级；
●沟道12g呈现为可调整电流源(高值电阻器)；以及
●导电沟道12g的楔形形状因导电沟道中的更高电荷密度而提供比弱反型高的速度。
现在返回参考图1e，其示出在弱反型条件下的沟道12e发展。导电沟道12e在其整个长度和宽度上具有相对均匀的载流子分布。应注意，整个沟道的导电深度10s与图1g右侧的夹断区域12u相同。这种薄的导电层因沟道电流沿着载流子缺陷陷阱集中的表面行进而促成大量噪声。图1e中的栅极17s到沟道的电压Vg对此导电层中的载流子密度具有很强(指数)影响。
图1g示出在强反型条件下的沟道12u发展。源极与漏极之间在栅极17u上的较高势差引起“沟道长度调制”(沟道12u的平坦部分)，从而在漏极扩散附近产生夹断，沟道在所述漏极扩散处止于靠近12u的薄层。夹断区域12u(载流子在此处被迫去往沟道顶部)通过表面缺陷载流子陷阱传递大量噪声。漏极电压Vd越高，夹断区域越长，且因此所产生的噪声越高，因此期望将此电压保持低位以使提供到沟道电流的噪声较低。在此薄的饱和夹断区域注意到速度饱和以及热电子跃入栅氧化层等其它效应，因此通过降低电压和半导体掺杂分布来最小化此区域将是十分合乎需要的。
图1h示出特性绘图，其呈现漏极电流Id与漏极电压Vds之间在栅极G的固定栅极电压Vg的情况下的“恒定电流”关系。应注意，与图1f的有限漏极电压范围相反，漏极电压Vds横跨近似电源电压Vdd的较大范围，同时维持相同的电流。
图1i到1k示出最终实际上组合了两个操作模式的现有技术MOS结构，通常称为CMOS反相器。一对具有相反导电性的MOSFET，即PFET和NFET，彼此互补连接。举例来说，输入10i、10j、10k连接到PFET的栅极控制端子和NFET的栅极控制端子，PFET的源极连接到电源(+)，而NFET的源极端子连接到电源(-)；以及PFET的漏极和NFET的漏极连接在一起以用于V输出19i。
图1j示出与图1k中所示的物理布局抽象图相关的结构，其为现有技术的2倍强度CMOS或两指反相器。如上文所陈述，PFET和NFET的栅极端子连接在一起以接收V输入10j和10k，且PFET和NFET的漏极端子连接在一起以用于产生V输出19j和19k。图1k中所示的布局在结构上对应于图1i的布局。如可见，为了最小化常规FET布局中的各种缺点，例如最小化寄生输出电容，举例来说，将PFET的源极端子分成两个源极端子S+和S+，且将漏极端子D+12k移置于其间以在S+与D+12k之间形成一对并联沟道14k和16k；栅极G的p沟道区域覆盖并联沟道14k和16k。通过阱边界WB的分割，也为NFET提供一对源极端子S-和S-，且将其漏极端子D-11k移位在其间以在S-与D-之间形成一对并联沟道13k和15k；栅极G的n沟道区域另外覆盖并联沟道13k和15k。漏极12k和11k之间通过金属工件18k连接且形成V输出19k。
图1m中示出此MOS晶体管结构的3维预期视图，而在图1n中示出图1m中的截面AA处的横截面图。此结构是如图1j和1k中所示的2倍或两指反相器中所固有的。如在PFET中的并联沟道14k和16k处以及并联沟道13k和15k处可见，所有这些沟道从漏极D+、D-到源极S+、S-逐渐减小。
尽管现有技术中有类似MOS结构，但对其许多独特特性的大量发掘并不为人所知或得以公布。另外，适当偏置对于其操作来说仍是个问题。对内部机构的较深理解引起对许多合乎需要的应用的发现(从而实现以深亚微米尺度实现优异操作)，包含利用自然平衡达到适当偏置的方法。这种自然平衡是同样在深亚微米尺度下有作用的“带隙”电压参考机制的结果。
参考图1p和1q，一些参考件示出具有“导电类型”相同的由扩散区11p(在现有技术中指定为代表低阻抗的Z)分隔开的两个相同区域13p/13q和15p/15q的MOS场效应晶体管装置。喷气推进实验室(Jet Propulsion Lab)的Bedabrata Pain/R Schober和博伊西州立大学(Boise State University)的Jacob Baker/Vishal Saxena的多篇论文，包含加州理工学院(California Institute of Technology)空间微电子技术喷气推进实验室中心(Center for Space Microelectronics Technology Jet Propulsion Laboratory)的Pain,Bedabrata等人的“用于低功率应用的自身共源共栅CMOS电路(A Self-CascodingCMOS Circuit for Low-Power Applications)”，其中含有此类参考件，但这些参考件，尤其是在类似这样的互补装置如将在本发明中解释的组合成单个复合装置的情况下，并未发掘如本文件中所示的任何机会。此类配置被称为自级联或分离长度装置。此类配置的两个区域布置在源极与漏极扩散之间，且具有到中间沟道区域的高阻抗共栅极连接和低阻抗连接。此低阻抗中间沟道控制输入在如本文件中概述的加以利用时实现全新的一套模拟设计方法。
尽管现有技术中可发现级联放大器，但现有技术并不含有作为图腾柱连接的级联晶体管互补对。利用此简单复合结构，从输出到输入的反馈可用于将所得反相器自偏置到其线性模式中。如上文所提及，放大器的偏置始终存在问题；然而，本发明的新颖和创造性自偏置结构会解决此类问题。本发明的配置(称为互补iFET或CiFET)的优势有许多，包含但不限于：
●单个级的增益在输出处于中间点(自偏置点)时最大；
●单个CiFET级的增益高(接近100)，因此，虽然最终输出可能摆动接近轨，但其输入仍在中间点附近。在此之前的级因高增益而在增益被最大化的中间点(“甜蜜点”)附近操作其输入和输出。对于先前级中的每个级，同样如此；
●沟道电流最高之处(中间点附近)的压摆率和对称性最大化；
●沟道电流最高之处(中间点附近)的噪声最小化；以及
●在电压摆幅小的情况下，寄生效应可忽略。
当栅极输入信号在一个方向上移动时，输出在相反方向上移动。举例来说：正输入得到负输出并不单单因为N沟道装置更难接通，而实际上是因为P沟道装置被关断。Thevenin/Norton分析示出，通过P和N装置的电流必须完全相同，因为一个晶体管中的漏极电流除了通过互补晶体管的漏极之外没有其它地方可去；然而，跨越那些装置的电压降无须均等，但必须共计达到电源电压。归因于过饱和源极沟道，这些电压按指数律绑定在一起。这在电压增益达到峰值的低电源电压下甚至更为明显。这意味着栅源电压由穿过两个晶体管的相同且唯一漏极电流精确限定。指数具有类似时间常数或“半衰期”的独特物理性质；不管我们在给定的时间点在何处，某一时间常数之后我们将离最终值更近某一固定百分比。这是对响应于输入改变的输出移动的主要促成因素的“想象”说明。这种栅极到源极操作电压的相同电流平衡还指示自偏置放大器中的“甜蜜点”为何可如此重复的原因。在效果上，此点用作放大器输入信号的差分对类参考点。
应注意，在从真空管到双极晶体管的转变期间，本行业经历了主要的模式上的转变，从而学到在电流而非电压方面进行思考。随着FET和MOSFET的出现，钟摆式效应又使我们返回到在电压方面进行思考，但已遗失或忘记许多知识。本文含有对一些旧构想以及一些新思路的重新探索，全都适用于即将到来的“当今”现有技术水平。相信本发明的固有简化会讲明那些构思的适用性和完整性。
第一个问题可能是，始终存在对一点模拟功能的需要，然而与双极晶体管的模拟性能指标相比，MOS晶体管的几乎所有模拟性能指标明显不佳。本行业已通过使用广泛的“变通方法”来使MOS装置起作用。常规模拟设计受以下一个或多个情况约束：
●电源电压足以偏置堆叠阈值，且晶体管大得足以供应必要的输出驱动电流而同时仍提供线性度和增益(gm*RL)所需的高输出阻抗。
●缺乏线性信号所需的模拟IC工艺扩展(在纳米尺度不可用)，更不用说具有本文展示的增强性能。
●在较新IC工艺中的模拟设计中大多不存在电阻器、电感器和较大电容器。
相比之下，可使双极晶体管具有高增益(β)、更宽带宽、更宽动态范围(许多个十倍级，从靠近轨直到本底噪声)、更好的匹配(存在于差分对中)以及带隙参考。利用表面缺陷下方的亚表面沟道导电进行操作的结型FET具有比双极晶体管低的噪声。同样，CiFET过饱和源极沟道主要在栅氧化层下方的沟道表面处的缺陷下方操作。
MOS设计在上述方面较差，但具有其自身极大优势，包含但不限于：
√MOS装置较小且相对简单
√高度可调
√高速
√低功率
√超密/高功能系统级芯片，而双极设计无法实现这一点(深亚μm尺度)。
因此，在IC上构建模拟电路始终存在问题。由于模拟电路已是集成式，对性能不佳的模拟组件进行工程改造已成为模拟IC设计者的首要目标。这使得需要利用促使算法发展的数字引力来进行数字信号处理。
如今的模拟电路设计现实世界中，仍需要在信号处理系统的前端和后端进行信号转换。这种需要已成为深亚μm尺度下的前进障碍。
另一问题可能是，固态放大器从一开始就极具非线性。为了实现其线性，通过使用闭环(反馈)来用增大的开环增益(具有显著高于最终所需的电平)换得对实际电路增益和线性度的控制。闭环放大器需要负反馈。大多数放大器级是反相的，从而提供必要的负反馈。具有闭环的单级反相器是稳定的(不振荡)。增大的环路增益需要添加级以使得始终存在奇数个级(符号为负)，从而提供必要的负反馈。虽然单级放大器本质上是稳定的，但三个级以及最为明确地，五个级是不稳定的(它们始终在振荡——因为它们是环形振荡器)。
接着，问题便是如何恰当地补偿多级闭环放大器，同时维持合理的增益带宽乘积。这在电路级的设计必须简单的深亚微米尺度上尤其困难。严重受限的电源电压妨碍了对常规模拟设计方法的使用。另外，期望避免对模拟扩展的依赖，而是期望使用所有数字部分来实现必要的模拟功能以提高产出且减小成本。使用所有数字部分允许在尚不具有且可能永远不具有模拟扩展的工艺节点处实现模拟功能。
长期需要集成在单个芯片上的低成本/高性能系统以用于负担得起的大容量装置，例如物联网、智能传感器和其它随处可见的装置。
发明内容
本发明涉及由新颖和创造性复合装置结构构建的电路，所述复合装置结构实现基于电荷的利用下文相对于图2a、2b、2c和2d、描述的过饱和源极沟道的指数关系的方法，所述方法在用于模拟CMOS电路设计时拥有亚阈值类操作。本发明是普通CMOS反相器的演进。其使用全数字纳米尺度或深亚μm IC工艺来提供极高精度、速度、线性度、低噪声和紧凑的物理布局。除预期的数字反相器功能之外，例示了五个类别的模拟电路：电压输入放大器、电流输入放大器、与电流镜相反的电流反相器、可调整延迟电路以及电压或电流参考源。尤其要注意，在数字IC工艺中使用单个优化的数字逻辑电路单元来实现模拟功能。
根据本发明的另一方面，其利用掺杂分布和配比。不必对电路的电配置执行与优化电路相关的一切操作。适当的装置大小设计且尤其是调整互补晶体管之间的大小关系会提供相当多的性能益处。作为复合结构的iFET提供广泛机会以通过物理装置参数的适当比率来建立阻抗匹配和增益控制。像噪声、速度和功率等其它重要特性可通过晶体管的物理构造和掺杂的谨慎规范进行定制，而非仅仅依靠于电路配置。
根据本发明的又一方面，提供某些噪声优势。最终，其归结为信噪比。超深亚微米IC工艺中的低电源电压要求将最大信号摆幅限制于比大多数模拟设计者所习惯的小得多的数值。因此在较小信号的情况下，必须采用本文实施的低噪声技术以便维持所要的信噪比。
本发明可提供额外优势。此技术呈现的主要优势是在无模拟扩展的情况下产生完全从数字部分构造出的模拟构建块的能力。同样重要的情况是，所述技术实际上在超深亚微米尺度下操作，且在降低的电源电压下操作得最好，所述降低的电源电压低于超深亚μmIC工艺所需的一伏。这三个因素促成前所未有的跨越工艺节点的设计可移植性。将因具有多于一个控制输入的FET而实现全新的电路设计。所述CiFET在栅极上提供高阻抗电压控制，而同时在iPort处提供低阻抗电流控制。这两种输入彼此独立地操作，且在输出处对它们独立的响应进行求和。
根据本发明的又一方面，提供一种互补iFET复合装置，其可配置为跨阻抗(TIA)电流输入-电压输出放大器或互补电流低噪声放大器(CiLNA)。举例来说，用作电流放大器的CiFET复合装置提供出乎意料地更宽的动态范围，且在极端频率范围上具有很大线性度。这种CiLNA在其宽通带中提供恒定增益和输入电阻。本发明的CiLNA并不存在通带中的相移问题。此CiLNA利用低至毫伏级的电源以合理的带宽进行操作。所述CiLNA并不依赖于高于正常MOS阈值电压的操作。所属领域的技术人员读者将了解且发现所述CiLNA作为不受周围寄生效应妨碍的增益块适用于许多应用，原因在于本发明的CiLNA展现不可思议地更高的信噪比。这种性能即使在LNA中也很难发现。
附图说明
图1a示出作为现有技术放大器以供比较的高质量CMOS运放现有技术晶体管示意图，其出自Gray、Hurst Lewis和Meyer所著的著名教本“模拟集成电路的分析和设计(Analysis and Design of Analog Integrated Circuits)”第4版第482页；
图1b到1d是示出图1a的现有技术运放的频域性能和电源依赖性的一组基准的代表性性能绘图；
图1e和1g分别示出弱反型和强反型中的现有技术MOSFET沟道导电的横截面图，且图1f和1h示出分别呈现漏极电流与栅极电压之间在处于弱反型时的指数关系和在处于强反型时的二次关系的绘图；
图1i示出现有技术的两(2)指反相器的晶体管示意图；
图1j和1k示出现有技术的两(2)指反相器的物理布局抽象图；
图1m示出现有技术的两(2)指反相器的三(3)维透视图；
图1n示出图1m中所示的截面AA处的横截面图；
图1p示出现有技术的分离沟道CMOS晶体管的物理布局；
图1q示出现有技术的模拟设定大小MOSFET的3D透视图；
图1r示出现有技术的鳍式场效应晶体管(FinFET)的模拟设定大小阵列的物理布局平面图；
图1s示出图1r中所示的圆形Z内部的缩放透视图，其示出现有技术的FinFET的透视图；
图1t示出表示现有技术的nMOS晶体管的固有增益比例的绘图；
图2a示出具有本发明的新的中间沟道双向电流端口(iPort)的MOS场效应晶体管(或iFET)的三(3)维预期视图；
图2b示出本发明的具有直观沟道电荷分布的iFET的横截面图；
图2c示出在不存在iPort注入电流时的漏极电压Vds和漏极电流Is的图，而图2d示出在提供最大iPort注入电流时的另一图；
图2e示出本发明的各种iFET符号；
图3a示出本发明的iFET互补对的示意图；
图3b和3c示出本发明的互补iFET(或CiFET)复合装置的物理布局抽象图；
图3d示出CiFET复合装置的三(3)维透视图；
图3e示出图3d的截面AA处的横截面图；
图3f、3g和3h示出CiFET操作性建模、自偏置示意图以及其中所用符号；
图3i示出现有技术的“或非”门的物理布局；
图3j(1)示出开创性CiFET的物理布局，图3j(2)示出其对应的示意图，且图3j(3)示出其对应的符号；
图3k示出本发明的iFET(相当于图3j(3)中所示的CiFET符号)的互补对的FinFET的物理布局；
图4a、4e(1)和4j示出利用多个输入、差分配置和AGC选项进行自偏置的跨阻抗低噪声放大器(TIA)或电流低噪声放大器(CiLNA)的晶体管电路示意图，其中CiFET形成简单但高质量的极具线性的放大器，其可用作超敏感电流输入-电压输出(跨阻抗)低噪声放大器、求和器/混频器以及许多其它相关应用；
图4b示出根据本发明的NiPort/PiPort电压对比源极/漏极iFET W/L比率；
图4c示出图4a中所示的电路的V-I跨阻增益特性的实例；
图4d示出根据本发明的CiFET输入电阻(真实阻抗)和跨阻对比W/L比率；
图4e(2)示出图4e(1)中所示的电路的符号；
图4f示出图4e(1)中所示的电路的样本输出响应波形，其为用作低噪声放大器的差分50ΩCiTIA输入阻抗和100GHz带宽；
图4g示出如图4e(1)中所示的相同50Ω匹配差分CiTIA放大器在如图4f所示的相同扩频上的增益、相位、总输入参考噪声和总输出参考噪声绘图；
图4h示出时间对比以纳伏计的差分输出的图，以便说明对于1纳伏信号进入100欧姆(10皮安，这是10仄瓦的输入功率)的模拟脉冲响应；
图4i示出在使用如图4e(i)中所示的复制差分配置时响应于一个输入上的一系列扫描以及另一输入上的一系列步进的差分输出的图，从而说明在对两个输入求和时的线性度和宽动态范围；
图4k示出图4e(1)的具有75欧姆输入电阻输入到iPort控制端子的差分CiLNA 710的频率响应；
图4m和4n分别对应于图1c和1d，且示出本发明的CiLNA的性能特性；
图4o和4p分别是图4m和4n中所示的图的放大比例；
图4q示出表示来自两个单独±1μa差分输入的较大信号总和的电压输出的图，根据本发明，总计4个输入同等地促成差分电压输出；
图4r示出图4e(1)中所示的具有75欧姆的iPort输入终端电阻的差分CiLNA 710的在整个频带上保持恒定的频率响应，且所述改进在与具有所述输入电阻的常规LNA相比较时很明显；
图4s是比率为72的iFET的图，从而产生具有设定大小以用于射频低噪声放大器应用的75Ω输入电阻；
图4t是比率为1/4的iFET的图，从而产生具有设定大小以用于电荷或电流感测的35KΩ输入电阻的CiTIA。
图5a示出现有技术的来自Thomas Lee所著的著名教本“射频集成电路的设计(TheDesign of Radio-Frequency Integrated Circuits)”第2版第385页的高质量CMOS低噪声放大器(或LNA)的核心；
图5b和5c是图5a的现有技术LNA的代表性性能绘图；
图6a到6c是本发明的跨阻抗低噪声放大器的优选实施例的晶体管电路示意图；
图6d到6f是根据本发明的差分跨阻抗低噪声放大器的优选实施例的晶体管电路示意图；
图7a、7b和7c示出本发明的几个CiFET放大器应用的晶体管示意层次图；以及
图7d示出表示根据本发明的3级前馈CiAmp电路的不同获取时间对比电源电压的图；
图7e示出图4e的CiTIA 710中的每个沟道的个别噪声贡献量的图；
图7f是根据本发明的具有50Ω输入电阻的CiTIA的电力图示；
图7g是根据本发明的视需要支持同时在相同频率上传输和接收的隔离器电路的示意图；
图7h是根据本发明的用于同时输入/输出信号的另一隔离器/环行器电路的示意图；
图7i示出现有技术的简单电流监测器电路的示意图；
图7j示出使用本发明的CiFET的电流反相器的示意图；
图7k示出使用根据本发明的CiFET的四(4)个输入“或非”和四(4)个输入“与非”逻辑门的示意图；
图7m示出根据本发明的具有电流旁路控制的CiFET的示意图；
图7n示出现有技术的电流不足的可变延迟电路的示意图；
图7p示出使用根据本发明的CiFET的电流旁路可变延迟线的示意图；
图8a(1)示出根据本发明的CiTIA电流比较器的示意图；以及
图8a(2)示出图8a(1)中所示的电路的符号图示。
具体实施方式
MOS结构在本文中称为iFET，其中字母“i”是指电流且“FET”是指场效应晶体管，MOS结构是本发明的若干高性能和新颖设计的实现要素。本发明基于将直接连接添加到场效应晶体管(或FET)沟道中的中间点，且基于认识到：这是个低阻抗端口(电流端口，或本文中称为“iPort”)，其在低饱和电压下为双向电流宿/源中间沟道提供极低输入阻抗，且另外连接相反“导电类型”(P型和N型)的互反iFET对，所述互反iFET对互连以利用其互补性质来作为一组且对称地操作以在电源之间的中间点附近进行自偏置。另外，可以调整iFET的第一和第二沟道的相对强度(阈值选择、相对大小和掺杂分布)以调适本发明的此类互补iFET(或CiFET)复合装置的增益、速度、静态电流和输入阻抗。
所述iFET利用其iPort为补偿问题提供不寻常且非预期的解决方案，且接着继续为其它老问题提供新的或替代的解决方案，从而超出行业的预期。以“弱反型”来操作电路的优点早已为人所知，但也存在着问题。所述CiFET使电路能够利用“弱反型”中可获得的高增益和更宽动态范围，而不会损失优越的速度性能。所述CiFET复合装置提供标准的有源IC增益装置，其优于普通的模拟MOSET，使得数字IC具备模拟功能。这并非折衷方案。
以下列出基于CiFET的电路的一些不寻常方面，包含但不限于：
●在低电源电压下操作；
●高增益；
●极具线性；
●极高速(宽带)；
●自偏置；
●低噪声；
●快速恢复(DC)；
●使用所有数字部分和处理；
●iPort对电荷(事物本质是基于电荷的)而不是电阻两端的电压作出响应；以及
●iPort具有广泛的动态范围，在开放环路中具有恒定增益。
参考图2a和2b，根据本发明的优选实施例，提供一种电流FET(或iFET)200，其由衬底26a或26b、源极端子24a或24b以及漏极端子29a或29b组成，在衬底26a或26b上在所述源极端子与所述漏极端子之间分别界定两个沟道23a和25a或23b和25b，通常第一个(源极沟道23a或23b)连接到电源(未示出)，而第二个(漏极沟道25a或25b)连接到负载(未示出)。衬底26a或26b是N型或P型。如图2a和2b中所示，两个沟道，即分别为源极沟道23a和漏极沟道25a或源极沟道23b和漏极沟道25b，在iPort控制端子21a或21b处彼此连接，且沟道23a和25a或23b和25b分别共享共用栅极控制端子27a或27b。这种配置意味着iFET 200具有多于一个的控制输入端子。
栅极控制端子27a或27b的操作类似于常规MOSFET绝缘栅，但具有其高输入阻抗和特有的跨导(gm)传递函数。小信号MOSFET晶体管的(gm)典型值是每个1到30毫西门子(1毫西门子＝1/1K-ohm)，这是跨导的计量单位。
iPort控制端子21a或21b相对于源极端子24a或24b来说阻抗较低，且具有看起来更像双极晶体管的beta(β)的传递函数，但实际上是跨阻(或rm)，或更笼统地说，尤其在高频率下，是以K-ohm计量的跨阻抗，其中输出电压由输入电流得出。取决于CiFET的沟道大小比率，小信号iFET晶体管200的典型电阻值(或rm的值)为从1KΩ到4MΩ，这是跨阻的计量单位。电流输入到电压输出(跨阻抗)是以下确证的基础：1μA的输入在大信号电平下将产生100mV的输出(或100,000:1的增益)，或1pA的输入在低噪声放大器(或LNA)中将产生100纳伏的输出(或100,000:1的增益)(这两个结果都是来自同一电路且在此动态范围内为线性的)。
在模拟时使用同一电路，已显示这些值对于具有1皮安到10微安的输入值的单个最小尺寸的iFET来说仍然正确。在180nm的CMOS构造中，本底噪声将测量值限制在低于约10皮安。iFET可用不同的长度与宽度比例来构造以具有可预见的极不同结果。
以图2b的高度电离过饱和模式操作的iFET 200的源极沟道23b的“弱反型”特性的结果是与现有技术水平设计不同的高增益、不寻常或出人意料的结果。
这种过饱和源极沟道23b中的速度不受载流子沿着沟道23b的渡越时间限制，而有源沟道中的高浓度电离电荷载流子仅须在电荷通过iPort控制端子21b添加到沟道23b或从沟道23b除去时略微推动周围的电荷，从而产生在MOSFET以反型操作时实现的指数关系所界定的扩散电流。这与导致电荷渡越沟道的电场形成了对比，所述电场是栅极控制电压的平方律函数。在此配置中，速度快于由相同的基本晶体管构建且不受像双极晶体管那样具有较高增益的“弱反型”级影响的逻辑。相较于双极晶体管，控制电流可进入或离开iPort控制端子21b以及在没有iPort电流的情况下进行操作，这有利于创建自偏置操作点。
自偏置操作点有助于实现较低噪声。此处，漏极端子29a或29b处的电势与栅极控制端子27a或27b处的电势相同，从而大大减少了常规模拟电路设计中存在的夹断效应。
由于源极沟道23a/23b和漏极沟道25a/25b上的共栅极连接，iFET 200对源极端子24a/24b或源极沟道23a/23b的栅极控制端子27a/27b(或GS)施加高于预期的电压。此高于预期的电压造成厚得多且深得多的(更低电阻、高度电离的)导电层，从而允许大多数载流子避开晶格表面中的陷阱，因此噪声低得多，类似于结型场效应晶体管(或j-FET)导电沟道位于表面以下那样的方式。
跨阻(rm)是跨导(gm)的“双重性”。当查找跨阻时，大多数参考资料都是有关电感器和电容器，这表明iFET可能适用于合成电感器。
iFET的工作原理如下：低噪声放大器需要低阻抗沟道。低阻抗沟道的电压增益低但电流增益高。为了建立电压增益，需要有第二级作为电流电压转换器操作。级联对提供此类配置。级联对的偏置要求妨碍其在低电压下的使用，除非找到解决偏置问题的方法。iFET通过互补对的自偏置来提供解决这个问题的方法。沟道的阻抗可设计成适应驱动所述阻抗的特定信号源的阻抗(见后文有关比率的章节)。
一般对于FET，载流子通过栅极场附着到表面，低栅极电压在沟道上形成薄的表面层(出现导电性的地方)，而较高栅极电压形成较厚的底层。薄层载流子被不均匀表面缺陷阻挡，从而产生电噪声，而较厚层载流子在表面下找到一条更通畅的路径，从而减少了整体电噪声。这指示较高的栅极电压能降低噪声。
参考图2b，在iFET 200中，由栅极控制端子27b上的栅极电压Vg形成的电场致使载流子从衬底26b上升到源极沟道23b区域中，从而将半导体材料转变为每体积具有相对大量的载流子或处于饱和态的导体，由此建立一定程度的导电性。
引入到iPort控制端子21b中的注入电流I注增加了在源极沟道23b上及在源极沟道23b中的扩散电荷(每体积的载流子数目)，因此使源极沟道23b更具导电性。导电性变化的速率是指数性的，类似于在“弱反型”中所发现的那样。这种指数速率的导电性变化由沿源极沟道23b的低电压梯度(源极端子24b到iPort控制端子21b电压梯度)引起。
源极沟道23b的电荷与栅极电压27b之间的iFET指数关系能实现对数功能性，其中两个对数函数的加法相当于乘法。反向的反对数操作或反向的指数性操作通过相反的互补iFET沟道来恢复模拟输出。此类指数关系可用于各种低噪声放大器应用。指数关系还使这些iFET电路产生更宽动态范围。
再次参考图2a中的源极区域，从栅极控制端子27a或/和iPort控制端子21a除去电荷(每体积的载流子数目)使源极沟道23a中的半导体材料的导电性降低。就此而言，iPort控制端子21a到源极端子24a的连接以类似于双极晶体管的基极区域的方式(其为指数性的)操作：到iPort控制端子21a的控制电流越多，装置导电性(gm)就越高。
图2a的iFET 200的漏极沟道25a的操作更类似于常规FET，原因在于，漏极沟道25a的厚度在iPort控制端子21a附近更大(与源极沟道23a厚度相同)，且随着漏极沟道延伸到漏极端子29a周围的扩散区而逐渐减小(漏极沟道25a与栅极控制端子27a之间减小的电压差使场减小)，从而形成由栅极电压Vg设定的晶体管输出电阻。较低漏极电压Vg(接近栅极上存在的电压)会减小漏极沟道输出电阻(漏极扩散处沟道较厚)。连同较厚导电层，这种较低漏极沟道电阻会产生较低噪声和高输出驱动能力，从而利用厚导电层提供的低阻抗驱动来在漏极29a处形成所要漏极电压。
iFET 200源极区域24a周围在低电压下操作的扩散区具有较低电压增益但它也具有低噪声。由于漏极电压与栅极电压Vg相同，因此漏极端子29a周围在较高电压下操作的扩散区提供所要电压增益，且造成的噪声最小。这种电压均等性是由下文将解释的独特偏置构造所产生。
图2b进一步示出根据本发明的iFET沟道电荷分布，而在图2c中图示在无iPort注入电流的情况下所述电荷分布的操作点或iFET的特性，其中将漏极沟道25b处不具有输入电流的源极沟道电流电平24c和电压电平25c施加于iPort控制端子21b。斜率26c表示漏极沟道25b是点跨阻rm，而斜率23c则针对过饱和的源极沟道23b和iPort输入电阻R输入。图2d示出在具有iPort注入电流的情况下iFET的V-I特性，其中斜率26d表示漏极沟道25b和其跨阻rm，而斜率23d则针对过饱和的源极沟道23b和iPort输入电阻R输入。应注意到少量iPort电流21d如何极大地干扰漏极沟道输出电压V输出25d。如可见，V输出可几乎达到全电力供应(Vdd)。这与正常使用MOS装置的压控电流源相反或是它的双重性，其中漏源电压的较大改变在饱和期间引起漏极电流的极小变化，如图2d中所示。这使得模拟IC设计者能够洞察到iFET作为放大器的有用性，所述放大器不需要典型的大型、笨重模拟平面晶体管实现所需跨导以获得增益。替代地，电流控制电压源配置中的NiFET使用跨阻来将基于MOS的装置的增益提升到新的高度。
非反相性质
关于iPort控制端子，在N沟道和P沟道这两种装置的情况下，进入iPort控制端子的正电流取代将通过漏极沟道进入的等效电流，从而使漏极(输出)连接在正电压方向上移动，由此形成iPort输入的非反相性质。
iPort还用作电流逆变器而不是常规电流镜。
令人关注的是，与其它半导体装置不同，可以从iPort提取负电流，从而形成负方向上的漏极(输出)移位。零输入电流同样有效。
适当偏置
iFET 200(如图2b中所示)使两个栅极连接在一起，且在栅极上需要适当偏置电压来建立所要操作点。
对称性
P沟道装置可按与其N沟道对应部分类似的方式构造和运行。
应强调的是，虽然栅极输入相对于漏极是反相的，但是iPort并不是反相的。
CiFET放大器是基本的数字中模拟构建块：
虽然单个iFET就其自身而言具有受关注的特性，但是互补的一对iFET(或CiFET)被证明更为有利。将相反半导体类型的iFET用作负载装置能方便为相反的iFET提供其偏置，且还具有使MOSFET操作固有的非线性相抵(线性化)的优点。举例来说，源极沟道的过饱和操作的高增益指数特性在极宽的动态范围内得以线性化。
所得互补装置(具有开创性的CiFET单元)可以认为是可能的最高可能功率增益-带宽MOSFET放大器级。举例来说，观察任一iPort，过饱和源极沟道输入阻抗是相对低值的恒定电阻。这将任何输入电流转换成小的输入电压，其计算出通过高值rm跨阻实施的极高压增益传递函数。另外，过饱和源极沟道的亚表面操作可在对于任何MOS装置来说可能的最低噪声下操作。为了低噪声，漏极沟道还最大限度地在其表面缺陷下方进行操作。总的来说，这一切都是关于信噪比。
图3a呈现开创性的CiFET符号，且图3b和3c示出概略地类似的物理布局抽象图；图3d示出三(3)维透视图，且图3e示出图3d中的截面AA的横截面视图；以及图3f和3g示出本发明的CiFET装置的iPort控制端子行为模型、本发明的一对互补iFET的自偏置示意图和其对应的符号，其在高增益、高精度、小尺度、模拟原始构建块方面是对现有技术水平的彻底改进。所述iFET互补对在无模拟扩展的情况下完全由逻辑组件构建，同时实现了比例缩放和可移植性。覆盖面和每增益/带宽的功耗大幅度小于现有技术水平，同时保持了优良的噪声性能。
参考图3a，iFET互补对(或CiFET)300包括P型iFET(或PiFET)301和N型iFET(或NiFET)302，包括同时连接到PiFET 301的栅极控制端子37p和NiFET 302的栅极控制端子37n的输入端子30a，用作共用栅极端子30a。CiFET 300接收电力，即电源-和电源+，其中电源-连接到NiFET 302的源极端子且电源+连接到PiFET 301的源极端子。PiFET 301和NiFET302中的每一个包括用于接收注入电流的iPort控制端子(31a和32a)。PiFET 301和NiFET302的漏极端子组合以提供输出39a。
图3b展开了图3a的CiFET 300的PiFET和NiFET装置301和302以在视觉上与图3c的物理布局抽象图相关。
参考图3c，CiFET 300包括沿着图中所示阱边界WB'类似镜像地布置在衬底(或分别在体B+和B-)上的PiFET 301和NiFET 302；PiFET 301包括源极端子S+、漏极端子D+和iPort控制端子Pi，从而界定源极端子S+与iPort控制端子Pi扩散区32c之间的源极+沟道34c，以及漏极端子D+与iPort控制端子Pi扩散区32c之间的漏极沟道36c。NiFET 302包括源极端子S-、漏极端子D-和iPort控制端子Ni，从而界定源极端子S-与iPort控制端子Ni扩散区31c之间的源极-沟道33c，以及漏极端子D-与iPort控制端子Ni扩散区31c之间的漏极沟道35c。CiFET 300进一步包括在源极+沟道34c、漏极+沟道36c、源极-沟道33c和漏极-沟道35c上的共用栅极端子30c。因此，共用栅极端子30c电容耦合到沟道34c、36c、35c和33c。
图3d是图3c的CiFET物理布局的3维图示，且图3e是图3d的横截面AA。对应的定位编号与图3a、3b、3c、3d、3e、3f和3g中的每个图之间的相同特征相关，其中相同特征由带有图字母编号的参考标号表示。图3h示出本发明的CiFET装置的符号图。图3d和3e进一步指出对于偏置CiFET存在的有源沟道电荷传导区域34d、34e、36d、36e、33d、33e、35d和35e，所述偏置CiFET的栅极电压约为S+和S-端子上的栅极电压之间的差的一半。
在许多模拟电路中，偏置是个问题。如图3g中所示使用iFET互补对(31g和32g)允许它们“自偏置”(38g)，由此消除漂移问题，另外，放大器在其操作曲线上找到最大增益点。
在如图3f所示的“行为模型”中，iPort控制端子NiPort 33f和PiPort 34f处的电流通过跨阻(rm)转换为电压，其值决定增益。为消除漂移问题，提供到V输入30f的自偏置路径38f。此“跨阻”(rm)由“漏极沟道”与“源极沟道”强度的比率确立，且在整个操作范围内保持恒定。此处，iFET操作通过源极和漏极沟道中不同的电流密度来形成，这类似于用于产生参考电压的带隙方法的双重性：使相同电流值运行通过单个晶体管和多件相同晶体管的并联组合。模拟结果表明，此电阻(rm)通常在1KΩ到4MΩ的范围内，典型值为100KΩ，这由相对沟道大小决定。rm是gm的双重性。
输出(V输出39f)是低阻抗的源极跟随器共用栅极FET配置，其可递送其电压且有必要电流来驱动后续电路。
iPort输入是恒定的低电阻终端(与rm有关，但要低得多)，具有偏移其相应电源轨约1mV到100mV的恒定偏移电压CTAT参(或与绝对温度互补参考电压)、PTAT参(或与绝对温度成正比参考电压)。此偏移电压是由“漏极沟道”与“源极沟道”强度的比率确立的“带隙”参考。
标准CiFET复合装置单元就像逻辑单元一样可以物理方式构造和实例化以用于设计模拟。通常，这是所需的唯一有源电路组件。就像晶体管一样，但CiFET单元完成有源组件所需的一切。
那么该如何产生适当的偏置电压？产生偏置电压的最简单的方式是将iFET用作互补对NiFET 31g和PiFET 32g，从而形成如图3g中所示的反相装置，且接着使用输出39g向输入30g提供负反馈38g。CiFET复合装置将在电源之间的某一点处“自偏置”，在所述点处，增益最大化，且速度或压摆率对于大部分快速变化来说保持平稳。在此自偏置电压点，通过互补iFET装置31g和32g两者的电流完全相等，PiFET(32g)的DC电流路径除了进入NiFET(31g)漏极之外无别处可去，由此针对这种电流相等性(或导电性)形成特定栅极电压。另外，由于iFET 31g和32g均具有相同的电流，因此上拉能力完全等于下拉能力，这界定了最大压摆率偏置点。接着，iPort控制端子NiPort 33g和PiPort 34g处的电流通过跨阻(rm)(未示出)转换为电压，其值决定了增益。
由于iFET互补对31g和32g是自偏置的，因此对于操作环境中的变化，任何参数因子都是自动补偿的。归因于IC上的相邻部分之间的固有匹配，偏置振荡器可用于偏置附近的其它iFET。实时自偏置电路校正参数变化(呈各种形式)。
本发明的反相器中的每个晶体管充当其互补物的“动态”负载，从而使栅极电压明显高于模拟电路栅极的传统偏置点。在互补iFET复合装置的栅极电压高于正常栅极电压的情况下，源极传导沟道较深，从而产生较低噪声。
传统模拟电路中的主要噪声源与“夹断”相关。以与栅极相同的电压(零差分)对漏极(或输出)进行偏置使得漏极导电沟道避免通常在模拟电路中遇到的沟道夹断(浅沟道)现象。另一种阐述方式是：随着漏极接近其最大设计电压，晶体管变得越发嘈杂，自偏置反相器以最大设计电压的一半左右来操作其晶体管，且栅极处于与漏极相同的电压(零差分)，因此自偏置反相器安静了许多。
CiFET放大器的操作与利用电流镜进行负载的常规模拟放大器的操作不同之处在于：
“源极”沟道具有从源极端子到iPort控制端子的极小(～100mv)电压，而“栅极端子”处于～1/2V供应。这使得iFET源极沟道进入“过饱和”状态，这种状态类似于弱反型，但具有较高栅极过驱动。栅极过驱动产生异常厚的导电层以及较低的源极到iPort电压，从而导致导电层沿沟道一直保持较厚。注意图1e中的导电沟道10s与图2b中的导电沟道23b之间的厚度差别。
“漏极”沟道25b在其漏极端子29b处于～1/2Vmax的情况下操作，从而大大减少夹断(和DIBBL)效应。这种夹断减少的状态通过“栅极端子”在～1/2V供应(与1/2Vmax相同)下进行操作而进一步增强，这意味着漏极29b与栅极27b之间没有势差。
CiFET复合装置的另一重要方面是其电流输入，所述电流输入使其能从寄生电容的速度掠夺效应中解脱出来。
这种细微但重要的差异是使弱反型起作用且使互补iFET放大器具有其优良的低噪声、更广泛动态范围和速度优势的一个支持特征。
相较于等效双极电路，MOSFET并不能形成特别好的放大器。它们增益有限、嘈杂，并且其高阻抗使其变慢。
双极型差分放大器发展到了输入偏移相当好的程度，但CMOS的的发展实际上并没有出现一样好的成果。
长期以来，已知晓从以弱反型操作的CMOS可以获得优良的性能，但因不实用的低电流所致的由高阻抗引起的复杂情况会妨碍利用弱反型中所见的优良增益(相当于双极晶体管的优良增益)、动态范围(超过双极晶体管的动态范围)以及对数性能(允许数个十倍级放大)。由于弱反型，CiFET将结型FET中所见的深沟道中的多数载流子的噪声优势带入MOSFET中。
在处于弱反型的MOSFET通过增加电流源负载而呈现对数传递函数时，相同的MOSFET通过增加反对数负载而消除非线性，从而产生完全线性传递函数。所述CiFET放大器是此类电路，即：对数输入、反对数负载、完全线性、宽广动态范围、低噪声。低噪声是偏置的结果，其中源极沟道栅极电势极高，而跨越源极沟道自身的电势维持在接近零伏处。漏极沟道是电平移位器，在输出处递送高幅度信号摆幅时维持源极沟道上的极低电压。
以闭环样本数据块实施的CiFET放大器因其“飞跨电容器”输入而在输入偏置方面呈现近似完美的性能。以开环实施的CiFET放大器即使是在存在高电平背景的情况下也能呈现出乎意料的灵敏度等级(增益>1百万)，这是由极端动态范围所致。
图3i、3j(1)、3j(2)、3j(3)和3k示出NOR2与CiFET物理布局之间的比较。具体地说，图3i示出具有对应符号的NOR2装置的物理布局。图3j(1)示出开创性的CiFET的物理布局，而图3j(2)和3j(3)示出其对应的示意图和符号，且图3k示出本发明的iFET互补对的FinFET物理布局(等同于图3j(3)中所示的CiFET符号)。
在图3i、3j(1)和3k的布局抽象图中，添加金属层(未示出)以将其源极/漏极扩散触点(小正方形)连接在一起。即，举例来说，在图3j(1)中，漏极端子pout和nout互连，一个iPort Ni连接到NiFET 30n上的另一iPort Ni，且一个iPort Pi连接到PiFET 30p上的其它iPort Pi。并联沟道按需要用于增大总沟道宽度。
参考图3j(1)，布局30j包含针对PiFET 30p和NiFET 30n的布局，PiFET 30p包含栅极栅极、iPort Pi、漏极端子pout和源极端子pst。源极沟道ps1和ps2形成于iPort Pi与源极端子pst之间，且漏极沟道pd形成于漏极端子pout与iPort端子Pi之间。类似地，NiFET30n包含iPort Ni、漏极端子nout和源极端子nst。源极沟道ns1和ns2形成于iPort Ni与源极端子nst之间，且漏极沟道nd形成于漏极端子nout与iPort端子Ni之间。
参考图3k，布局30k包含针对PiFET 30'p和NiFET 30'n的布局，PiFET 30'p包含栅极栅极、iPort P'i、漏极端子p'out和源极端子p'st。源极沟道p's1a、p's1b、p's1c以及p's2a、p's2b和p's2c形成于iPort P'i与源极端子p'st之间，且漏极沟道p'd1a、p'd1b和p'd1c以及p'd2a、p'd2b和p'd2c形成于漏极端子p'out与iPort端子P'i之间。类似地，NiFET30'n包含iPort N'i、漏极端子n'out和源极端子n'st。源极沟道n's1和n's2形成于iPortn'i与源极端子n'st之间，且漏极沟道n'd1和n'd2形成于漏极端子n'out与iPort端子N'i之间。
利用掺杂分布和配比:
传统上，工程师会避免在模拟配置中使用数字逻辑，因为这被认为具有不可接受的非线性且难以进行偏置。数字逻辑还会为了紧凑性而牺牲驱动对称性。通过适当的装置配比(～3:1p:n宽度)恢复对称性会提高线性度、增大抗噪声度且最大化动态范围。自偏置会解决偏置问题。
图1q描绘饱和态的MOS晶体管结构的基本符号和3维视图。此处示出通用平面MOSFET，其具有惯用的模拟应用中所用的典型较长/较宽沟道。所示FET符号和结构适用于n型或p型平面晶体管，所述晶体管视需要可进一步有关于且适用于包裹栅极FinFET结构。应注意，FET具有四个端口，包含栅极(g)17q、漏极(d)19q、源极(s)14q和体(b)16q。通常，电压作为输入施加于高电阻栅极端口17q，而电压或电流可施加于物理上类似(且可互换)的漏极19q和源极端口14q。块体/体端口16q一般附接到最低(或低)电压电势以用于n型FET且附接到最高(或高)电压电势以用于p型FET，从而控制/防止块体-源极结的前向偏置且给出相对于电源电压来说最低的Vgs以供正常操作(尽管存在例外以及块体的特殊用法，但这将不在此处论述)。另外，在图1q中示出平面3维MOSFET结构，其具有常用于模拟电路的较宽宽度W和较长长度L以及夹断饱和区中的沟道。
为了维持较高固有增益，MOSFET需要较高输出阻抗。这通过高ro＝R输出所必要的较长沟道长度获得。由于gm与MOSFET的W/L比率成正比，为了在沟道较长时保持gm较高，沟道还必须成比例地更宽。此处，增益是～gmRL/R输出。随着IC工艺收缩，gm增大，但R输出减小更快，从而阻止了短的沟道长度用于模拟。这就是最新双数字(位)CMOS技术中虽然IC工艺收缩但模拟晶体管并不相应缩放的原因。另外，应注意，模拟沟道电流在栅极下的表面附近行进，表面缺陷载流子陷阱在此处形成特有的MOSFET1/f噪声。
图1r示出现有技术的鳍式场效应晶体管(FinFET)阵列的物理布局平面图。源极14r和漏极19r堆叠且形成鳍，且栅极17r阵列安置在其间以形成FinFET 12r。图1s中示出图1r中的圆形Z的放大图，其示出FinFET 12r的一个现有技术三(3)维透视图。
图1t示出表示现有技术的nMOS晶体管的固有增益比例的绘图。如可见，NMOS晶体管不断减小的固有增益警示模拟设计者其在尝试将本来在65nm或90nm下高效运行的放大器的设计调整到14nm CMOS工艺时将面临的难度，放大器在14nm下将极可能不会提供可用的gm*RL电压增益。因此，必须探索不同于常规程序的其它方法，以便找到切实可行策略以在较新超深亚μm CMOS技术中利用固有晶体管增益。
FinFET具有短纳米尺度的沟道长度，其增大gm的同时降低裸场效应晶体管的漏极输出电阻。更高gm提供对沟道电导的更好控制，但漏极极为接近源极使得它们彼此交互，从而使输出电阻变低。这使处于纳米尺度维度的MOSFET产生较低固有增益。相反，CiFET是低输出电阻装置且在深度缩放的情况下有改进。
根据本发明的优选实施例，噪声指数可通过适当配比而在前端放大器上特别优化。在不修改可用IC工艺(无模拟扩展)的情况下，可通过修改源极和漏极沟道的组合和相对强度来增强iFET的电特性。存在若干方法来实现此优化(调整长度、宽度和阈值等等)。
几乎任何源极和漏极沟道大小将形成有作用的iFET，但取决于目标，改变个别iFET沟道的相对和累计大小会增大iFET性能。
在根本上：
●利用与漏极沟道相比较低电流密度(较宽)源极沟道来实现较低iPort阻抗。
●通过与源极沟道相比较高电阻(较长)漏极沟道来获得较高电压增益，这使得较高输出阻抗短暂通过漏极端子(iFET电压增益＝漏极沟道电阻/源极沟道电阻)。
●功率与速度的协调通过用于使无功电流穿过互补iFET放大器的所有沟道强度的累计总和来控制。这样建立输出压摆率(或输出驱动能力)。
更清楚些说，iFET沟道的强度随着个别沟道宽度和长度以及其阈值而变。iFET沟道中的每个可具有个别选定的大小和/或与另一沟道的阈值关系。
图2e示出本发明的iFET装置的各种约定/符号。示出代表PiFET的符号22g和24g以及代表NiFET的符号21g和23g。举例来说，NiFET 21g或23g表示具有如先前所描述的较短源极沟道的n型iFET(或NiFET)，且因此，如可见，示出NiPort靠近源极。对于为4的组合iFET漏极:源极比率，NiFET装置21g的实例大小设计可以是Wmin/2xLmin的漏极沟道，而源极沟道为2xWmin/Lmin。此NiFET将允许有以电流增益目标为目标的较低输入iPort终端电阻，这适用于高增益电流输入跨阻抗放大器应用。类似地，示出PiFET 22g或24g也使PiPort靠近源极，这表示较宽源极沟道。对于仍为4的组合iFET漏极:源极比率，PiFET装置22g的实例大小设计可以是3xWmin/2xLmin的漏极沟道，而源极沟道可以是6xWmin/Lmin，但为了类似的PiFET到NiFET的总体强度而具有3xPiFET到NiFET的比率调整，从而大致地平衡P到N总沟道电导。
虽然为了极快响应和高准确度，iFET放大器可以构造有确实能在输出处提供充分电流的最小尺寸装置，但仍必须小心以使得互补iFET放大器不传送过多电流，以免出现机械故障。物理布局需要足够触点和金属以用于所需的DC和瞬态电流。
噪声优势：
最终，其归结为信噪比。超深亚μmIC工艺中的低电源电压要求将最大信号摆幅限制于比大多数模拟设计者所习惯的小得多的数值。因此在较小信号的情况下，噪声必须同等地小以便维持所要信噪比。减小噪声问题势在必行。本iFET放大器技术不仅如所必要将噪声减小一定量，而且还表现得远超乎期望，从而呈现超安静前端。
源极沟道中的1/f噪声被减小，因为自偏置方案在源极沟道的栅极上提供较高场强度，从而迫使沟道中的载流子在表面下方起作用，在表面下方存在比沿着晶格缺陷干扰的表面更通畅的路径(更少障碍)。
漏极沟道中的1/f噪声也较低。与常规模拟设计不同，栅极如同漏极在电源轨之间的中间点处自偏置，而iPort在电力轨～100毫伏内。在沿着漏极沟道的高电场以及栅极电压等于漏极端子电压的情况下，载流子被限于主要在沟道表面下方流动。这使漏极沟道免于夹断情况，而在夹断情况下会产生不合需要的1/f噪声。
电阻器噪声得以减小，因为所述自偏置配置使互补对处于其最低沟道电阻操作点。电阻由导体中的载流子与周围原子之间的碰撞产生。电阻越低，碰撞越少。
对于高频率电路，宽带噪声(白噪声)在高增益方面将始终是个问题。虽然常规设计调整栅极电压以确立合适的操作点，但本发明的设计在最优点(“甜蜜点”)处确立栅极电压，然后调整负载以确立所要操作点。这种方法建立较高静态电流，其中(出于上文解释的原因)较高电流密度电路具有较低宽带噪声。
本发明的互补iFET电路中存在高共模电源抑制。信号参照中间点而非参照电源轨中的一个(类似于具有其“虚拟”接地的运放)。电源噪声从一个轨到另一轨，相对于彼此相等且反相；由此在中间点周围抵消。
接地-环路噪声得以减弱，因为电路接地是“虚拟”的(就如许多运放电路中一样)而非作为一个或另一电源连接件的接地。在闭环情况下，采用“飞跨电容器”(或“输入电压取样电容器”)。在“飞跨电容器”的情况下，各级之间不存在直接电连接，因此不存在共用接地；虚拟或其它方式。对“差分去耦”(飞跨电容器)的使用提供各级之间类似变压器的隔离，且集成电路元件紧凑。
来自“寄生感应串扰”的耦合噪声增大达信号幅度的平方倍。按系数100:1(平方律效应)，1伏信号情况下的非既定电容耦合会产生比100mV信号的情况多很多的麻烦。模拟区段中采用的小电压信号大体上会减小这种电容耦合干扰。按照定义，附近数字信号将是高幅度(轨对轨)。良好的布局实践仍是对这种数字噪声源的最佳防御。
额外优势：
存在多个额外优势。举例来说，对iPort的双向控制意味着电流可以流入以及流出此连接；两个方向均对整个沟道电流具有显著控制效果。所述iPort具有比栅极多约五(5)个数量级的动态控制范围。
本发明的iFET产生比使用相同的MOS装置的逻辑显著更快的模拟结构。这种速度提高归因于以下事实：互补结构在其自然自偏置点处，电源之间的中间位置，体现其最大增益(和最高静态电流)。
由于iPort电压并未显著改变，其不受周围的寄生效应的R/C时间常数效应影响，因此iPort(电流)输入响应得比栅极(电压)输入更快。
由于在本发明的CiFET复合装置的大多数应用中，输出电压(漏极连接点)并未极大地变化，因此使得输出不受周围寄生效应的R/C时间常数效应的影响。此处，逻辑信号比模拟慢，因为逻辑信号必须从轨摆动到轨。
在以模拟模式操作的CiFET复合装置中避免了漏极感应势垒降低或(DIBL)阈值减小。当增益和阈值电压较重要时，漏极以电源电压的大约一半进行操作，由此消除DIBL效应活跃的较高漏极电压。
根据本发明的另一优选实施例，提供一种电流输入放大器(或“CiLNA”)。
图4a示出跨阻抗放大器700，所述跨阻抗放大器是将电流输入70a转换成电压输出79a的自偏置、低输入阻抗的单级CiFET跨阻放大器，包括由另一自偏置CiFET制成的具有复制偏置的简单的单级放大器，包含第一CiFET，即NiFET Q70a和PiFET Q72a，和第二CiFET，即NiFET Q74a和PiFET Q75a。第二CiFET，即NiFET Q74a和PiFETQ75a，对第一CiFET，即NiFET Q70a和PiFET Q72a，进行偏置。输出79a是非反相的，且在自偏置电压77a附近摆动。此自偏置电压77a是模拟零参考电压，模拟电压在其左右摆动。
分别在放大器Q70a和Q72a上的iPort控制端子输入70a和72a处的低阻抗可用于对基于电流的模拟信号的加性精密处理。由于输入70a和72a符号相同(非反相)，因此所得输出79a是与输入电流70a和72a的总和相关的可重复电压。
输入70a可提供或吸收电流而无需来自放大器输出79a的反馈路径。这是个DC耦合开环放大器。PiFET Q72a的P沟道输入72a并非以与其N沟道对应部分70a类似的方式行动而是以与之完全相同的方式行动，也就是说：即使输入在电压上相差甚远，所述沟道对输入电流的改变的响应是完全相同的。
输入连接70a和72a与其相应的电源轨具有约1mV到100mV的DC偏移。此电压是稳定的“带隙”类参考，且跟踪相关联自偏置电源的iPort控制端子。此带隙电压由不同沟道电流或电荷密度获得，所述沟道电流或电荷密度通过两个iFET沟道NiFETQ70a和P iFET Q72a沟道的大小比率所形成的比率得出。
通过调整相对沟道大小或iFET Q70a和Q72a的阈值来建立iPort控制端子的低阻抗和终端电压。
CiFET是电荷放大器，且因此在体内电活动实际上基于电荷转移的生物医学方面具有深远应用。电荷转移也是成像阵列压电式变换器以及其它类似类型的传感器中的操作模式。iPort控制端子对任何给定时间的仅少量电子(微小脉冲)具有高度敏感性。
iFET源极沟道的响应时间基本上是即刻性的，因为电荷载流子不必渡越这个含有仅因iPort控制端子处的电荷添加或消除而移位的大量载流子的沟道。此处并未使载流子跨越沟道是因为沿着沟道基本上不存在电压梯度，因此出现类似于弱反型的指数行为，但沟道电阻较低。
由于P沟道和N沟道互补iFET，分别是Q72a和Q70a，必须传送相同的电流，因此其指数行为消除。如果一个沟道中的电流加倍，互补沟道中的电流也须加倍。别无他选。对一个指数中加倍电流的响应将在互补沟道中形成完全相同的响应，从而产生精确的传递函数。其相应的操作栅源电压“恪尽职守”地使其目标电流相同，或“安于现状”，因为它们支持相同的电流，因此Vgs的绝对值是碰巧维持其相对比率的偶发变量，从而在电源的约1/2处提供适用于模拟信号虚拟接地的恒定偏置电压77a，模拟电压在其左右摆动。未将模拟虚拟接地系结到任一电源能隔离电源噪声且利用简单的物理布局寄生电容平衡考虑因素来促进寄生电容的消除。
图4a中的电路的电流输入70a和72a在多个十倍级(图4s和4t中超过九个十倍级电流)上是线性的，仅受本底噪声和饱和限值限制。也就是说，电压出与电流入的比或跨阻(rm)具有线性关系。
图4a中所示的互补iFET低噪声放大器(iLNA)在其最优操作点处需要适当偏置。包含iFET Q74a和Q75a互补对的闭环CiFET电路提供此偏置。在iFET Q74a和Q75a的栅极端子保持在固定操作电压77a处的情况下，去往NiFET Q70a的iPort控制端子的电流70a上的改变被放大且呈现在放大器Q70a和Q72a的漏极连接79a上。
输入电流的较小改变将引起输出电压的显著改变。需要强调的是极高信噪比以及广泛动态范围和出乎意料的线性度。在此实例中，对于给定电源电压，偏置电压V偏置和iPort“偏移电压”通过两个因素的组合来设置：1)对互补iFET W/L沟道的配比，以及2)以CMOS逻辑门大小设计中完成pMOS通常用的相同方式而利用合适的乘法因数来设计PiFET的大小，所述乘法因数促成空穴到电子迁移率差别。
举例来说，如图4b中所示，对互补iFET源极和漏极沟道进行配比导致P型和N型iPort节点电压的不同。此绘图示出NiPort/PiPort电压与源极/漏极iFET W/L比率。左纵轴代表以mV计的N沟道iPort PTAT终端电压，右纵轴是以mV计的P沟道iPort CTAT终端电压，且横轴是iFET比率(即，W/L源极沟道/W L漏极沟道)。如图4b中所示，实线代表iNbias，且虚线代表iPbias。如在图4d的任一iPort电流输入端子处所见，此动作还改变在必要时可用于阻抗匹配的输入电阻R输入。
图4c示出图4a中的电路的V-I跨阻增益特性的实例。如可见，对于NiPort或PiPort处的输入电流的极小改变，我们在输出上得到电压的较大增大。此绘图是描绘通过零点的rm-总＝85,000的恒定线性跨阻增益的线性图尺，其中所用的CiFET比率为4。在图4q中使用对应的复合重对数图尺来绘制四个这种iPort输入电流的总和的较宽线性动态范围。对于默认的高增益CiFET比率0.25，此跨阻增益系数为150万，而对于50Ω匹配的R输入，与跨阻增益系数5000对应的比率是64。此外，如果通过配比将iFET的源极沟道中的任一个用作阻抗匹配元件，我们可以看到此修改在图4d中所示的跨阻增益上的直接关系，其中左纵轴表示输入电阻R输入，右纵轴表示跨阻(rm＝增益系数)，且横轴表示iFET比率(W/L源极沟道/W/L漏极沟道)。实线表示R输入相对于NiFET比率的改变，而虚线表示rm相对于PiFET比率的改变。
首先一点，增益、输入电阻和iPort电压通过iFET比率而非IC工艺参数进行设置，从而使基于CiFET的电路相对独立于IC工艺，因此最大化基于CiFET的模拟知识产权的可移植性。合乎需要的线性、高增益跨阻属性、简单低电力偏置和易于将iPort输入匹配到源极阻抗的能力使得CiFET装置成为模拟应用的有用构建块。
图4e示出根据本发明的自偏置复制差分电流控制电压源(CCVS)CiFET放大电路710的实例。电路710由三个适当配比的CiFET构建块构成，包含第一CiFET Q70c和Q72c、第二CiFET Q71c和Q73c，第二CiFET Q74c和Q75c被布置成允许双重PiPort差分电流72c和73c和NiPort差分电流70c和71c(可使用任一个或两个)，而输出78c和79c是具有零参考77c的差分电压；因此，增益是CiFET装置固有的跨阻/跨阻抗形式(即CCVS)。这种特别的基于CCVSCiFET的电路710还可用作阻抗匹配低噪声放大器(LNA)、宽带放大器或混频器，以及其它应用。其还有可能足够快以在较高的数百GHz(且可能THz)范围中操作，从而实现直接RF信号处理和多GHz频率跟踪ADC。此复制差分拓扑结构的完全差分信号输入和输出进一步消除PiFET Q72c、Q73c、Q75c和NiFET Q70c、Q71c、Q74c以及单端电源考虑因素之间的非线性差。
此处聚焦用作基于CiFET的跨阻抗放大器(或CiTIA)的第一用途，第一输入CiFETQ70c和Q72c可进行配比，由此其源极和漏极沟道通过>50GHz的操作频率获得50Ω输入阻抗匹配。所有CiFET Q71c和Q73c、Q74c和Q75c的源极/漏极沟道配比相同以维持平衡。
图4f描绘针对图4e中所示的CiTIA电路拓扑结构710的宽带50Ω匹配，而图4g示出相同50Ω匹配差分CiTIA放大器在相同扩频上的增益、相位、总输入参考噪声和总输出参考噪声绘图。在频率100GHz下，增益从较低频率基准增益79dB降到25dB。在0dB处，频率为1.5THz，且总输入参考噪声在较宽操作频带中低到-200dB。
图4g提供对CiTIA在根据较低输入信号电平(图4i中所示的波形)制定的所需信噪比下操作的能力的认识。此紧凑和可扩展CiTIA电路可用作低噪声增益元件，其能够在广泛范围的多GHz频率下操作，且因最小相移和较宽超线性动态范围而具有较低失真。极小信号可在任何位置附着于较大信号上而不发生失真。可利用电容器(其与iPort输入电阻RC相关)等无源组件来创建用于滤波(即，带通、高通)的有源网络，从而通过iPort在选择的具有可调谐属性的受关注频率下进行放大。值得注意的是，此通用CiTIA可理想地用作接收器的低噪声放大器(或LNA)。在图4g的频率绘图中示出来自图4e的电路710的CiTIA的低噪声属性。在图4g中，线4g1线是总输入参考噪声；4g2线是总输出参考噪声；4g3线是相移；以及4g4是差分50ΩCiFET跨阻抗放大器增益。总输入参考噪声(线4g1)和总输出参考噪声(线4g2)的滚降斜率以每十倍级20dB下降，直到放大器滚降开始的点处为止。在该点处，由于放大器以每十倍级40dB滚降(大约在1GHz处发生)，总输出参考噪声滚降得更快(每十倍级60dB)。双倍滚降速率由复制差分配置的两个部分的总和产生，且跨阻抗放大器在其操作频率中保持稳定。图4h示出此拓扑结构以高精度、线性度和快速稳定响应来放大极小nV信号(从电流转换为恒定输入电阻)的能力。
图4i示出响应于对一个输入的一系列扫描以及另一输入上的一系列步进的差分输出。此绘图的目的是为说明使用复制差分配置在对两个输入求和时的线性度和较宽动态范围。在此复制差分配置中，共模输入电流信号并未以差分方式传播到输出，差动电流信号以差分形式呈现在电压输出处。共模电流输入信号将两个差分输出移动到一起，从而产生无差分信号增益。这是因为不存在提供共模抑制的交叉连接。共模信号被传递到对任何共模分量进行处理的下一级，现在信号得以净化。
相比于输入仅1pA的图4c中的情况，图4i中选择1μA输入以说明极端动态范围。图4i是线性-线性图尺绘图，且当同一绘图图尺改变成复合重对数图尺(对数并不通过零，仅接近零，此处是图4s和4t中的飞安和纳伏)时，所述绘图看起来完全相同，从而展示在其较宽动态范围上的CiTIA线性度和增益。
为了示出较大范围上的线性度，以0.1μA增量从-1μA到+1μA扫描输入“A”而从-1μA到+1μA步测输入“B”。如仔细查看可见，在所有象限中，在前所未有的范围上，输出明显是线性的。
由于输入是电流，将其使用两次，每次效果相同，对于总差分块增益来说，这是图4c中的增益的四倍(340,000)，且来自两个不同侧的噪声贡献量不具相关性(增益＝4倍，噪声＝√4或2倍)。
同样，图4q中所示的绘图示出来自两个单独±1μa差分输入的较大信号总和的电压输出，总计4个输入同等地促成差分电压输出；而图4c是来自单个±1pa的低电平iPort输入电流的电压输出。这证实了在全部～9个十倍级动态范围上的线性响应，从而避免因受关注小信号附着于1百万倍大的信号所致的非既定互调失真。
在图4e中，电路710示出两个此类放大器电路，第一个是Q70c和Q72c且第二个是Q71c和Q73c，由于固有工艺匹配，所述放大器电路在其iPort控制端子70c和71c处具有相同偏移电压以及在其间的相同电流灵敏度，且因此以差分方式呈现到两个匹配输入70c和71c的任何信号将不会出现相对于彼此的DC偏移。
另外，由于两个输入信号70c和71c具有相反符号(或极性)，因此一个放大器展现的任何非线性将通过另一放大器进行补偿(抵消)。
虽然两个此类放大器电路Q70c/Q72c和Q71c/Q73c没有交叉连接来补偿共模输入信号，但共模信号将同等地呈现在互补输出78c和79c上以供下一级进行处理。所述输入共模通过利用电流输入而非电压输入来吸收。
重点在于：微小输入信号得到充分放大以使其净化，几乎不含来自放大器电路Q70c/Q72c和Q71c/Q73c的噪声贡献量。
归因于图4e中所示的放大器710的较宽动态范围且归因于输入信号可能的较宽动态范围，提供了途径以在存在较大信号输入的情况下根据需要(通过减小增益元件的沟道电流)来减小放大器电路Q70c/Q72c和Q71c/Q73c级的增益。可如图4j中所修改将这种增益控制设施添加到图4e的特定实施方案710中固有的已经很宽的动态范围，图4j中包含由经过AGC输入76e电压偏置的NMOS Q76e控制的全部三个PiFET Q72e、Q73e、Q75e的共用输入。增益控制通过从包含偏置CiFET Q74e和Q75e的CiTIA放大器中的全部三个CiFET Q70e/Q72e、Q71e/Q73e中拉出平衡电流而产生。
这种动态范围水平在LNA中是前所未有的，且如图4e和4j中所示的电路促进高分辨率测量值。这种高水平的动态范围通过将压控增益作为反馈环路的部分纳入较大系统中来扩展。图4j中所示的放大器中的“压控增益”基本上是自由的且不添加任何装置到信号路径。
确实，图4j中所示的放大器中的较低操作电流会在增益减小时增大噪声。换句话说，输入电流越低，放大器将越吵杂。可提供自动增益控制(或“AGC”)(未示出)以产生增益控制信号76e。可将增益控制信号76e应用于电路元件Q76e，其继而控制Q72e、Q73e和Q75e的iPort控制端子的注入电流75e以通过减小操作电流来减少增益，由此增大噪声；然而，仅在响应于较高振幅输入信号时才如此操作。在较小输入信号的情况下最小化AGC电路(未示出)所贡献的噪声，而在存在较大输入信号的情况下允许噪声增大(贡献的噪声与衰减成正比)。这是通过局部电路系统贡献的可能的最佳信噪比情境。将AGC放置在LNA第一级上的一个原因是防止后续级中的削减。
图4g示出图4e和4j的CiTIA放大器的AC特性，其中总输入参考噪声是轨迹4g1，总输出参考噪声4g2通过总输入噪声4g1乘以增益4g4得出，且相移是4g3。这些总噪声轨迹4g1和4g2在图7e中重新绘制以示出图4e的CiTIA 710中的每个沟道的个别噪声贡献量，其中顶部轨迹7e1是总输出参考噪声，且底部轨迹7e6还是与电压增益4g4相关的这个总输入参考噪声7e1。局部噪声轨迹7e2的两个最大促成因素是两个输入NiFET Q70c和Q71c的漏极沟道。输入PiFET在DC下造成更多噪声7e3，但它们两倍快速滚降，从而在预期AC频带中产生较低噪声。过饱和沟道噪声贡献不显著，7e4代表NiFET源极沟道且7e5代表PiFET源极沟道。来自偏置CiFET的噪声贡献甚至未出现，因为其噪声通过此CiTIA 710的复制差分配置消除。更具体地说，就在漏极电荷载流子夹断之前，在NiFET Q70c、Q71c和PiFET Q72c、Q73c的漏极沟道的图2b中的25b周围的较薄导电沟道区域中产生噪声，其中这些载流子被迫靠近扰流表面，从而产生从沟道到栅氧化层表面缺陷的噪声(参看图2a和2b，漏极端子29a、29b周围的漏极沟道25a、25b)。
电源之间的中间点处的自偏置会减小输入iFET漏极沟道NiFET Q70c、Q71c和PiFET Q72c、Q73c上的漏极电压，从而通过减小漏极端子周围的漏极扩散区附近的沟道薄化来实现较低噪声。
中间点自偏置还减小来自电源的噪声贡献，因为来自接地和电源的噪声在中间点处抵消。中间点自偏置还意味着最大电源电流密度，所述最大电源电流密度因最小沟道电阻而转为最小噪声。还因为噪声发自两个物理上不同的iFET输入晶体管NiFET Q70c、Q71c和PiFET Q72c、Q73c，因此该噪声并不具相关性。
在许多情况下，P沟道装置(即PiFET)可比其N沟道对应部分(即NiFET)更能促成较少噪声。在P沟道情况下，整个电路的反相允许将信号替代地呈现给P沟道iFET。
参考图4e的710，CiFET复合装置在成对使用且在其自偏置最大增益点处操作时呈现高度合乎需要的低阻抗电流输入，其中信噪比显著提高且在极宽动态范围上的增益恒定。其将适用于各种应用，包含但不限于自偏置差分天线前置放大器、天线发送/接收隔离器、环行器、传输线接收器、光学前置放大器、基于电荷/电流的传感器前置放大器，以及适用于许多其它类型的源于电流或基于电荷的输入信号。
差分输入的使用通过呈现图4e中所示的从输入70c到输入71c的零DC差分解决了DC偏移问题。
图4j中示出增益控制信号76e。将差分放大器的重影示为可能的下一级，但其并非图4j中所示的电流放大器的部分或是图4k、4m、4n、4o和4p中所示的AC特性。
图4c示出相对于偏置的输出的图。此绘图的目的是为了说明输入电流(横轴)与输出电压(纵轴)之间的线性度。输入来自电流源，因此其参考是不相关的。输出参照自偏置或“偏置”电压(电源轨之间的～中间位置)。
另外，输入从-1pA移动到+1pA，对应于输出上的-85纳伏到+85纳伏的改变。大多数模拟放大器甚至都不会对那么小的输入改变作出响应，更不用说具有任何线性度的类似。
在对MOSFET进行建模时，输入输出关系“V入-I出”按照跨导(gm)来描述，表达为“西门子”或“毫西门子”。“I入-V出”这种电路按照跨阻来描述，或更笼统地，跨阻抗(rm)，表达为“欧姆”或“千欧姆”。跨阻(rm)是跨导(gm)的“双重性”。
此外，图4c中的图指示将输入到输出转换85,000倍的输入到输出rm(8.5mV每100pA)。10μA的输入将驱动输出经过削减，但增益一直到1pA输入都是恒定的(线性响应)，其中增益保持85,000。这是个开环放大器，其中动态范围大于1百万:1或在数字域中为20位。
图4h示出时间对比以纳伏计的差分输出的图。此绘图的目的是为了说明对于1纳伏信号进入100欧姆(10皮安，这是10仄瓦的输入功率)的模拟脉冲响应。在无过冲的情况下，输出在1ns内循输入到60纳伏的输出电压。这指示放大器将在GHz范围中轻松操作。在此实施方案中，100欧姆输入电阻设计参数得到60K伏/安的组合iFET跨阻(rm)。所述绘图表示内置有极小大小装置的180nm电路的性能。在更小尺度下，性能显著地提高。性能略微与环形振荡器速度比较值成正比。
图4i示出本发明的差分CiTIA iPort的加性线性度。此处，针对绘制的每个对角输出，从-1μA通过零点到+1μA扫描NiPort。同时，针对每个对角轨迹，在100nA步中步进PiPortiPort。此绘图的重要性在于其示出轨迹之间的均匀一致的间隔，从而验证每当p沟道差分输入在电流上步进时输出轨迹之间的间隔在线的间隔和直度方面都是线性的。这适用于在CiTIA的高频率下操作的信号调制中的加法器和混频器。图4i中的此绘图还示出复合增益：1μA产生340mV，对于每个输入来说是85mV，从而产生每输入85,000的rm。此外，差分CCVSCiFET放大器在所述绘图中包含零点的全部四个象限中同等地操作。
差分CiTRA/CiTIA已示出在超深亚μm和低于45nm的包含FinFET的纳米尺度CMOS技术中的放大应用方面作用极大。其具有增益最优和免于失真的线性响应的较宽动态范围，这可显著改善多GHz通信系统的失真和SNR。最后，如图4m、4n、4o和4p中所示，电路功率低且可在低于1V的电源电压下工作，这对于便携式依赖电池的无线系统以及热电偶等不用电池的能量采集系统来说较重要。图4p示出CiTIA在10mV电源下稳定地操作，绘示在如图(7f＝论文图4.22)中绘制的小于10皮瓦的功耗下约5KHz的带宽。
在图4j的可包含AGC控制的CiTIA中，输入是N沟道iFET Q70e和Q71e，且增益控制信号76e通过P沟道iFET Q72e、Q73e和Q75e的iPort控制端子对所述P沟道进行控制。任选地有输入连接到P沟道iFET(通过将图4j中的PMOS替换为NMOS、NiFET替换为PiFET且PiFET替换为NiFET来转换半导体类型)的配置，且增益控制信号将通过PMOS控制N沟道iFET，这可提供总体较低的噪声(因为P沟道装置通常较安静)。
在图4h中，输入为±2纳伏P-P脉冲，在约1ns的响应时间中产生±120纳伏P-P输出，电压增益为60或35dB(来自每一侧的总增益的1/2)，这在电流放大器中属于不常见的灵敏度。这种灵敏度将使科学界能够在以前绝不可能的尺度上进行测量。
用于差分路径的额外电路系统会加倍增益且增大噪声，但增益具有相关性而噪声不具相关性，从而产生增强的信噪比(优于1.41或倍)。
所述模拟在180nm数字IC工艺下使用最小面积和随IC工艺收缩而提高的功率设计运行。纳秒上升时间指示进入180nm下的GHz范围中的频率响应。而图5a中的现有技术LNA电压放大器电路旨在用在闭环中，与CiTIA信号电平相比具有相对大的信号。图7a中的这种CiTIA电流放大器电路旨在操作于开环中，且信号极小，但在许多许多个十倍级上仍然可用。这允许小信号在存在极高电平的带外背景或干扰的情况下呈现小信号而不会使信号链过载。归因于图4e的CiTIA电路710在已提高低噪声性能的情况下在较宽动态范围上的CiFET线性度，可放大净化的信号而不会引起用以在较差CMOS IC内获得高灵敏度的现有技术谐振LNA电路方法的相位和增益失真。MOSRF前端电路可用在CMOS IC中。这在前端处保留了简单、干净的线性电路，且可在不涉及RF前端信噪比问题的较高信号电平下完成带通截止。在物理上，电感器并不添加噪声，但它们以电气方式获取不合需要的信号且以其最高实际Q来操作，这会在其通带上引入相移和增益峰化失真。图5b和5c中绘制CiTIA LNA与图5a电路中的现有技术LNA实例相比能避免的这些引起失真的增益、相位和陷波特性。在较高信号电平下，可使用可在LNA级获得的较多滤波器部分来实施十分平坦的通带。代表性图4e的CiTIA 710模拟图在图4s和4t中示出，图4s和4t各自绘示对范围在1fa到10μa的输入电流(x轴)的9个十倍级扫描。图4s有关配比为72的iFET，从而产生设定大小以用于RF LNA的75ΩR输入4s3CiTIA；而图4t有关比率为1/4的iFET，从而产生设定大小以用于电荷或电流感测的35KΩR输入4t3CiTIA。
轨迹4s1示出75Ω情况下的恒定跨阻rm增益(V出/iSweep)2,800Ω；而轨迹4t1示出R输入＝36KΩ情况下的跨阻rm增益(V出/iSweep)125万Ω。
对角轨迹是响应于其iPort输入电流的CiTIA差分输出电压：4s2从对应于10飞安输入电流的28皮伏处开始到10微安电流输入处的28毫伏；而4t2从对应于1飞安iPort输入的1.2纳伏处开始朝向1.0微安iPort电流输入处的1.2伏饱和态上升。这些完全线性的增益实现从本底噪声到饱和态的全动态范围上的无失真放大。
这种性能通过图2b中所示的互补iFET CMOS晶体管过饱和源极导电沟道(即其中的源极沟道21b)来促进。由于图2b中称为21b的这种源极导电沟道沿着其长度具有均一的低电压梯度，因此其获取指数特性，从而得到这种宽动态范围。由于这种过饱和源极导电沟道较深，其在与结型FET(或jFET)的噪声级相当的极低噪声级下操作，结型FET是最低噪声IC晶体管中的一种，在运行超低信号电平时必不可少。
绘图轨迹断裂是由传输到绘制程序中的8数字(位)数据文件所造成，并非是因为模拟或CiFET TIA电路。这在通过输出电压/扫描电流的除法形成的电阻轨迹4s3和4t3上尤其明显。
图4k示出类似于图1b、1c和1d的现有技术参考集的呈标准波德(Bode)增益相位图形式的图4e(1)差分CiLNA 710在75欧姆输入电阻输入到iPort控制端子的情况下的频率响应。应注意到，增益随着频率保持恒定，直到相移极小且不突然的良性滚降区域。这种良性线性响应与图5b和5c中的低噪声放大器(或LNA)实例形成强烈对比，在图5b和5c中，增益在整个通带中根本性地改变，且此实例的相移为围绕通带频率415度。为了获得最佳信号灵敏度且削减带外能量，常规LNA在带内谐振电路峰值模式下操作。根本性增益变化和根本性相移速率带来通带中的过量失真。替代地，CiLNA通过其线性特性维持信号完整性，且并不依赖谐振电路系统来峰化其增益，且在无谐振元件阵列在低信号电平下操作的情况下使用线性增益来获得低噪声性能。可通过此不同方法将通带从线性地较大的信号中切除，或在需要的情况下可很容易地将通带滤波添加在CiTIA的iPort处。CiTIA低噪声性能通过如图2b中所示的过饱和沟道21b得到，所述过饱和沟道在产生主要散粒噪声的栅氧化层表面20b下方电离。此过饱和沟道21b具有扩散电流的指数导电特性，且在75Ω实例中具有75欧姆的低电阻值，从而将约翰斯顿(Johnston)电阻噪声源保持在最低限度。
图4m和4n与图1c和1d的现有技术基准CMOS运放相关，因为电源已从半导体工艺中可用的全1.8核心电压直降到-100毫伏步中的几近最小操作电压。图1a的运放而非LNA在此处用作比较是因为，图5a中与之相当的差分LNA在电压减小到具有许多比较值的情况下存在太多问题。在针对CiTIA放大器的图4m中，最右边的实线轨迹4m1代表全1.8伏电源电压，其展示30dB的平坦增益和约80GHz的截止频率。对于每个后续更低截止频率轨迹，电源电压以-100毫伏步长下降。加粗虚线轨迹4m2代表超深亚μm和纳米尺度IC工艺且尤其是FinFET类操作的1.0伏电源。接下来的4个灰色轨迹4m3a、4m3b、4m3c和4m3d代表0.9伏直到0.6伏。这些是CiLNA以其约38dB的最高增益运作之处。这是因为CiLNA极大地以指数模式而非部分地以正常的MOSFET平方律模式操作。虚线轨迹4m4a、4m4b、4m4c和4m4d使电源电压从500mv降到200mv的电源，其中增益保持接近30dB，从而清晰说明CiTIA并不受限于阈值电压，从而适用于全新类别的电能采集传感器和低功率低电压处理电路。图1d和4n重新绘制这些增益和截止频率关系，由此可使其清晰呈现。
可能注意到，CiLNA一直到1.0毫伏左右的电源仍能操作，且有潜在可用带宽。这可能适用于例如测量温度等模拟值的读取器场供电RFID系统的系统。为了进一步说明这种低电压操作，图4m和4n这两个绘图分别在图4o和4p中被放大到低于200毫伏。对于50毫伏的电源，CiLNA形成具有约15dB的增益和约15KHz的截止频率的放大器，其中功率如根据图7f外推约为5皮瓦。
图4n和4p示出在输入匹配到RF接收器的75Ω天线时差分CiTIA的操作频率的范围和增益与电源电压。最值得注意的是，如在图4n和4p中可见，在极低的25mV电源下，此跨阻放大器具有近似10kHz的带宽和5dB的增益，明显地揭示CiFET并非是类似于目前先进技术模拟放大器的阈值电压限制的装置。图4n和4p显示，来自图4e的CiTIA放大器电路710并不受阈值电压或其堆叠制约，这使得这些CiFET放大器配置在极低电源电压下极其有用，且可以超深亚μm和纳米尺度CMOS技术制造且带有合乎需要的增益、频率和低功率属性。
图4q描绘此拓扑结构与先前在图4c中所示的个别CiFET电流注入与输出电压绘图类似的线性、高增益特性。不过此处，在-1pA通过零到+1pA的极小输入范围中扫描输入，其示出超过1,000,000：1而无零交越不连续性的动态范围。在整个范围中，线性度和跨阻(rm-总)增益保持在每iPort电流输入85,000(注意：rm＝图2c和2d中的斜率)。此增益通过源极和漏极iFET沟道的相对电导设定，从而使CiFET极具工艺独立性。另外，增益在必要时可通过若干机制以电气方式变化。如主要在图4d中绘示，此CiFET跨阻增益rm取决于通常由相对沟道大小设定的相对沟道电导比率而非IC工艺参数，从而产生高度的设计可移植性。
如果图4e的差分CiTIA 710的全部四个iPort位点70c、71c、72c、73c用作电流输入，则PiFET和NiFET均会增加增益，使得：
条件是，电流类似且正确地考虑到大约等效的上拉移动性到下拉来完成iFET的大小设计。一个iPort上的小电流输入可利用另一iPort上的大电流进行偏移而不会丧失小信号线性度或灵敏度。此外，如先前所提到，也可如在图4j中通过沿着其自偏置发生器的iPort使用相反的iPort而以电气方式变更增益。
图4r中的图示出iPort的75欧姆输入终端电阻如何在整个频带中保持恒定，且在其与具有如图5c中所示的输入电阻的常规LNA相比较时，改进很明显。图4r中的这种恒定终端电阻得到对于输入和带外信号来说没有反射的输入。
归因于极端线性度，对于最简单电路系统通常形成最佳噪声指数的LNA级来说将没有必要滤除边带。如果有必要提早削减带外信号，可利用如图7c中所示的配置，其中额外iPort输入pFB+、pFB-、nFB+、nFB-可用于从输入中减去带外信号。
出于与本发明的CiLNA相比较的目的，图5a示出现有技术的来自Thomas Lee所著的著名教本“射频集成电路的设计(The Design of Radio-Frequency IntegratedCircuits)”第2版第385页的高质量CMOS低噪声放大器(或LNA)的核心的示意图，且图5b和5c示出图5a的现有技术LNA的代表性增益、相位和输入电阻性能绘图。
图6a、6b和6c示出关于对类似于图4a中所示的一个700的CiAmp和CiTIA进行分级的示范性示意图，从而展示CiFET配置的灵活性。放大器内所有CiFET装置比率通常设置成相同的比率，从而使得所有级在相同的自偏置“甜蜜点”或大约1/2Vdd附近进行偏置。也可制造类似复制差分电路结构，其中来自图4a的核心TIA 700替换为图4e的复制差分TIA710，且如图7b和7c中以差分方式添加附接的电压放大级。
这些实例说明：更强源极沟道产生更低输入电阻，其通过输入信号电流变为低阻抗输入而传送能量到放大器中，从而产生类似于图4s的性能，这较适合例如RF接收器和生物医学感测应用。举例来说，转换CiFET沟道以在输出节点附近形成更强沟道能产出类似于图4t的性能绘图的更高电压增益配置，这较适合多种多样的传感器应用。
图6a示出第一对CiFET Q70f和Q71f以及第二对CiFET Q74f和Q75f。可将输入电流单独地提供到N iPort 70f或P iPort 70'f，或为了电流增益，同时提供到N iPort 70f和PiPort 70'f。输出79f随着70f加70'f输入的总和而变化，从而创建这两个单独输入的模拟混频器。为了实现反相输出79'f，可使用额外一对CiFET Q71f和Q73f来进一步放大/反相来自第一对Q70f和Q71f的输出79f。来自第二对Q74f和Q75f的偏置77f形成为电路800的输出所围绕摆动的虚拟接地偏置参考。
图6b示出如图6a中所示的类似配置的电路810，包含两对CiFET Q70g和Q72g以及Q74g和Q75g，以及输入70g/70'g和输出79'g和77g；然而，来自第一对CiFET Q70g和Q72g的输出79g通过两对额外的CiFET Q71g1和Q73g1以及Q71g2和Q73g2接收两级放大，其中将第二对Q71g2和Q73g2的输出以电容方式反馈到第一对Q71g1和Q73g1。
而图6c又示出类似于图6a和6b中所示的电路的另一电路820，包含两对CiFETQ70h和Q72h以及Q74h和Q75h，以及输入70h/70'h和输出79'h和77h；然而，来自第一对CiFETQ70h和Q72h的输出79h通过三对额外的CiFET Q71h1和Q73h1、Q71h2和Q73h2以及Q71h3andQ73h3来接收三级放大，其中将第二对Q71h2和Q73h2的输出以电容方式反馈到第一对Q71h1和Q73h1，且具有前馈对Q71h4和Q73h4用以提高速度/减小延迟。
图7a示出Z输入匹配传输线或数据总线接收器900的概念性示意图。电路900包括用于放大器(电流入、电压出)的第一iFET互补对NiFET Q70i和PiFET Q72i，以及用于偏置所述放大器或第一互补对Q70i和Q72i的第二iFET互补对NiFET Q74i和PiFETQ75i。第一和第二互补对的源极端子PiFET Q72i和Q75i连接到正电源电压Vdd，而第一和第二互补对的源极端子NiFET Q70i和Q74i连接到负电源电压Vss。将自偏置低输入阻抗电流70i供应到第一互补对的NiFET Q70i的iPort控制端子(或iPort低阻抗输入端子)。在输入电流极性为正的情况下，此类电流输入将连接到第一对的PiFET Q72i的iPort控制端子。第一互补对的漏极端子连接在一起以形成其输出79i。偏置由第二互补对NiFET Q74i和PiFET Q75i产生。第二互补对Q74i和Q75i的漏极端子连接在一起以产生偏置，且反馈到第一互补对Q70i和Q72i以及第二互补对Q74i和Q75i的栅极端子。偏置是模拟零参考电压，模拟电压将在其左右摆动。
第一对Q70i和Q72i的输出79i将通过CiFET放大器或第三对NiFET Q71i和PiFETQ73i进一步放大。CiFET放大器包括iFET互补对，即，NiFET Q71i和PiFET Q73i。第三对的源极端子NiFET Q71i接收负电源电压Vss，而其源极端子PiFET接收正电源电压Vdd。第三对的栅极端子接收来自第一对Q70i和Q72i的输出79f。第三对Q71i和Q73i的漏极端子连接在一起以形成输出(-输出)，与其输入(或第三对Q71i和Q73i的输入)反相。第二对Q74i和Q75i的偏置将充当整个放大器900的参考输出。
这是使用CiTIA接收传输线或总线信号的实例。传输线进入第一CiFET的NiFETQ70i iPort 70i或PiFET Q72i的72i中的一个，且第二级可用于增大增益。iPort可用于设置阈值，且所有iPort的并联使用控制接收器增益。替代地，Q72i PiFET的PiPort可用于端接在正电源Vdd上部的传输线接收器。
图6d示出根据本发明设计的添加了单级电压增益到其输出的复制差分CiTIA的示意图830。CiTIA 710i与图4e(1)中所示的CiTIA 710相同，包含第一NiFET Q70i和PiFETQ72i、第二NiFET Q74i和PiFET Q75i以及第三NiFET Q71i和PiFET Q73i。利用单级电压放大器(或CiFET)Q76ia和Q77ia放大来自CiTIA 710i的正电压输出79i以用于反相到负电压输出79'i，且利用另一单级放大器(或CiFET)放大负电压输出78i以用于反相到正电压输出78'i。
图6e示出根据本发明设计的添加了两级电压增益到其输出的复制差分CiTIA的示意图840。CiTIA 710j与图4e(1)中所示的CiTIA 710相同，包含第一NiFET Q70j和PiFETQ72j、第二NiFET Q74j和PiFET Q75j以及第三NiFET Q71j和PiFET Q73j。利用包含第一级放大器Q76ja和Q77ja以及第二级放大器Q78ja和Q79ja的两级电压放大器来放大来自CiTIA 710j的正电压输出79j以用于非反相正电压输出79'j；且利用包含第一级放大器Q76jb和Q77jb以及第二级放大器Q78jb和Q79jb的另一两级放大器来放大负电压输出78j以用于非反相到负电压输出78'j。在此CiTIA应用出于稳定性需要的滚降情况下，通过C71ja1、C71ja2、C71jb1和C71jb2指示电容器位置。
图6f示出添加了三级电压增益到其输出的复制差分CiTIA的示意图(其中虚线中为任选速度升高前馈放大)850。CiTIA 710k与图4e(1)中所示的CiTIA 710相同，包含第一NiFET Q70k和PiFET Q72k、第二NiFET Q74k和PiFET Q75k以及第三NiFET Q71k和PiFETQ73k。利用包含第一级放大器Q76ka和Q77ka、第二级放大器Q78ka和Q79ka和第三级放大器Q80ka和Q81ka的三级电压放大器放大来自CiTIA 710k的正电压输出79k以用于反相负电压输出79'k。为了稳定性，电容器C79ka1和C79ka2耦合于第一级和第二级输出的iPort之间。可通过将第一级放大器的输入79k转发到前馈放大器QFW0ka和QFW1ka(任选地以虚线示出)的输入来添加前馈放大器QFW0ka和QFW1ka。类似地，利用包含第一级放大器Q76kb和Q77kb、第二级放大器Q78kb和Q79kb以及第三级放大器Q80kb和Q81kb的另一三级放大器来放大负电压输出78k以用于反相到正电压输出78'k。为了稳定性，电容器C79kb1和C79kb2耦合于第一级和第二级输出的输出的iPort之间。可通过将第一级放大器78k的输入转发到前馈放大器QFW0kb和QFW1kb的输入来添加前馈放大器QFW0kb和QFW1kb。
具体地说，图7a是将iPort输入电阻R输入匹配到传输线的特性阻抗的实例。这通过如图4d的绘图中所示对CiFET源极与漏极沟道进行配比来实现。如从此绘图看到，200Ω传输线需要～32的比率。因此，CiFET漏极沟道为2倍长，则源极沟道为16倍宽以达到组合比率32。不同的形式具有更高抗噪声度和速度。
这种通过iPort配比的阻抗匹配避免了传输线反射且最大化到CiTIA的电力传输，从而得到较低终端阻抗，这还形成对沿着互连线材传递的电流而非电压进行操作的低噪声接收器。为实现低噪声，接收器在接收器接地处进行本地参考而非如在电压传输系统中一样在远程发送器接地处进行参考。发送器电流源的高输出阻抗提供高顺应性到通常进入源与接收器之间的信号路径的接地噪声。
电流进入低终端阻抗意味着传输线上并无显著电压改变，从而使互连电容负载没有影响，由此实现较大功率节省。这种系统较适合高速数据总线应用。各种总线串杂者仅对数据总线线材进行了线材“或”处理，线材“或”属性还适用于在单个线材上组合若干互连信号。同样归因于双向iPort属性，信号可提供或吸收其串杂电流，同时在离线时输出零位电流。其适用于模拟信号传输和数字传输，神经形态电路中有用的电荷包转移更不在话下。在高数据吞吐量下，这能消除为传输/互连线材充电的主导功率耗散组件，这对于连续电流操作来说是一种协调。对于较低数据速率，可按比例缩小电流，或对于DC，可发送电荷包且将结果锁存在接收器处。
图7b中的下一实例是光接收器910，其提供较高抗噪声度和较高速度系统。使用一对光电二极管PD1和PD_REF，其中一个有源，而另一个作为复制偏置或用于提供来自不同光输入的额外差分信号。此光接收器910以差模方式操作，具有任选的第二或更多个增益级(类似于图4e(1)中所示的增益级)。电路910包含第一对CiFET Q70j和Q72j、第二对Q74j和Q75j以及第三对CiFET Q71j1和Q73j1以供转换iPort 70j(其接收参考光电二极管PD_REF的阳极)上的输入电流与iPort 72j(其接收光电二极管PD1的阴极)上的输入电流之间的差分输入电流，而PiFET Q73j1的iPort接收参考光电二极管PD_REF的阴极；以及NiFET Q71j1的iPort接收光电二极管PD1的阳极。可通过一对CiFET Q71j3和Q73j3任选地将来自第一对Q70j和Q72j的输出79j放大为输出79'j。可通过额外的另一对CiFET Q71j2和Q73j2任选地将第三对CiFET Q71j1和Q73j1的输出放大为正输出77'j。电流可线材“或”求和到各个iPort中以在必要时修改操作。
图7c示出双重差分天线前置放大器920作为对图4e的复制差分跨阻抗放大器少数可能的增强的实例应用的示意图，其使用全部四个iPort输入70c、71c、72c和73c且包含类似于图6a的用于电压放大但以复制差分方式实施的复制差分第二增益级。图4e的NiPort70c、71c和PiPort 72c、73c均用于连接两个单独的差分天线AT0和AT90。由于天线输入实时求和，其可用于更好覆盖全向天线模式的全部四个象限的束信号接收。此前置放大器920还具有差分第二级，其具有进入其iPort pFb-、pFb+、nFb-和nFb+的额外滤波器和增益控制通路。这些第二级围绕共用自偏置电压偏置进行操作。第一差分级还可接收iPort控制电流以用于额外选项。
与先前所示取样数据域CiAmp不同，这些电路表示CiFET的连续时间域应用。这有助于破除CiFET仅能够实现取样数据应用的任何看法。相关二次取样数据系统能去除1/f噪声和电路参数偏差，这极其重要，且很可能在单个不当陷留的电荷或缺陷导致局部参数偏差的纳米尺度模拟系统中将很有必要。在2007年IEEE IEDM会议Kuhn,Kelin J.的文章“减小高级逻辑技术中的变化--纳米尺度CMOS的处理方法和可制造性设计(ReducingVariation in Advanced Logic Technologies-Approaches to Process and Design forManufacturability of Nanoscale CMOS)”中曾报道过量单晶体管参数偏差，必须容忍这些偏差以便提供具有任何可靠性的有用产出。为了让较新接收器以1V电源操作，切换式接收器是RF电路的未来。
图7d是表示针对添加到图6c中的820中所示的跨阻抗放大器输入级的3级前馈CiAmp电路的不同获取时间与电源电压的绘图。应注意，在1V电源的情况下，电压增益级增加约1ns来获取电压上的1V步进和20ns来达到1ppm准确度。
图7e将图4g的50ΩCiTIA总输出噪声分解为个别iFET沟道促成因素。CiFET电路级是图4e(1)的710。为了交叉引用，顶部的细虚线轨迹7e1是图4g中示为4g2的相同总输出参考噪声，且底部的细点-点-线轨迹7e6是相同总输入参考噪声4g1。四个加粗标注的轨迹7e2、7e3、7e4、7e5是CiTIA的复制差分正输入侧，而含于标注内的相同细实线轨迹是CiTIA的负输入侧(完全相同的不相关噪声促成因素，但增益通过复制差分配置得以加倍)。竖直图尺是从-200dB到-40dB的最高噪声促成因素7e2是绿色点-线的NiFET漏极沟道，随后是蓝色虚线的7e3PiFET漏极沟道。另外重要的促成因素是CiFET源极沟道7e4和7e5。p沟道7e3和7e5往往不那么吵杂。参考CiFET和除这些1/f噪声分量外的任何噪声源在此尺度上甚至并未体现。这揭示信噪比优化应聚焦于CiFET漏极沟道。
应注意，CiFET过饱和沟道将CiTIA上部截止频率范围推出到总输出参考噪声因整体增益而与总输入参考噪声交叉的1.5THz。令人惊异的是，到目前为止且就一阶近似来说，此带宽表现得极具工艺独立性，因为它是过饱和沟道中的扩散电流速度的属性。
图7f示出针对50Ω输入电阻进行配比的CiTIA在用于实例180nm CMOS工艺的各种电源电压上的功耗。纳米尺度工艺将较低，在IC工艺收缩的情况下主要随较小CMOS阈值电压减小而变。
图7g示出根据本发明的能够实现同时在相同频率上发送和接收且提供超过140dB隔离度的隔离器电路930的示意图。
电路930包含CiTIA放大器或差分跨阻抗放大器(或dTIA)A93(图4e(1)中所示的放大器)。表示为R90a的RF信号Xmit通过功率放大器A90放大且由DC隔离电容器C90通过传输线AC耦合到天线AT90以用于将信息发送出去。此天线信号还耦合到dTIA A93反相PiPort输入-Pi。同时，电容器C90将此发送信号耦合到通向跨阻抗放大器的复制+Pi iPort输入的复制路径。PiPort跨阻抗放大器的两个输入设置成端接在传输线特性阻抗处，因此匹配传输线等效电阻，可以电气方式对所述传输线等效电阻进行修整以微调所述端接，以用于跨阻抗放大器A90差分输入处同时接收到的RF信号中的最优发送信号抑制，从而产生非Xmit信号输出+Rcv、-Rcv。
对于接收信号路径，从天线AT90接收到的RF能量驱动dTIA A93差分PiPort中的仅一个-Pi。因此，电源输出信号同时推动两个PiPort以利用dTIA共模抑制，而接收到的天线RF仅推动PiPort中的一个而以差分方式放大且隔离接收、传输信号，从而利用此差分跨阻抗放大器发明的线性较宽动态范围。另外，可通过针对图4j的AGC连接77e所示的将三个NiPort输入系结在一起的AGC来以电气方式变化接收到的增益。
1)发送：功率放大器A90在相对于Gnd接地较低的阻抗下输出其RF信号。此信号被传送到dTIA A93的-Pi和+Pi差分输入这两处作为执行dTIA的共模抑制的信号，从而导致在dTIA A93的+Rcv到-Rcv差分输出处不存在接收到的信号。通过将R90a和R90b的值选定在固定天线特性阻抗左右，实现利用附接到差分信号路径中的一个的天线AT90来平衡从发送功率放大器A90到dTIA A93的这些差分信号路径。这使平衡的电阻输入网络阻抗呈现给dTIAA93。调整dTIA A93的此输入电阻以精确端接此传入特性电阻，以便吸收呈现给dTIA A93的所有能量且不反射回任何能量。不像在常规放大器输入端接电阻器中那样丧失能量，此能量通过iPort过饱和沟道电阻端接，其中此能量用于放大传入的RF信号。选择进入dTIA A93+Pi iPort的输入阻抗R输入中的R90b的值以匹配R90a、天线AT90和dTIA A93的输入电阻这三方。电阻器R90a、R90b和dTIA A93的输入电阻从DC到大于如针对50Ω实例的图4f和针对75Ω实例的图4r中所示的受关注频率都是平坦的。如图4k中所示，dTIA A93的增益也是平坦的。
2)接收：可能例如小于发送信号1亿倍的小RF信号由天线接收且恰在电阻器R90a之前注入到dTIA A93的-Pi输入中。此单端天线AT90就如功率放大器A90一样参考Gnd。此时，网络看着像纯电阻式-R90a、dTIA A93的R输入和天线AT90特性电阻。此小RF信号从输入-Pi进入dTIA A93，但其无法返回去往dTIA A93的另一差分输入端口+Pi，因为它被功率放大器A90的Gnd低阻抗截留，其因功率放大器A90的较低有源输出电阻而无法移动到所接收RF信号功率。因此，来自天线AT90的输入信号通过dTIA A93的单端输入而放大到-Rcv输出。
3)通过iFET比率以物理方式设置输入电阻dTIA A93，且dTIA A93具有通过Radj以电气方式进行微调的能力以微调其输入电阻，如图4e(1)中所示，这通过将小信号添加到其CTAT输入75c中来完成。替代地，输入电阻R输入可通过并联一小部分PiFET且控制其偏置或电流输入(未示出)来调整。此外，任选地可使用在针对AGC操作进行描述的图4j中的77e呈现的自动增益控制AGC。
图7h示出根据本发明的隔离器电路940的示意图，所述隔离器电路同时在相同的频率上隔离天线、发送RF输出且接收RF输入多个(或三个)信号，同时提供超过140dB的隔离度。
电路940包含三(3)个完全相同CiTIA放大器或差分跨阻抗放大器(或dTIA)A94a、A94b和A94c(图4e(1)中所示的电路)。输入电阻调整端子940Radj耦合到与绝对温度互补(或CTAT)参考电压端子A94a2、A94b2和A94c2；自动增益控制端子940AGC耦合到与绝对温度成正比(或PTAT)参考电压端子A94a5、A94b5和A94c5、非反相iPort A94a4、A94b4和A94c4(NiPort+)和反相iPort A94a6、A94b6和A94c6；且零电压参考(或模拟接地参考)端子A94a7、A94b7和A94c7另外耦合在一起以形成模拟接地端子940Agnd。
第一dTIA A94a的非反相电压输出(Vo+)A94a7通过电容器C94b以及电阻器R94c和R94d分别耦合到第二dTIA A94b的非反相和反相iPort(Pi+和Pi-)A94b1和A94b3；第二dTIAA94b的非反相电压输出(Vo+)A94b7通过电容器C94c以及电阻器R94e和R94f分别耦合到第三dTIA A94c的非反相和反相iPort(Pi+和Pi-)A94c1和A94c3；接着t dTIA A94c的非反相电压输出(Vo+)A94c7通过电容器C94a以及电阻器R94a和R94b分别耦合到第一dTIA A94a的非反相和反相iPort(Pi+和Pi-)A94a1和A94a3。
举例来说，三个RF信号输入/输出可耦合到输入/输出(或IO)端子940io1、940io2和940io3，所述端子还分别直接在反相PiPort输入-Pi A94a1、A94b1和A94c1处分别耦合到dTIA A94a、A94b和A94c，且实际上，电路940提供将处理同时的RF信号输入和输出的环行器。如可见，由于输入将利用电路940的环行器环路附近的共模进行抑制而i/0信号如图中所示是单端的，因此本发明提供在较宽动态范围上具有超过140dB的极端隔离量的简化结构。
图7i示出现有技术的简单电流镜面电路70i的示意图。截至1965，新的模拟单元CCCS“电流镜”70i具有先前om真空管设计未发现的结构且轻易地解决了关于需要偏置片上模拟电路的问题，从而超越用在电压型设计中的传统方法，而模拟IC无法使低准确度、大体积的IC电阻分压器或众多输入/输出(I/O)垫将片外偏置连接到片上电路。
图7j示出使用本发明的NiFET P71的电流反相器的示意图。然而更具体地说，NiFET P71是正常电压反相电路的双重概念的电流反相器。当注意到iPort端子P71b处的电流变化i70时，在NiFET P71中的漏极端子P71a处将该电流变化的精确反相施加于漏极沟道电流i71。这是源极沟道电流通过固定栅极电压71bias保持恒定的结果。电流i70从iPortP71b扩散进入源极沟道。进入iPort扩散P71b的电流i70是漏极沟道电流i71和iPort电流i70的总和。当iPort电流为零时，所有源极沟道电流i71来自漏极沟道。当存在iPort电流时，其取代精确量的漏极电流i71，因为源极沟道电流通过固定栅偏置电压71bias保持恒定。栅偏置电压71bias是可由单独CiFET(未示出)产生的“甜蜜点”偏置电压，所述单独CiFET的栅极连接到其漏极以用于产生模拟电压在其左右摆动的模拟虚拟接地。应注意，iPort电流可为正或负以及为零，且归因于其指数性传递函数，会略微使人联想到双极晶体管的基极电流，不同之处在于此电流可为正、负或甚至零。然而，CiFET输出是低阻抗电压而非高阻抗电流。在双极晶体管(BJT)中，基极电流的增大会产生集电极电流的增大。在CiFET中，iPort电流的增大产生输出电压的增大，因为iPort漏极电流减少，从而使互补iFET将输出电压上拉。
由于iPort输入信号是电流，若干模拟电流输入信号在连接到相同的iPort时精确求和，从而形成高精度模拟加法器，且在输出取为电流时，这产生如图7k的下半部中所示的模拟“或非”门Q70n。多个电流输入IA、IB、IC和ID求和为iPort Q70nb，且此和呈现为NiFET漏极Q70nc处的负电流改变，从而形成模拟“或非”函数。电流还可从此iPort Q70nb移除，从而形成差，这是包含代表输入电流方向的符号的代数求和。
对于iFET的相反扩散类型，或PiFET Q70p，电流输入IE、IF、IG和IH求和以形成模拟“与”函数，这在PiFET输出Q70p处呈现为模拟“与非”函数。此处，这些输入电流在被拉出iPort时视为正。
如果反相器加上任一“或”/“与”门可用，那么可由这些基本逻辑元件构成完整的逻辑系列。举例来说，可通过交叉耦合一对反相器或“或非”“与非”门来构造锁存器。如果选择离散级电流，则能定义数字逻辑系列，但如果使用模拟级，则神经形态电路能构建神经形态芯片。对于进入锁存器的神经形态决策阈值，求和iPort中的任一个中的固定电流充当以电子方式限定的阈值，可能称为神经元突触触发点。综上所述，这些CiFET TIA电路自然地映射到神经电路中：电荷移动是主要变量，且电压是偶发变量。
如图4n和4p中所见，这些CiFET电路在极端低的电源电压下操作，其中如图7f中指示，功率并不重要。功能和数据保持一直维持到毫伏供电电平，且在需要高速度时，可实现数百GHz操作，因为这些跨阻抗电路利用它们之间的电流通信，从而免于需要充放电互连电容。可在逻辑元件内保持任何电压改变，其中电容负载极小。这些iFET逻辑元件内的逻辑元件速度较高，因为源极沟道以过饱和态操作，其中电荷仅颠簸而行而非通过沟道输送，从而如关于图2b的过饱和沟道操作所论述避免了速度饱和。这种类型的电荷移动或基于电流的逻辑概念源于作为电流模式逻辑(CML)的双极型，其中输入和输出呈电压形式，而计算伴随快速电流信号摆幅发生在分级差分BJT电路中。双极CML互连信号横贯大量电压，而CiFETCML具有极少电压改变。任一种对于速度和抗噪声度来说可以是差分的，或对于简单逻辑互连件来说是单端的。双极CML的折中处在于功率耗散较大，且其仅在期望极其快速的数字逻辑时使用而几乎不考虑电池，且此CML需要双极IC工艺。而此处，在CiFET中，由于所涉及的电流改变可取决于CiFET的大小设计而处于皮安到纳安范围，因此功率耗散极小。另一方面，结果类似，因为存在一种方式来基于电流从CiFET构建逻辑门，从而产生超快速逻辑，其在输入和输出逻辑互连件线材处基本上均无电压改变，且输入参考iPort终端电阻而非逻辑电压发送器，从而提供极高的抗噪声度。这使得逻辑对寄生效应不敏感且不受噪声影响，从而产生极低功率和极高频率操作。还存在节制速度/功率关系的方法，或以逻辑速度关断电路和重新接通。
当电流注入iPort P71b中时，NiFET P71替换现有源极沟道电流中它的部分。这是因为此总源极沟道电流由栅极P71d与源极P71c之间的电压控制，此电压尚未因iPort电流注入i70而发生改变。因此，源极沟道电流的来源通过iPort P71b绕过漏极沟道。
这使得iPort精确减除来自输出漏极电流的电流，因为不存在其它电流路径。这带来全新的MOS装置：超快速精密“电流反相器”。其由数字部分构建，且工艺独立。越多iPort电流产出越少漏极电流，所述漏极电流是输出电流。电流镜操作方式不同且易损坏。另外，电流可在任一方向上穿过零，与双极型的基极电流相比属于真正的双向。
源极沟道电阻格外低，因为其对栅极P71d具有较高过驱动，而沿着此源极沟道的电压梯度通过iFET的共源共栅结构夹紧到接近零。这类似于在弱反型中操作此沟道，因此沟道电流通过载流子扩散(指数)而非沿着此源极沟道的电压梯度(平方律)驱动。我们将此沟道条件命名为“过饱和”。相比之下，弱反型几乎没有沿着表面通过的载流子，其中载流子从表面载流子陷阱携带噪声。由于此源极沟道具有大量的载流子且这些载流子无须渡越沟道长度，因此源极沟道比任何其它的已知MOS沟道操作更快。载流子仅须推动邻近载流子(扩散)。想象一下，当石头投入水中时，声音比产生的波的行进快很多。
图7k示出使用本发明的CiFET的四(4)个输入“或非”逻辑门和四输入“与非”逻辑门。在逻辑门内，rm(电流比电压)接收逻辑信息，且gm(电压比电流)提供门输出，从而实现容忍寄生的逻辑以用于简单时序收敛。电路70k提供为计算，其通过快速切换小的双向iPort电流进行连接，而外部CMOS输入和输出转换自/到电压信号以视需要用于进一步计算。此外，可单独或彼此结合利用互补iPort；因此，取决于iPort电流的极性和量值，相加在一起、或相减或彼此抵消。
参考图7k，CiFET Q70k提供“或非”和“与非”电路，即CiFET逻辑电路系列中关键的神经形态电路元件；其中NiFET Q70n作为“或非”电路(或求和电流反相器)；且PiFET Q70p作为“与非”电路(或相减电流反相器)。举例来说，四个不同输入电流IA、IB、IC和ID馈入到NiFET Q70n的iPort Q70nb。将iFET偏置电压施加于栅极Q70nd且所得电流(IA、IB、IC和ID的差)将产生于漏极端子Q70nc上。类似地，Q70p通过在接收栅极端子Q70pd上的偏置电压的PiFET Q70p的iPort Q70pb处接收到的求和电流IE、IF、IG和IH来提供“与非”逻辑。其漏极端子Q70pc提供其中的所得电流。
这些基于CiFET的电荷模型逻辑电路可在远低于1V的电源电压下操作、功率极低、快速、紧凑且能够在最新的深亚μm、纳米或FinFET逻辑IC工艺中制造。
图7m示出根据本发明的具有电流旁路控制的CiFET 70n的示意图，其包含NiFETN75和PiFET P75以及额外的晶体管U75，所述晶体管绕过CiFET 70n漏极输出周围的电流。NiFET N75和PiFET P75中的每个具有栅极端子N75d/P75d、源极端子N75a/P75a、漏极端子N75c/P75c和iPort或扩散端子N75b/P75b。漏极端子N75c和P75c连接在一起以形成CiFET 70n的输出out70n。输入in70n通过NiFET N75的栅极端子N75d和PiFET P75的栅极端子P75d接收。此额外晶体管U75(例如MOSFET)可以是N沟道或P沟道，其中其栅极控制电压ctr70n执行另一个的反相功能，因此在效果上，电流可从iPort N75b和P75b的一个端口移除且注入到另一端口中，且因此，绕过漏极沟道电流。这种延迟控制的一个优势是，所有的时序节点维持恒定振幅，且在例如注入锁定压控振荡器中，噪声临界阈值将在斜率处于最大的零交越处保持不变。
图7n示出现有技术的电流不足的可变延迟电路70p的示意图。在此电路70p中，存在四(4)个延迟级，包含第一延迟级U76a1、U76a2和U76a3、第二U76b1、U76b2和U76b3、第三U76c1、U76c2和U76c3以及第四U76d1、U76d2和U76d3。通过控制信号ctr70p来控制延迟，所述控制信号通过U76a1、U76b1、U76c1和U76d1的栅极端子接收，以便限制可用的反相器输出电容器充电电流，由此控制延迟。
图7p示出使用根据本发明的CiFET的电流旁路可变延迟线70q的示意图，包含四(4)个延迟级，每个级包括类似于图7m中所示的具有电流旁路控制的CiFET：具有用于电流旁路控制的晶体管Q77a的P80和N80、具有用于电流旁路控制的晶体管Q77b的P81和N81、具有用于电流旁路控制的晶体管Q77c的P82和N82以及具有用于电流旁路控制的晶体管Q77d的P83和N83。对于每个对，栅极端子N80d和P80d、N81d和P81d、N82d和P82d以及N83d和P83d连接在一起以形成输入，且漏极端子N80c和P80c、N81c和P81c、N82c和P82c以及N83c和P83c连接在一起以形成输出；且先前对的输出由后续对的输入接收。NiFET N80、N81、N82和N83各自的源极沟道N80a、N81a、N82a和N83a接收负电源Vss；PiFET P80、P81、P82和P83各自的源极沟道P80a、P81a、P82a和P83a接收负电源Vdd，第一对的输入形成为输入in70q，且最后一个对的输出形成输出out70q。每个对的输入通过电容器C80a和C80b、C81a和C81b、C82a和C82b以及C80a和C80b电容耦合到正Vdd和负电源Vss。晶体管Q77a、Q77b、Q77c和Q77d通过控制信号ctr70q激活以分别控制iPort P80b与N80b、P81b与N81b、P82b与N82b以及P83b与N83b之间的连接。延迟级的数目可取决于延迟要求或所针对的应用而通过简单地添加/减去所需的延迟级数目来调整。
图8a(1)示出根据本发明的锁存电流比较器900的示意图。比较器900包括CiTIA710m和比较器COMP。CiTIA 710m与图4e(1)中所示的CiTIA 710完全相同，接收电流输入70m、71m、72m和73m。比较器COMP包含两个CiFET 300a和300b，其中的每个与图3a、3g等中所示的CiFET 300相同。第一组开关SS90a、SS90b和SS90c在控制信号的“设置”相期间闭合以连通，且第二组开关ES90a和ES90b在控制信号的“启动”相期间闭合以连通。比较器COMP包含第一电容器COS90a和第二电容器COS90b，其各自具有第一端子和第二端子。第一电容器COS90a的第二端子连接到第一CiFET300a的输入。第一CiFET 300a的输出电容耦合到第二CiFET 300b的输入。来自第二CiFET 300b的输出形成电路900的输出900out。电容器COS90b存储两个CiFET 300a和300b自偏置电压之间的差，而电容器COS90a存储CiFET 300a的自偏置电压与差分TIA 710m的正参考电压79m之间的差以供在操作的设置相期间进行比较。
在控制信号的“设置”相期间，第一和第二开关SS90a、SS90b和SS90c以及ES90a和ES90b使CTIA 710m的正电压输出79m与第一电容器COS90a的第一端子耦合，通过将第一CiFET 300a的输出连接到其输入而使其自偏置，且进一步通过将第二CiFET300b的输出连接到其输入而使其自偏置，同时第二电容器COS90b存储这两个自偏置电压之间的任何微小偏移电压差。
在控制信号的“启动”相的起点处，第一和第二开关SS90a、SS90b和SS90c以及ES90a使正电压79m与负电压78m之间的差即刻耦合到第一电容器COS90a的第一和第二端子，且通过第一锁存器CiFET 300a的输入输入。在短暂的逻辑缓冲传播延迟之后，第二CiFET 300b的输出开关ES90b闭合通过第一CiFET 300a的输入，从而形成快速AC正反馈锁存环路。此短暂的逻辑缓冲延迟允许CiFET 300a和300b在由TIA输出79m和78m的差所赋予的其适当极性方向上起动。理想地，一旦CiFET 300b的输出开始移动，则正反馈环路闭合，从而驱使比较器一直锁存为其逻辑状态，所述逻辑状态将迅速地传递到此比较器所嵌入的系统上。
对于甚至更高的比较器决策速度，锁存电流比较器900可任选地具有前馈电容器CFF90p和CFF90n，所述前馈电容器将第一CiFET 300a的输入电容耦合到第二CiFET300b的iPort。
由于CiTIA具有四重输入，因此可视需要比较电流的多个组合和方向。图7k中推荐的任何一个和所有逻辑组合连同复制差分反相输入一起都是有效。线材“或”/“与”输入的数目近似无限，从而开启通向数据总线操作之门。不同于电压输入比较器，未使用的输入仅保留开路。由于所有电流输入参考其iPort终端而非电流源电压，因此使用电流输入能提供较高抗噪声度，从而在信号源与电流比较器之间提供对电源噪声的极佳抗扰性。还由于电流信号并不具有电压的显著改变，因此在高速下，线材寄生电容并不使电路负载过重或消耗额外功率。图7j和7k的这种电荷模式逻辑(CML)连同此锁存器一起成为在离散级或其中采用连续模拟级的神经形态电路系列上操作的逻辑系列的基础。回顾图4p，这些电荷模式TIA电路直到毫伏电源电平的低电压下都能很好操作，其中其抗噪声度仍保存，且图4f的功率约在每栅极一皮瓦。电源电压可用于有效地(在操作时)限制速度到功率操作点以有效地关闭部分逻辑同时保持其操作状态。
术语定义：
iFET：4端子(加上体)装置，类似于场效应晶体管但具有使所述装置对电流输入刺激作出响应的额外控制连接。
源极沟道：iPort扩散与源极扩散之间的半导体区域。此区域中的导电通过栅极上的合适电压实现。
漏极沟道：漏极扩散与iPort扩散之间的半导体区域。此区域中的导电通过栅极上的合适电压实现。
CiFET：图3a中所示的单级互补iFET复合装置。
过饱和：指数性导电条件，类似于弱反型，但具有高栅极过驱动和沿着导电沟道的强制低电压。图2b#23b。
前馈：在早期为预测最终值而呈现有关输出的信号的技术。
自偏置：不同于固定偏置电路，自偏置电路调整以适应局部条件，从而确立最优操作点。
双重性：(定理、表达等中)通过变量对的互换而与另一项相关，例如在“跨导”到“跨阻”中的电流和电压。
跨阻：是跨导的双重性，偶尔称为互阻。所述术语是转移电阻的缩写式。它是指两个输出点处的电压的改变与相关的通过两个输入点的电流的改变之间的比率，且用符号表示为rm：
跨阻的SI单位就是欧姆，如同电阻。
对于小的信号交流电，本定义更简单：
跨阻抗：类似于跨阻，但进一步包含用于高频率应用的复杂变量。
跨导是某些电子组件的属性。电导与电阻互反；跨导是输出处的电流变化与输入处的电压变化的比率。它写作gm。对于直流电，跨导如下定义：
对于小的信号交流电，本定义更简单：
跨导是转移电导的缩写式。电导的旧单位姆欧(欧姆倒写)被替换为SI单位西门子，符号为S(1西门子＝1安培每伏)。
跨导线性电路：跨导线性电路是使用跨导线性原理执行其功能的电路。这些是可使用遵从指数电流-电压特性的晶体管——这包含BJT和呈弱反型的CMOS晶体管——制造的电流模式电路。
亚阈值导电或亚阈值漏电或亚阈值漏极电流是MOSFET的源极与漏极之间在晶体管处于亚阈值区或弱反型区(即，栅源电压低于阈值电压)中时的电流。Tsividis中描述了各种反型程度的术语。(Yannis Tsividis(1999)；《MOS晶体管的操作和建模》(第二版)；纽约：麦格劳-希尔(McGraw-Hill)；第99页；ISBN 0-07-065523-5。)
亚阈值斜率：在亚阈值区中，漏极电流行为虽然受栅极端子控制但仍类似于前向偏置二极管的按指数律增大的电流。因此，在漏极、源极和块体电压固定的情况下的对数漏极电流与栅极电压的绘图将展现此MOSFET操作状态中的近似对数线性行为。其斜率是亚阈值斜率。
扩散电流：扩散电流是半导体中由电荷载流子(空穴和/或电子)的扩散产生的电流。扩散电流可与因半导体中的电场而形成的漂移电流的方向相同或相反。在p-n结中的均衡状态下，耗尽区中的前向扩散电流与反向漂移电流平衡，使得净电流为零。扩散电流和漂移电流一起通过漂移-扩散方程进行描述。
漏极感应势垒降低：漏极感应势垒降低或DIBL是MOSFET中的短沟道效应，最初是指晶体管的阈值电压在较高漏极电压下减小。
随着沟道长度减小，来自源极的电子在其通往漏极的过程中要越过的势垒减小。
随着沟道长度减小，亚阈值区(弱反型)中的DIBL效应最初以亚阈值电流与栅偏置曲线的简单平移且漏极电压改变的形式出现，这可建模为在漏极偏置情况下的阈值电压简单改变。然而，在更短长度下，电流与栅偏置曲线的斜率减小，即，其需要栅偏置的较大改变来实现漏极电流的相同改变。在极其短的长度下，栅极完全无法关断装置。这些效应无法建模为阈值调整。
DIBL还影响有源模式中的电流与漏极偏置曲线，使得电流随着漏极偏置而增大，从而降低MOSFET输出电阻。这种增大超出了对输出电阻的正常沟道长度调制，且无法总是建模为阈值调整。
Claims (17)
1.一种跨阻抗放大器，包括：
a.第一对互补的第一n型电流场效应晶体管(NiFET)和第一p型电流场效应晶体管(PiFET)；
b.第二对互补的第二NiFET和第二PiFET；
其中所述NiFET和PiFET中的每个包括：
源极端子、漏极端子、栅极端子和所述PiFET和NiFET中的所述每个的对应导电类型的扩散端子，界定所述源极端子与所述扩散端子之间的源极沟道以及所述漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且所述栅极端子电容耦合到所述源极沟道和所述漏极沟道；
其中所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接在一起以形成用于所述每个互补对的共用栅极端子，所述每个对的所述NiFET的所述源极端子连接到负电源且所述每个对的所述PiFET的所述源极端子连接到正电源，且所述NiFET和所述PiFET的漏极端子连接在一起以形成输出；以及
其中所述第一互补对的所述共用栅极和所述第二互补对的所述共用栅极与所述第二互补对的所述输出连接以产生偏置电压输出；
所述第一NiFET的所述扩散端子和所述第一PiFET的所述扩散端子中的至少一个或两个接收输入电流；以及
所述第一互补对的所述输出形成所述跨阻抗放大器的电压输出。
2.根据权利要求1所述的跨阻抗放大器，其中调整所述第一和第二NiFET和所述第一和第二PiFET的所述源极沟道的宽长比与所述漏极沟道的宽长比的比率以获得合适的输入电阻。
3.根据权利要求1所述的跨阻抗放大器，其中调整所述第一和第二NiFET和所述第一和第二PiFET的所述源极沟道的宽长比与所述漏极沟道的宽长比的比率以获得合适的跨阻。
4.根据权利要求1所述的跨阻抗放大器，其中调整所述第一和第二NiFET和所述第一和第二PiFET的所述源极沟道的宽长比与所述漏极沟道的宽长比的比率以获得合适的增益。
5.根据权利要求1所述的跨阻抗放大器，进一步包括用于放大所述跨阻抗放大器的所述电压输出的输出放大器。
6.根据权利要求5所述的跨阻抗放大器，其中所述输出放大器包括第三对互补的第三NiFET和第三PiFET，其中
所述第三NiFET和所述第三PiFET中的每个包括：
所述第三PiFET和所述第三NiFET中的所述每个的对应导电类型的扩散端子，界定源极端子与所述扩散端子之间的源极沟道以及漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且栅极端子电容耦合到所述源极沟道和所述漏极沟道；
其中所述第三PiFET的所述栅极端子和所述第三NiFET的所述栅极端子连接在一起以形成共用栅极端子，所述第三NiFET的所述源极端子连接到负电源且所述第三PiFET的所述源极端子连接到正电源，且所述第三NiFET和所述第三PiFET的漏极端子连接在一起以形成输出；以及
其中所述第三互补对的所述共用栅极接收所述第一互补对的所述输出。
7.根据权利要求5所述的跨阻抗放大器，其中所述输出放大器包括多对互补的第三NiFET和第三PiFET，其中
所述第三NiFET和所述第三PiFET中的每个包括：
源极端子、漏极端子、栅极端子和所述第三PiFET和所述第三NiFET中的所述每个的对应导电类型的扩散端子，界定所述源极端子与所述扩散端子之间的源极沟道以及所述漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且所述栅极端子电容耦合到所述源极沟道和所述漏极沟道；
其中所述第三PiFET的所述栅极端子和所述第三NiFET的所述栅极端子连接在一起以形成共用栅极端子，所述第三NiFET的所述源极端子连接到负电源且所述第三PiFET的所述源极端子连接到正电源，且所述第三NiFET和所述第三PiFET的漏极端子连接在一起以形成所述多个互补对中的每个的输出；
其中所述多个互补对中的后续一个的所述共用栅极接收所述多个互补对中的先前一个的所述输出；以及
其中所述多个互补对中的所述第一个的所述共用栅极接收所述第一互补对的所述输出。
8.根据权利要求7所述的跨阻抗放大器，其中所述多个互补对中的所述第二个的所述输出进一步电容耦合到所述多个互补对中的所述第一个的所述第三NiFET的所述扩散端子以及所述多个互补对中的所述第一个的所述第三PiFET的所述扩散端子。
9.根据权利要求8所述的跨阻抗放大器，其中所述输出放大器进一步包括前馈放大器，所述前馈放大器接收所述第一互补对的所述输出且将所述前馈放大器的输出与所述多个互补对中的所述最末一个的所述输出耦合。
10.根据权利要求9所述的跨阻抗放大器，其中所述前馈放大器是第四对互补的第四NiFET和第四PiFET，
所述第四NiFET和所述第四PiFET中的每个包括：
所述第四PiFET和所述第四NiFET中的所述每个的对应导电类型的扩散端子，界定源极端子与所述扩散端子之间的源极沟道以及漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且栅极端子电容耦合到所述源极沟道和所述漏极沟道；
其中所述第四PiFET的所述栅极端子和所述第四NiFET的所述栅极端子连接在一起以形成共用栅极端子，所述第四NiFET的所述源极端子连接到负电源且所述第四PiFET的所述源极端子连接到正电源，且所述第四NiFET和所述第四第三PiFET的漏极端子连接在一起以形成所述前馈放大器的所述输出；
其中所述第四互补对的所述共用栅极接收所述多个互补对中的所述最末一个的所述输出。
11.一种差分放大器，用于放大第一输入与第二输入之间的差，所述第一和第二输入中的每个具有负极性输入和正极性输入，所述差分放大器包括：
a.第一对互补的第一n型电流场效应晶体管(NiFET)和第一p型电流场效应晶体管(PiFET)；
b.第二对互补的第二NiFET和第二PiFET；以及
c.第三对互补的第三NiFET和第三PiFET；
其中所述NiFET和PiFET中的每个包括：
源极端子、漏极端子、栅极端子和所述每个PiFET和NiFET的所述对应导电类型的扩散端子，界定所述源极端子与所述扩散端子之间的源极沟道以及所述漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且所述栅极端子电容耦合到所述源极沟道和所述漏极沟道；
其中所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接在一起以形成用于所述每个互补对的共用栅极端子，所述每个互补对的所述NiFET的所述源极端子连接到负电源且所述每个对的所述PiFET的所述源极端子连接到正电源，且所述每个互补对的所述NiFET和所述PiFET的漏极端子连接在一起以形成输出；以及
其中所述第一互补对的所述共用栅极、所述第二互补对的所述共用栅极和所述第三互补对的所述共用栅极与所述第二互补对的所述输出连接以用于产生偏置电压输出；
所述第三PiFET的所述扩散端子接收所述第一输入的所述负极性输入；
所述第一PiFET的所述扩散端子接收所述第一输入的所述正极性输入；
所述第三NiFET的所述扩散端子接收所述第二输入的所述负极性输入；
所述第一NiFET的所述扩散端子接收所述第二输入的所述正极性输入；以及
所述第一互补对的所述输出形成所述差分放大器的输出。
12.一种光学信号接收器，包括：
a.光电二极管，包括阴极和阳极；
b.用于所述光电二极管的参考件，包括阴极和阳极；
c.差分电流放大器，包括第一、第二和第三对互补的n型电流场效应晶体管(NiFET)和p型电流场效应晶体管(PiFET)；
其中所述NiFET和PiFET中的每个包括：
源极端子、漏极端子、栅极端子和所述PiFET和NiFET中的所述每个的对应导电类型的扩散端子，界定所述源极端子与所述扩散端子之间的源极沟道以及所述漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且所述栅极端子电容耦合到所述源极沟道和所述漏极沟道；
所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接在一起以形成共用栅极端子，所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子连接到正电源，且所述NiFET和所述PiFET的漏极端子连接在一起以形成输出；
所述第一互补对的所述共用栅极和所述第二互补对的所述共用栅极与所述第二互补对的所述输出连接，且由所述第三互补对的所述共用栅极端子接收；
所述第一互补对中的所述PiFET的所述扩散端子接收所述光电二极管的所述阴极；
所述第三互补对中的所述PiFET的所述扩散端子接收所述参考件的所述阴极；
所述第一互补对中的所述NiFET的所述扩散端子接收所述参考件的所述阳极；
所述第三互补对中的所述NiFET的所述扩散端子接收所述光电二极管的所述阳极；以及
所述第一互补对的所述输出形成电压输出，且所述第三互补对的所述输出提供偏置电压以用于所述电压输出。
13.一种无线信号收发器，包括：
a.无线天线；
b.差分电流放大器，包括第一、第二和第三对互补的n型电流场效应晶体管(NiFET)和p型电流场效应晶体管(PiFET)；
其中所述NiFET和PiFET中的每个包括：
源极端子、漏极端子、栅极端子和所述PiFET和NiFET中的所述每个的对应导电类型的扩散端子，界定所述源极端子与所述扩散端子之间的源极沟道以及所述漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且所述栅极端子电容耦合到所述源极沟道和所述漏极沟道；
所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接在一起以形成共用栅极端子，所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子连接到正电源，且所述NiFET和所述PiFET的漏极端子连接在一起以形成输出；
所述第一互补对的所述共用栅极和所述第二互补对的所述共用栅极与所述第二互补对的所述输出连接，且由所述第三互补对的所述共用栅极端子接收；
所述第一互补对中的所述PiFET的所述扩散端子接收所述天线；
所述第三互补对中的所述PiFET的所述扩散端子与所述天线电阻耦合；
所述第一、第二和第三互补对中的所述NiFET的所述扩散端子连接在一起以接收用于增益控制的电流；
所述第一互补对的所述输出形成电压输出，所述第二互补对的所述输出向所述电压输出提供模拟接地，且所述第三互补对的所述输出向所述电压输出提供偏置电压。
14.一种增益可控跨阻抗放大器，包括：
a.正电流输入端子和负电流输入端子，
b.正电压输出端子和负电压输出端子；
c.偏置输出端子；
d.第一对互补的第一n型电流场效应晶体管(NiFET)和第一p型电流场效应晶体管(PiFET)；
e.第二对互补的第二NiFET和第二PiFET；以及
f.第三对互补的第三NiFET和第三PiFET；
其中所述NiFET和PiFET中的每个包括：
源极端子、漏极端子、栅极端子和所述每个PiFET和NiFET的所述对应导电类型的扩散端子，界定所述源极端子与所述扩散端子之间的源极沟道以及所述漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且所述栅极端子电容耦合到所述源极沟道和所述漏极沟道；
其中所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接在一起以形成用于所述每个互补对的共用栅极端子，所述每个互补对的所述NiFET的所述源极端子连接到负电源且所述每个对的所述PiFET的所述源极端子连接到正电源，且所述每个互补对的所述NiFET和所述PiFET的漏极端子连接在一起以形成输出；且其中
所述第三NiFET的所述扩散端子接收所述负电流输入端子；
所述第一NiFET的所述扩散端子接收所述正电流输入端子；
所述第一互补对的所述共用栅极、所述第二互补对的所述共用栅极和所述第三互补对的所述共用栅极与所述第二互补对的所述输出连接以用于所述偏置电压输出端子；
所述第一互补对的所述输出端子连接到所述正电压输出端子；
所述第三互补对的所述输出端子连接到所述负电压输出端子；
其中所述增益可控跨阻抗放大器进一步包括增益控制开关以供选择性地将所述负电压供应连接到所述第一、第二和第三PiFET的所述扩散端子。
15.一种隔离器电路，包括：
a.差分电流放大器，包括第一、第二和第三对互补的n型电流场效应晶体管(NiFET)和p型电流场效应晶体管(PiFET)；
其中所述NiFET和PiFET中的每个包括：
源极端子、漏极端子、栅极端子和所述PiFET和NiFET中的所述每个的对应导电类型的扩散端子，界定所述源极端子与所述扩散端子之间的源极沟道以及所述漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且栅极端子电容耦合到所述源极沟道和所述漏极沟道，且所述栅极端子电容耦合到所述源极沟道和所述漏极沟道；
所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接在一起以形成共用栅极端子，所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子连接到正电源，且所述NiFET和所述PiFET的漏极端子连接在一起以形成输出；
其中所述第一互补对的所述共用栅极和所述第二互补对的所述共用栅极与所述第二互补对的所述输出连接，且由所述第三互补对的所述共用栅极端子接收；
所述第一互补对中的所述PiFET的所述扩散端子耦合到输入和输出端子；
所述第三互补对中的所述PiFET的所述扩散端子与所述输入和输出端子电阻耦合；
所述第一、第二和第三互补对中的所述NiFET的所述扩散端子连接在一起以接收用于增益控制的电流；
所述第一互补对的所述输出形成电压输出，所述第二互补对的所述输出向所述电压输出提供模拟接地，且所述第三互补对的所述输出向所述电压输出提供偏置电压。
16.一种耦合到多个输入和输出端子的多输入输出环行器电路，包括：
a.多个差分电流放大器，每个差分电流放大器包括第一第二和第三对互补的n型电流场效应晶体管(NiFET)和p型电流场效应晶体管(PiFET)；
所述NiFET和PiFET中的每个包括：
i.源极端子、漏极端子、栅极端子和所述PiFET和NiFET中的所述每个的对应导电类型的扩散端子，界定所述源极端子与所述扩散端子之间的源极沟道以及所述漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且栅极端子电容耦合到所述源极沟道和所述漏极沟道，且所述栅极端子电容耦合到所述源极沟道和所述漏极沟道；
ii.所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接在一起以形成共用栅极端子，所述NiFET的所述源极端子连接到负电源且所述PiFET的所述源极端子连接到正电源，且所述NiFET和所述PiFET的漏极端子连接在一起以形成输出；
其中所述第一互补对的所述共用栅极和所述第二互补对的所述共用栅极与所述第二互补对的所述输出连接，且由所述第三互补对的所述共用栅极端子接收；
所述第一互补对中的所述PiFET的所述扩散端子形成非反相正电流输入；
所述第三互补对中的所述PiFET的所述扩散端子形成反相正电流输入；
所述第一互补对中的所述NiFET的所述扩散端子形成非反相负电流输入；
所述第三互补对中的所述NiFET的所述扩散端子形成反相负电流输入；
所述第一互补对的所述输出形成非反相电压输出，所述第二互补对的所述输出向所述电压输出提供模拟接地，且所述第三互补对的所述输出向所述电压输出提供偏置电压；
其中所述多个所述差分电流放大器中的先前一个的所述非反相电压输出以电容和电阻方式耦合到多个所述差分电流放大器中的后续一个的所述非反相和所述反相正电流输入；以及
所述多个所述差分电流放大器中的最末一个的所述非反相电压输出以电容和电阻方式耦合到所述多个所述差分电流放大器中的第一个的所述非反相和所述反相正电流输入；
所述多个所述输入和输出端子中的对应一个耦合到所述多个所述差分电流放大器中的对应一个的所述反相正电流输入。
17.一种锁存电流比较器，包括：
a.差分放大器，用于放大第一输入与第二输入之间的差，所述第一和第二输入中的每个具有负极性输入和正极性输入，所述差分放大器包括：
i.第一对互补的第一n型电流场效应晶体管(NiFET)和第一p型电流场效应晶体管(PiFET)；
ii.第二对互补的第二NiFET和第二PiFET；以及
iii.第三对互补的第三NiFET和第三PiFET；以及
b.比较器，包括：
i.第四对互补的第四NiFET和第四PiFET；
ii.第五对互补的第五NiFET和第五PiFET；
iii.多个开关，可对在启动相和设置相交替的控制信号进行操作；
iv.第一电容器和第二电容器，各自具有第一端子和第二端子；
其中所述NiFET和PiFET中的每个包括：
源极端子、漏极端子、栅极端子和所述每个PiFET和NiFET的所述对应导电类型的扩散端子，界定所述源极端子与所述扩散端子之间的源极沟道以及所述漏极端子与所述扩散端子之间的漏极沟道，所述扩散端子引起整个所述源极和漏极沟道中的所述扩散电荷密度的改变，且所述栅极端子电容耦合到所述源极沟道和所述漏极沟道；
其中所述PiFET的所述栅极端子和所述NiFET的所述栅极端子连接在一起以形成用于所述每个互补对的共用栅极端子，所述每个互补对的所述NiFET的所述源极端子连接到负电源且所述每个对的所述PiFET的所述源极端子连接到正电源，且所述每个互补对的所述NiFET和所述PiFET的漏极端子连接在一起以形成输出；以及
其中所述第一互补对的所述共用栅极、所述第二互补对的所述共用栅极和所述第三互补对的所述共用栅极与所述第二互补对的所述输出连接以用于产生偏置电压输出；
所述第三PiFET的所述扩散端子接收所述第一输入的所述负极性输入；
所述第一PiFET的所述扩散端子接收所述第一输入的所述正极性输入；
所述第三NiFET的所述扩散端子接收所述第二输入的所述负极性输入；
所述第一NiFET的所述扩散端子接收所述第二输入的所述正极性输入；以及
所述第一互补对的所述输出形成所述差分放大器的正电压输出；
所述第三互补对的所述输出形成所述差分放大器的负电压输出；
其中所述第四互补对的所述输出通过所述第二电容器电容耦合到所述第五互补对的所述输入；
所述第一电容器的所述第二端子耦合到所述第四互补对的所述输入；
在所述控制信号的所述设置相期间，所述多个开关使所述差分放大器的所述正电压输出与所述第一电容器的所述第一端子耦合，通过将所述第四互补对的所述输出连接到所述第四互补对的所述输入而使所述第四互补对自偏置，且通过将所述第五互补对的所述输出连接到所述第五互补对的所述输入而使所述第五互补对自偏置；
在所述控制信号的所述启动相期间，所述多个开关使所述差分放大器的所述负电压输出耦合到所述第一电容器的所述第一端子，且使所述第五互补对的所述输出耦合到所述第四互补对的所述输入。
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