JPS59198749A - 相補形電界効果トランジスタ - Google Patents
相補形電界効果トランジスタInfo
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- JPS59198749A JPS59198749A JP58074274A JP7427483A JPS59198749A JP S59198749 A JPS59198749 A JP S59198749A JP 58074274 A JP58074274 A JP 58074274A JP 7427483 A JP7427483 A JP 7427483A JP S59198749 A JPS59198749 A JP S59198749A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技ｒ分野〕
この発明は相補形絶縁ゲート電界効果トランジスタのラ
ッチアンプ耐圧を改善するための改良に関するものであ
る。以下、相補形ＭＯ８電界効果トランジスタ（以下ｒ
０ＭＯ８ＦＥＴＪという。）を例に挙げて説明する。
ッチアンプ耐圧を改善するための改良に関するものであ
る。以下、相補形ＭＯ８電界効果トランジスタ（以下ｒ
０ＭＯ８ＦＥＴＪという。）を例に挙げて説明する。
第１図は従来の（３ＭＯ８ＦＥＴの構造の一例を示す模
式断面図で、（１）はｎ形半導体基板、（２）はその一
部に形成されたｐ形のウェル領域、［３１、＋４１は基
板＋１１の表面部に形成されｐチャネルＭＯＳ ＦＥＴ
（ｐ −ＭＯ８Ｔ）のソース、ドレイン領域を構成す
るｐ形拡散領域、（５１、＋６１はｐ形つェル領域（２
）の表面部に形成されｎチャネルＭＯ８ＦＢＴ（ｎ−Ｍ
Ｏ８Ｔ）のソース。
式断面図で、（１）はｎ形半導体基板、（２）はその一
部に形成されたｐ形のウェル領域、［３１、＋４１は基
板＋１１の表面部に形成されｐチャネルＭＯＳ ＦＥＴ
（ｐ −ＭＯ８Ｔ）のソース、ドレイン領域を構成す
るｐ形拡散領域、（５１、＋６１はｐ形つェル領域（２
）の表面部に形成されｎチャネルＭＯ８ＦＢＴ（ｎ−Ｍ
Ｏ８Ｔ）のソース。
ドレイン領域を構成するｎ形拡散領域、（７）はｎ形基
板ｆｉ＋へのコンタクト用ｎ形拡散領域、（８）はｐ形
ウェル領域（２）へのコンタクト用ｐ形拡散領域、（９
）は両ＭＯＢＴを分離する厚い酸化膜、＋１０１ ハｐ
−ＭＯ８Ｔのゲート電極、（１りはｎ−ＭＯ８Ｔのゲー
ト電極、ｏ２）。
板ｆｉ＋へのコンタクト用ｎ形拡散領域、（８）はｐ形
ウェル領域（２）へのコンタクト用ｐ形拡散領域、（９
）は両ＭＯＢＴを分離する厚い酸化膜、＋１０１ ハｐ
−ＭＯ８Ｔのゲート電極、（１りはｎ−ＭＯ８Ｔのゲー
ト電極、ｏ２）。
０（支）は電源配線、（１４）は出方配線、（１５）は
両ＭＯ８Ｔのゲート電極（＋ｏ） 、 （Ｉｔ）に共通
の久方を供給する大刀配線である。
両ＭＯ８Ｔのゲート電極（＋ｏ） 、 （Ｉｔ）に共通
の久方を供給する大刀配線である。
この０ＭＯ８ＦＥＴについてラッチアップ現象を説明す
る。電源配線（国に５Ｖ、電源配線θ３）に。■の。
る。電源配線（国に５Ｖ、電源配線θ３）に。■の。
電圧が印加されている場合、出方配線（Ｉ４）に雑音と
して瞬間的に正の過大電圧が印加されると、ｐ形拡散領
域（４）が基板（１）に対して順方向にバイアスされ、
正孔が基板（１］に大量に注入される。この正孔は基板
ｆｌｌ内では少数キャリヤであるので、一部は再結合に
よって消滅するが残りの一部は拡散してｐ形つェル（２
）に達し、ウェル（２）内を伝導してｐ形拡散領域（８
）から外部電流として出て行く。このように正孔がウェ
ル（２）内を伝導するので、ウェル（２）内部の電位は
ＯＶに一定ではなくて、若干正電位に持ち上がる。これ
によって、ｎ形拡散領域（５）とｐ形つェル（２）とか
らなるダイオードが順方向にバイアスされ、ｎ形拡散領
域（５）から電子がｐ形つェル（２）へ注入される。こ
の電子の一部が拡散して基板＋１１に達すると、基板電
流となってｎ形拡散領域（７）から流れ出る。これによ
って基板ｆｌｔ内の電位も５■に一定ではなく、５■よ
りもやや低くなる。
して瞬間的に正の過大電圧が印加されると、ｐ形拡散領
域（４）が基板（１）に対して順方向にバイアスされ、
正孔が基板（１］に大量に注入される。この正孔は基板
ｆｌｌ内では少数キャリヤであるので、一部は再結合に
よって消滅するが残りの一部は拡散してｐ形つェル（２
）に達し、ウェル（２）内を伝導してｐ形拡散領域（８
）から外部電流として出て行く。このように正孔がウェ
ル（２）内を伝導するので、ウェル（２）内部の電位は
ＯＶに一定ではなくて、若干正電位に持ち上がる。これ
によって、ｎ形拡散領域（５）とｐ形つェル（２）とか
らなるダイオードが順方向にバイアスされ、ｎ形拡散領
域（５）から電子がｐ形つェル（２）へ注入される。こ
の電子の一部が拡散して基板＋１１に達すると、基板電
流となってｎ形拡散領域（７）から流れ出る。これによ
って基板ｆｌｔ内の電位も５■に一定ではなく、５■よ
りもやや低くなる。
従って、ｐ形拡散領域（３）とｎ形基板（１）とで構成
されるダイオードが順方向にバイアスされ、正孔が基板
（＋）へ注入される。この正孔はｐ形拡散領域（４）か
ら注入された正孔と同様にｐ形つェル（２）内まで拡散
して行き、ウェル（２）内の電位をさらに高める。
されるダイオードが順方向にバイアスされ、正孔が基板
（＋）へ注入される。この正孔はｐ形拡散領域（４）か
ら注入された正孔と同様にｐ形つェル（２）内まで拡散
して行き、ウェル（２）内の電位をさらに高める。
これによってｎ形拡散領域（５）からｐ形つェル（２）
への電子の注入がさらに増大し、これがまたｐ形拡散領
域（５）からの基板（１）への正孔注入量を増大させる
０ このように正帰還がかかると、もはや出力配線（１４）
への雑音がなくなり、ｐ形拡散領域（４）からの基板＋
１＋への正孔の注入がなくなっても、電源配線０２）と
０３）との間に過電流が流れつづける。これが０ＭＯ８
ＦＥＴのラッチアップ現象といわれるものである。
への電子の注入がさらに増大し、これがまたｐ形拡散領
域（５）からの基板（１）への正孔注入量を増大させる
０ このように正帰還がかかると、もはや出力配線（１４）
への雑音がなくなり、ｐ形拡散領域（４）からの基板＋
１＋への正孔の注入がなくなっても、電源配線０２）と
０３）との間に過電流が流れつづける。これが０ＭＯ８
ＦＥＴのラッチアップ現象といわれるものである。
そして、最初に出力配線（Ｉ４）に加わるトリガ雑音は
正、負いずれでも、また電源配線にトリガ雑音が加わっ
た場合でも、最初のキャリヤの注入位置が異なるだけで
最終的には電源配線間に過大電流が流れるという点では
同様である。
正、負いずれでも、また電源配線にトリガ雑音が加わっ
た場合でも、最初のキャリヤの注入位置が異なるだけで
最終的には電源配線間に過大電流が流れるという点では
同様である。
従来の０ＭＯ８ＦＥＴではこれを防止するためにｐ−Ｍ
ＯＥＩＴとｎ−ＭＯ８Ｔとの距離を犬きくする、ウェル
接合を深くする、基板またはウェルの電位を固定するた
めにＭＯ８Ｔの周囲を拡散層からなるガードリングで囲
むなどの方法がとられている。しかし、このような方法
で充分なラッチアップ耐量−を得るには集積度が相当慢
性になり、高密度集積化には不向きである。
ＯＥＩＴとｎ−ＭＯ８Ｔとの距離を犬きくする、ウェル
接合を深くする、基板またはウェルの電位を固定するた
めにＭＯ８Ｔの周囲を拡散層からなるガードリングで囲
むなどの方法がとられている。しかし、このような方法
で充分なラッチアップ耐量−を得るには集積度が相当慢
性になり、高密度集積化には不向きである。
この発明は以上のような点に鑑みてなされたもので、半
導体基板へのコンタクト用の拡散領域とウェルへのコン
タクト用の拡散領域との少なくとも一方を、それに隣接
するＭ ＯＳ Ｔのソース拡散領域よりも表面不純物濃
度は低く、拡散深さを深くし、かつ当該ソース拡散領域
に１なるように構成することによって、ソース拡散領域
からのキャリヤの注入を少なくシ、ラッチアップ現象の
要因である前述の正帰還ループの利得を少なくし、もっ
て、集積度を犠牲にすることなくラッチアップ耐量の大
きい０ＭＯ８ＦＥＴ ｋ ｋ供するものである。
導体基板へのコンタクト用の拡散領域とウェルへのコン
タクト用の拡散領域との少なくとも一方を、それに隣接
するＭ ＯＳ Ｔのソース拡散領域よりも表面不純物濃
度は低く、拡散深さを深くし、かつ当該ソース拡散領域
に１なるように構成することによって、ソース拡散領域
からのキャリヤの注入を少なくシ、ラッチアップ現象の
要因である前述の正帰還ループの利得を少なくし、もっ
て、集積度を犠牲にすることなくラッチアップ耐量の大
きい０ＭＯ８ＦＥＴ ｋ ｋ供するものである。
第２図はこの発明の一実施例の構成を示す断面図で、以
下第１図の従来例と同一符号は同一または和尚部分を示
し、その説明は皇祖を避ける。この実施例ではｎ形基板
（１）へのコンタクト用ｎ形拡散領域（７）、およびｐ
形つェル領域（２）へのコンタクト用ｐ形拡散領域（８
）においては、それぞれｐ−ＭＯ６Ｔのｐ形ソース拡散
領域（３）およびｎ−ＭＯ８Ｔのｎ形ンース拡散領域に
比較して表面不純物濃度は低く、拡散深さを深くし、し
かも上記各コンタクト用拡散領域＋７＋ 、 （８）は
ぞれぞれ上記各ソース拡散領域＋３１ 、 ＋４１の下
面を包むように起ひて重なった形となシ、その延びた先
端がそれぞれのＭＯ８Ｔのゲート領域に可能な限り近づ
くように構成されている。
下第１図の従来例と同一符号は同一または和尚部分を示
し、その説明は皇祖を避ける。この実施例ではｎ形基板
（１）へのコンタクト用ｎ形拡散領域（７）、およびｐ
形つェル領域（２）へのコンタクト用ｐ形拡散領域（８
）においては、それぞれｐ−ＭＯ６Ｔのｐ形ソース拡散
領域（３）およびｎ−ＭＯ８Ｔのｎ形ンース拡散領域に
比較して表面不純物濃度は低く、拡散深さを深くし、し
かも上記各コンタクト用拡散領域＋７＋ 、 （８）は
ぞれぞれ上記各ソース拡散領域＋３１ 、 ＋４１の下
面を包むように起ひて重なった形となシ、その延びた先
端がそれぞれのＭＯ８Ｔのゲート領域に可能な限り近づ
くように構成されている。
このような構造では、例えば、出力配線（１４）から正
のサージ雑音が入った場合、ｐ形拡散領域（４）から正
孔がｎ形基板（１）へ注入され、その一部がｐ形つェル
（２）に到達し、ｐ形拡散領域（８）から流れ出る−０
しかし、ｎ形ソース拡散領域（５）の大部分が、ｐ形つ
ェル（２）よりも格段に不純物濃度の高いｐ形拡散領域
（８）で囲まれているので、ｎ形ソース拡散領域（５）
からの電子の注入は、従来の構造の場合に比して十分に
少なくなる。このことは基板ｆｉｌ側のｐ形ソース拡散
領域（３）からの正孔の注入についても同様でちる。従
って、ラッチアップ現象の原因をなしている前述の正帰
還ループの利得が大幅に低下したことになり、ラッチア
ップ耐量は向上する。
のサージ雑音が入った場合、ｐ形拡散領域（４）から正
孔がｎ形基板（１）へ注入され、その一部がｐ形つェル
（２）に到達し、ｐ形拡散領域（８）から流れ出る−０
しかし、ｎ形ソース拡散領域（５）の大部分が、ｐ形つ
ェル（２）よりも格段に不純物濃度の高いｐ形拡散領域
（８）で囲まれているので、ｎ形ソース拡散領域（５）
からの電子の注入は、従来の構造の場合に比して十分に
少なくなる。このことは基板ｆｉｌ側のｐ形ソース拡散
領域（３）からの正孔の注入についても同様でちる。従
って、ラッチアップ現象の原因をなしている前述の正帰
還ループの利得が大幅に低下したことになり、ラッチア
ップ耐量は向上する。
第３図はこの発明の他の実施例の構成を示す断面図で、
この実施例ではｐ形つェル（２）へのコンタクト用ｐ形
拡散領域（８）のみをｎ−ＭＯ８Ｔのｎ形ンース拡散領
域（６）＆こ比べて表面不純物濃度は低く、拡散深さを
深くして、そのコンタクト用ｐ形拡散領域（８）はｎ形
ンース拡散領域（５）の下面を包むように延びて皇なっ
た形となり、その延びた先端はｎ−ＭＯ６Ｔのゲート領
域に可能な限り近づくように構成されている。この構成
でも、ラッチアップ現象の原因をなしている前述の正帰
還ループの利得は低下し、ラッチアップ耐量の向上は可
能である。
この実施例ではｐ形つェル（２）へのコンタクト用ｐ形
拡散領域（８）のみをｎ−ＭＯ８Ｔのｎ形ンース拡散領
域（６）＆こ比べて表面不純物濃度は低く、拡散深さを
深くして、そのコンタクト用ｐ形拡散領域（８）はｎ形
ンース拡散領域（５）の下面を包むように延びて皇なっ
た形となり、その延びた先端はｎ−ＭＯ６Ｔのゲート領
域に可能な限り近づくように構成されている。この構成
でも、ラッチアップ現象の原因をなしている前述の正帰
還ループの利得は低下し、ラッチアップ耐量の向上は可
能である。
第２図の実施例の場合は従来例に比して、その製造に当
って少なくとも１回の拡散工程の追加が必要であるが、
第３図の実施例では工程の追加は不必妄である。その理
由は、通常、微細パターンのシリコン集積回路プロセス
におけるｎ形不純物にはヒ素（ＡＳ）、ｐ形不純物には
ポウ素（Ｂ）を用いるが、Ａｓの拡散係数はＢのそれに
比して格段。こ小さいので、通常はｐ膨拡散層の拡散深
場の方がｎ膨拡散層のそれに比して充分深くなっている
ことによる。ぞして、この関係はｐ形う広散層の表面不
純物濃度をｎ膨拡散層のそれのｌ／１０程度にしても同
様である。従って、第３図の実施例の構成を実現するに
は、ｐ形拡散領域＋３１ 、 ［４１、＋８＋を若干下
げ、その内のｐ膨拡散層（８）をｎ膨拡散層（６）と十
分重ね合わせ、ゲート領域に十分重づけるのみで実現で
きる。
って少なくとも１回の拡散工程の追加が必要であるが、
第３図の実施例では工程の追加は不必妄である。その理
由は、通常、微細パターンのシリコン集積回路プロセス
におけるｎ形不純物にはヒ素（ＡＳ）、ｐ形不純物には
ポウ素（Ｂ）を用いるが、Ａｓの拡散係数はＢのそれに
比して格段。こ小さいので、通常はｐ膨拡散層の拡散深
場の方がｎ膨拡散層のそれに比して充分深くなっている
ことによる。ぞして、この関係はｐ形う広散層の表面不
純物濃度をｎ膨拡散層のそれのｌ／１０程度にしても同
様である。従って、第３図の実施例の構成を実現するに
は、ｐ形拡散領域＋３１ 、 ［４１、＋８＋を若干下
げ、その内のｐ膨拡散層（８）をｎ膨拡散層（６）と十
分重ね合わせ、ゲート領域に十分重づけるのみで実現で
きる。
なお、上記実施例ではｎ形基板にｐ形つェルを形成した
場合について説明したが、ｐ形基板にｎ形つェルを形成
した場合も、この発明は上記実施例に準じて適用できる
。
場合について説明したが、ｐ形基板にｎ形つェルを形成
した場合も、この発明は上記実施例に準じて適用できる
。
以上説明したように、この発明では基板およびウェルの
コンタクト用拡散領域の少なくとも一方を、そのコンタ
クトを取っている基板またはウェル内に形成されるＭ工
６１Ｔのソース拡散領域と比べて表面不純物濃度は低く
、拡散深さを深く、そし。
コンタクト用拡散領域の少なくとも一方を、そのコンタ
クトを取っている基板またはウェル内に形成されるＭ工
６１Ｔのソース拡散領域と比べて表面不純物濃度は低く
、拡散深さを深く、そし。
て当該ソース拡散領域に重ね合わせて当該Ｍ工ＳＴのゲ
ート領域近傍壕で延びるように形成したので、ラッチア
ップ現象の原因をなす正帰還ループの利刊を低下さぜる
ことができ、集積度を低下させることなく、ランチアン
プ耐量の大きい相補形Ｍ工ＳＴが得られる。
ート領域近傍壕で延びるように形成したので、ラッチア
ップ現象の原因をなす正帰還ループの利刊を低下さぜる
ことができ、集積度を低下させることなく、ランチアン
プ耐量の大きい相補形Ｍ工ＳＴが得られる。
第１図は従来の０Ｍ０６ ＦＥＴの構造の一例を示す断
面図、第２図はこの発明の一実施例の構成を示す断面図
、第３図はこの発明の他の実施例の構成を示す断面図で
ある。 図において、（ｌｉはｎ形（第１導電形）半導体基板、
（２）はｐ形（第２導電形）ウェル領域、（３）はｐ−
ＭＯＥＥＴ （第１０Ｍ工５ＴＦＥＴ）のソース拡散領
域、（５）はｎ−ＭＯ８Ｔ（第２のＭ工５ＴＦＥＴ）の
ソース拡散領域、（７）は基板への（第１の）コンタク
ト用拡散領域、（８）はウェル領域への（第２の）コン
タクト用拡散領域である。 なお、図中同一符号は同一ま７こは相当部分を示す０ 代理人 大 岩 増 雄
面図、第２図はこの発明の一実施例の構成を示す断面図
、第３図はこの発明の他の実施例の構成を示す断面図で
ある。 図において、（ｌｉはｎ形（第１導電形）半導体基板、
（２）はｐ形（第２導電形）ウェル領域、（３）はｐ−
ＭＯＥＥＴ （第１０Ｍ工５ＴＦＥＴ）のソース拡散領
域、（５）はｎ−ＭＯ８Ｔ（第２のＭ工５ＴＦＥＴ）の
ソース拡散領域、（７）は基板への（第１の）コンタク
ト用拡散領域、（８）はウェル領域への（第２の）コン
タクト用拡散領域である。 なお、図中同一符号は同一ま７こは相当部分を示す０ 代理人 大 岩 増 雄
Claims (1)
- （１）第１導電形の半導体基板の主面部の一部に上記第
１導電形とは反対の第２導電形のウェル領域を形成し、
上記半導体基板の上記主面部の他の部分に第２導電形の
第１のＭ工Ｓｉ！界効果トランジスタ（以下「ＭＩＳＦ
ＥＴ Ｊという。）とこの第１のＭＩＳＦＥＴのソース
拡散領域に隣接して上記半導体基板とのコンタクトをと
るための第１導電形の第１のコンタクト用拡散領域とを
形成し、上記ウェル領域の表面部に第１導電形の第２の
ＭＩＳＦＥＴとこの第２のＭＩＳＦＥＴのソース拡散領
域に隣接して上記ウェル領域とのコンタクトをとるため
の第２導電形の第２のコンタクト用拡散領域とを形成し
てなる相補形電界効果トランジスタにおいて、上記第１
および第２のコンタクト用拡散領域の少なくとも一方が
その隣接する上記ＭＩＳＦ′ＦＪＴのソース拡散領域に
比して表面不純物製置が低く、かつ拡散深さが深く、更
に当該ソース拡散領域に重ねて形成されてなることを特
徴とする相補形電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074274A JPS59198749A (ja) | 1983-04-25 | 1983-04-25 | 相補形電界効果トランジスタ |
| DE19843414772 DE3414772A1 (de) | 1983-04-25 | 1984-04-18 | Komplementaerer feldeffekttransistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074274A JPS59198749A (ja) | 1983-04-25 | 1983-04-25 | 相補形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59198749A true JPS59198749A (ja) | 1984-11-10 |
Family
ID=13542371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074274A Pending JPS59198749A (ja) | 1983-04-25 | 1983-04-25 | 相補形電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS59198749A (ja) |
| DE (1) | DE3414772A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3743930A1 (de) * | 1987-12-23 | 1989-07-06 | Siemens Ag | Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik |
| JP3307481B2 (ja) * | 1993-11-05 | 2002-07-24 | 三菱電機株式会社 | 半導体装置 |
| DE4405631C1 (de) * | 1994-02-22 | 1995-07-20 | Bosch Gmbh Robert | Integriertes Bauelement |
| CN110534512B (zh) * | 2019-09-07 | 2023-02-07 | 电子科技大学 | 一种抗闩锁版图结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387181A (en) * | 1977-01-11 | 1978-08-01 | Sanyo Electric Co Ltd | Complementary type mos transistor |
| JPS5843559A (ja) * | 1981-09-08 | 1983-03-14 | Mitsubishi Electric Corp | 相補型半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4035826A (en) * | 1976-02-23 | 1977-07-12 | Rca Corporation | Reduction of parasitic bipolar effects in integrated circuits employing insulated gate field effect transistors via the use of low resistance substrate contacts extending through source region |
-
1983
- 1983-04-25 JP JP58074274A patent/JPS59198749A/ja active Pending
-
1984
- 1984-04-18 DE DE19843414772 patent/DE3414772A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387181A (en) * | 1977-01-11 | 1978-08-01 | Sanyo Electric Co Ltd | Complementary type mos transistor |
| JPS5843559A (ja) * | 1981-09-08 | 1983-03-14 | Mitsubishi Electric Corp | 相補型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3414772C2 (ja) | 1987-10-08 |
| DE3414772A1 (de) | 1984-10-25 |
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