JPS59980B2 - 静電誘導型半導体論理回路装置 - Google Patents

Description

【発明の詳細な説明】 この発明は半導体集積回路装置、とくに横型バイポーラ
トランジスタと接合型電界効果トランジスタとの複合構
成を含んでなる静電誘導型半導体論理回路装置に関する
ものである。

本発明に係る静電誘導型半導体論理回路装置（Ｓｔａｔ
ｉｃＩｎｄｕｃｔｉｏｎＴｒａｎｓｉｓｔｏｒＬｏｇｉ
ｃ；以下ＳＩＴＬと称する。

）とは、ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏ
ｇｉｃ（１２Ｌ）における逆動作のバイポーラトランジ
スタをエンハンスメント接合型電界効果トランジスタで
置換したものである。その原型は、ＤｌｇｅｓｔｏｆＴ
ｅｃｈｎｉｃａｌＰａｐｅｒｓＴｈｅ８ｔｈＣｏｎｆｅ
ｒｅｎｃｅｏｎＳｏｌｌｄＳｔａｔｅＤｅｖｉｃｅｓ′
７５（Ｔ０ｋｙ０）Ａ−２−６、Ｐ、Ｐ、５３〜５４
に紹介されている。第１図は、その基本ゲートの一般的
な等価回路図である。図において、１０１はＰＮＰトラ
ンジスタ、１０２はＮチャネル接合型電界効果トランジ
スタ、１はＳＩＴＬ構造のゲートの電源端子となるＰＮ
Ｐトランジスタ１０１のエミツタ端子、２は前記ＰＮＰ
トランジスタ１０１のコレクタ端子及びＮチヤネル接合
型電界効果トランジスタ１０２のゲート端子であり、入
力端子に接続されている。３は前記ＰＮＰトランジスタ
１０１のベース端子及びＮチヤネル接合型電界効果トラ
ンジスタ１０２のソース端子であり、接地されている。

４は前記Ｎチヤネル接合型電界効果トランジスタ１０２
のドレイン端子であり、出力端子に接続されている。

な｝、ＰＮＰトランジスタ１０１は定電流源及び負荷と
して動作 Ｎチャネル接合型電界効果トランジスタ１０
２はインバータとして動作する。第２図ａは上記ＳＩＴ
Ｌ構造の基本ゲート部の平面図、第２図ｂは、第２図ａ
をｂ−ｂ線で切断した断面図である。

図に｝いて、１１は出発物質である低比抵抗のＮ型半導
体基板、１２はこの基板１１の一主面上にエピタキシヤ
ル成長により形成された高比抵抗のＮ型半導体層、１３
及び１４はそれぞれ前記Ｎ型半導体層１２の所定部に選
択拡散などにより形成されたＰ型半導体領域であり、Ｐ
型半導体領域１４は前記Ｎ型半導体層１２の一部領域を
横方向から取り囲み開口部Ａを有するように形成されて
いる。１５は前記Ｎ型半導体層の開口部Ａを有する領域
内の所定部にリンなどを拡散して形成されたＮ型半導体
領域である。

な訃、このＮ型半導体領域１５は前記Ｐ型半導体領域１
４よりも浅く形成されている。１０１は横型ＰＮＰトラ
ンジスタであり、エミツタ領域となるＰ型半導体領域１
３とベース領域となるＮ型半導体層１２とコレクタ領域
となるＰ型半導体領域１４とから構成されている。

１０２はＮチヤネル接合型電界トランジスタであり、ソ
ース領域となるＮ型半導体基板１１とチャネル領域とな
るＮ型半導体層１２とゲート領域となるＰ型半導体領域
１４と下レーン領域となるＮ型半導体領域１５とから構
成されている。

ここで、ＳＩＴＬゲートを構成しているＮチャネル接合
型電界効果トランジスタ１０２のチヤネル領賊となるＮ
型半導体層１２の不純物濃度及びチヤネル幅などは、ゲ
ート端子２の電位が零電位あるいは微少電位のときには
空乏層がＮ型半導体層１２１ｆ−広く伸びてチヤネルが
十分にピンチオフ状態πなり、一方ゲート電位が正電位
（約０．７）のときには空乏層が短かくなつてチヤネル
が形成されソース３とドレイン４間が導通状態になるよ
うに設定されている。このような構成のＳＩＴＬゲート
′て｝いて、入力端子２が開放状態のときはＰＮＰトラ
ンジスタ１０１のエミツタ領域であるＰ型半導体領域１
３からＮ型半導体層１２に注入された正孔によつて、Ｎ
チヤネル接合型電界効果トランジスタ１０２のゲート領
域であるＰ型半導体領域１４とＮ型半導体層１２とから
なるＰＮ接合が順方向にバイアスされるため、Ｎ型半導
体層１２に形成される空乏層が短かくなリチヤネルが形
成されてソース３とドレイン４間が導通状態になり、こ
のドレイン４に接続された出力端子の電位が低下する。
この出力端子は次段の入力端子、すなわち次段のＮチヤ
ネル接合型電界効果トランジスタ（図示せず）のゲート
に接続されているので、そのゲート電位が低下する。そ
の結果次段のＮチヤネル接合電界効果トランジスタはピ
ンチオフ状態となり、次段の出力端子は負荷によつて定
まる電位まで上昇する。すなわち、ＳＩＴＬ構成のゲー
トは反転論理回路構成となつていることがわかる。以上
述べたように、ＳＩＴＬはＰＮＰトランジスタ１０１を
定電流源及び負荷として使用しているので、電源及び負
荷に抵抗を一切使用しない構成となつている。

また、ＰＮＰトランジスタ１０１はベース接地、Ｎチヤ
ネル電界効果トランジスタ１０２はソース接地となるよ
うに、通常それぞれの共通領域であるＮ型半導体基板１
１を接地して使用するので回路素子相互間の分離が全く
不要となる。このためＳＩＴＬは構造的に非常に簡単な
構成となり、従来のバイポーラ構造あるいはＭＯＳ−Ｆ
ＥＴ構造の半導体集積回路と比較しそ、集積密度が格段
に優れたものである。しかしながら、従来のＳＩＴＬ構
造に｝いては、ＰＮＰトランジスタ１０１のベース領域
であるＮ型半導体層１２が高比抵抗であるために、Ｍチ
ヤネル接合型電界効果トランジスタ１０２が遮断状態の
とき、ゲート領域であるＰ型半導体領域１４からエミツ
タ領域であるＰ型半導体領域１３側にむかＱて空乏層が
広く伸びる。

この状態に｝いてもＰＮＰトランジスタ１０１がパンチ
スルーしないようにしなければならず、したがつてＰＮ
Ｐトランジスタ１０１のベース巾を拡げる必要があつた
。このため従来のＳＩＴＬは、ベース領域１ｆＣ．｝け
る蓄積電荷量が増大しスイツチング速度が低下するので
高速動作が困難である等の重大な欠点をもつていた。な
｝Ｉ２Ｌに｝いて、このようなゲート領域からェミッタ
領域に伸びる空乏層を小さくするようにしたものとして
、特開昭５１−７８８４号公報に記載されているように
、インジエクタを構成するトランジスタのエミツタ領域
の周辺表面部の半導体層の不純物濃度をやや高めに設定
したものがあつたが、仮りにＳＩＴＬＶＣ．訃いてこの
ようにしてみても上記空乏層は上記周辺表面部に｝いて
のみその伸びが小さくなるに過ぎず、従つて上記空乏層
の全体としての伸びはそれほど小さくできないものであ
つた。

本発明は、上記のような従来のＳＩＴＬの問題点を解決
するためになされたものであり、バイポーラトランジス
タのエミツタ領域の一主表面以外の全面を取り囲むよう
に、第１導電型の半導体層より比抵抗が低くこれと同導
電型の半導体領域を形成することにより、従来のＳＩＴ
Ｌの利点をそのまま残し、しかもスイツチング速度を大
巾に改善し高速動作を可能ならしめる改良されたＳＩＴ
Ｌを提供しようとするものである。

以下に本発明の実施例を説明する。

第３図は、本発明の一実施例を示すものであり、同図ａ
は平面図、同図ｂはａ図を１１１ｂ−１１１ｂ線で切断
した断面図である。

第３図ＶＣ．ふ・いて、第２図と同一符号はそれぞれ同
一又は相当する部分を示すものであり重複説明は省略す
る。本発明による第３図に示す構造八第２図に示した従
来のものと本質的に異なるところは、横型ＰＮＰトラン
ジスタ１０１のベース領域の一部に、エミツタ領域であ
るＰ型半導体領域１３の一主表面以外の全面を取り囲む
ように、Ｎ型半導体層１２よりも比抵抗の低いＮ型半導
体領域１６を設けたことである。この構造は例えば次の
ようにして得ることができる。まず、低比抵抗のＮ型半
導体基板１１を出発物質として、該基板１１の一主面上
にエピタキシヤル成長により不純物濃度が１０１３〜１
０１４／ｄである高比抵抗のＮ型半導体層１２を形成す
る。次にこのＮ型半導体層１２の所定部にイオン注人法
などにより不純物濃度が１０１５〜１０１７／（１３の
Ｎ型半導体領域１６を形成―次いでＮ型半導体領域１６
｝よびＮ型半導体層１２の所定部にそれぞれＰ型半導体
領域１３｝よび１４を形成する。この場合に｝いてもＰ
型半導体領域１４はＮ型半導体層１２の一部を取り囲む
ようにして開口部Ａをもつように形成する。その後の形
成方法は第２図で説明したのと同様である。このような
構造にすることにより、接合型電界効果トランジスタ１
０２が遮断状態のとき、ゲート領域であるＰ型半導体領
域１４からインジエクタ側へ伸びる空乏層はＮ型半導体
領域１６に接した後はこの領域１６の不純物濃度が高い
ために余り伸びない。それ故、Ｎ型半導体領域１６とＰ
型半導体領域１４との距離を短かくすることが可能であ
る。従つてこの実施例に｝いては、ＰＮＰトランジスタ
１０１のベース巾を小さくすることが可能となり、ベー
ス領域に蓄積される電荷量を低減することができるので
、ＳＩＴＬのスイツチング速度は大巾に向上し、高速度
作が可能なＳＩＴＬを得ることができる。本発明の上記
実施例に｝いては、Ｎ型半導体領＋域１６がＮ半導体基
板１１から離隔している場合について説明したが、本発
明はこれ以外にも種種変形して実施することができる。

第４図は、本発明の他の実施例を示すもので同図ａは平
面図、同図ｂはａ図をｂ−ｂ線で切断した断面図である
。この実施例ＶＣ．｝いては、Ｎ型半導体領域１６がＮ
型半導体基板１１に接するように形成されている。この
ように構成すると、Ｎ型半導体領域１６の直下にＮ型半
導体基板１１があるので、Ｎ型半導体層１２に蓄積され
る電荷量が更に少なくなり、前記第３図の実施例のもの
より、スイツチング速度が更に向上する効果がある。ま
た、本発明を実施する場合、Ｎ型半導体領域１６とＰ型
半導体領域１３とを同一のマスク窓を使用して拡散法に
より形成することが容易にできる。

すなわちＮ型決定不純物の拡散係数がＰ型決定不純物の
拡散係数よりやや大きいものを選定して拡散すると、Ｐ
型半導体領域１３とＮ型半導体層１２との距離は、上記
拡散距離の差であるから、これを１μｍ以下の微少距離
でも容易に制御することが可能であり、ＰＮＰトランジ
スタ１０１のベース巾を極めて短かくすることができる
ので、この方法を用いることにより更にＳＩＴＬのスイ
ツチング速度を向上させることができ、かつその制御も
容易である。な｝、上記実施例では各半導体領域の導電
型を固定して説明したが、これは説明の便宜上そのよう
にしたまでであり、本発明は、実施例１ｆ−訃けるＰ型
とＮ型を反転し、且つ電位極性を反転させても同様に実
施できることは云うまでもない。

以上説明したように、この発明はＳＩＴＬに｝ける横型
バイポーラトランジスタのベース領域に、該トランジス
タのエミツタを取り囲む高不純物濃度の領域を設けたも
ので、これにより、ゲートからエミツタに伸びる空乏層
を小さくでき、ＳＩＴＬの利点を失うことなく領域の巾
を狭くすることができ、蓄積キヤリアを減少させること
ができ、−ｔの結果スイツチング速度を大きく向上でき
る効果を有する。

【図面の簡単な説明】

第１図はＳＩＴＬの基本ゲート等価回路図、第２図ａは
従来のＳＩＴＬの基本ゲートを示す平面図、第２図ｂは
その断面図、第３図ａは本発明によるＳＩＴＬの基本グ
ートの一実施例を示す平面図、第３図ｂはその断面図、
第４図ａは本発明によるＳＩＴＬの基本ゲートの他の実
施例を示す平面図、第４図ｂはその断面図である。 図に訃いて、１１は半導体基板、１２は半導体層、１３
は第１半導体領域、１４は第３半導体領域、１５は第２
半導体領域、１６は第４半導体領域、１０１はバイポー
ラトランジスタ、１０２はは接合型電界効果トランジス
タである。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型を有する半導体基板、この半導体基板の
   一主面上に形成されこれより比抵抗の高い第１導電型を
   有する半導体層、この半導体層の一主表面領域に形成さ
   れ第２導電型を有する第１半導体領域、前記半導体層の
   一主表面領域に前記第１半導体領域から所定距離離隔し
   て形成され前記半導体層より比抵抗の低い第１導電型を
   有する第２半導体領域、前記第１半導体領域と第２半導
   体領域との間に配設され前記半導体基板と第２半導体領
   域間の電流通路を開閉する空間電荷領域を形成し第２導
   電型を有する第３半導体領域を備え、前記第１半導体領
   域をエミッタ領域、半導体層をベース領域、第３半導体
   領域をコレクタ領域とするバイポーラトランジスタと、
   前記半導体基板をソース領域、第２半導体領域をドレイ
   ン領域、第３半導体領域をゲート領域、半導体層の上記
   電流通路をチャネル領域とする接合型電界効果トランジ
   スタとの複合構成を含んでなる静電誘導型半導体論理回
   路装置において、前記半導体層内に前記第１半導体領域
   の一主表面以外の全面を取り囲んで配設され、前記半導
   体層と同一導電型でこれより比抵抗が低く前記第３半導
   体領域から第１半導体領域への空間電荷領域の拡がりを
   抑制する第４半導体領域を設けたことを特徴とする静電
   誘導型半導体論理回路装置。 ２ 上記第３半導体領域は、上記第２半導体領域を取り
   囲んで配設したことを特徴とする特許請求の範囲第１項
   記載の静電誘導型半導体論理回路装置。 ３ 上記第４半導体領域は、上記半導体基板に接して配
   設されていることを特徴とする特許請求の範囲第１項又
   は第２項記載の静電誘導型半導体論理回路装置。