JPS5921176B2 - 静電誘導トランジスタ半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、低電力、高速度で動作する静電誘導トランジ
スタ（ＳＩＴ）を用いた集積回路、特に注入型論理集積
回路（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇ
ｉｃ：Ｉ２Ｌ）と相似型のＳＩＴ集積回路に関する。

高入力インピーダンスであつて、、駆動電力をほとんど
必要とせず、消費電力が少く、しかも高密度化が容易で
、変換コンダクタンスが大きく、ファン、アウト数が多
くとれ、高速度で動作する静電誘導トランジスタは、集
積回路にきわめて適している。

倒立型静電誘導トランジスタを含む１１Ｌ相当の回路形
式に構成された静電誘導トランジスタ集積回路（ＳＩＴ
Ｌと称す。）は、本願発明者により、たとえば特願昭５
０−１４６５８８号及び特願昭５１−９２４６７号にお
いて提案され、基本回路部の等価回路は第１図ａのよう
に示され、その構造の一例は第１図ｂの如くなる。第１
図は１入力、２出力の場合である。Ｐ＋領域１，２がイ
ンジエクタとして動作するラテラル・バイポーラトラン
ジスタのエミツタ，コレクタである。

Ｐ＋領域２は同時に倒立型静電誘導トランジスタのゲー
トでもある。３は静電誘導トランジスタのソースで、ｎ
＋基板もしくはｎ＋埋め込み領域である。

ｎ＋領域５，５勿｛静電誘導トランジスタのドレインで
ある。第１図ｂのようなマスク４枚、拡散２回の標準プ
ロセスで、低電流領域では０．００２ＰＪの電力遅延積
及び消費電力１００μＷで最小遅延時間４ｎｓｅｃが得
られている。こうした標準プロセスによる構成でドライ
バ用バイポーラトランジスタ（以下ＢＰＴと称す）のコ
レクタを多くしたＩＩＬはほとんど論理動作をまともに
は行わず、より複雑な構造、プロセスにより実現されて
いる。標準プロヤスによる静電誘導トランジスタの集積
回路の最小遅延時間は、変形ＩＬの代表でもあるＩＬ（
ＥｒｔｉｃａｌＩｎｊｅｃｔｉＯｎＬＯｇｉｃ）やＳＳ
Ｌ（Ｓｅｌｆ−ＡｌｉｇｎｅｄＳｕｐｅｒＩｎｊｅｃｔ
ｉＯｎＬＯｇｉｃ）を越える値を与ぇており、電力遅延
積ではＩＬで０．０７ＰＪ，ＳＳＬで０．０６ＰＪであ
ることから、１／３０以下になつている。ラテラル・バ
イポーラトランジスタの電流輸送率が比較的大きくでき
ること、ゲート抵抗を増加させずにゲート容量を小さく
できること、ソースよりドレインの面積の大きい倒立型
構造においても、静電誘導トランジスタはキヤリア流を
集束する効果を備えていて変換コンダクタンスが大きい
ことなどが、こうした良好な性能の原因である。従来の
静電誘導トランジスタ集積回路の速度限界を与えていた
のは．インバータ動作する静電誘導トランジスタのゲー
トからチヤンネルに注入された過剰少数キヤリアの蓄積
効果と静電誘導トランジスタのゲートから見込んだ全静
電容量である。静電誘導トランジスタは本来電圧制御型
デバイスである。

しかし、ＳＩＴＬにおいては、駆動用ＳＩＴを導通させ
る際に、ゲートを順方向に振り込むため、必然的にゲー
トから少数キヤリアがチヤンネルに注入される。導通状
態のＳＩＴの抵抗を減少させ、ドレイン電流を大きくし
て動作速度を速くする効果を、注入されたキヤリアは持
つている。しかし、あまり多量に注入されれば、過剰少
数キヤリアの蓄積効果が顕著になつて速度は低下する。
また、順方向ゲートバイアス動作する第１図の例では、
ゲートからの容量を小さくすることがとくに重要である
。ゲートの静電容量を減少させて、しかも、変換コンダ
クタンスをそれほど小さくしないですむ構造として、分
割ゲート型構造が本願発明者により示されている（たと
えば特願昭５２−８１７９６号）。

第２図は分割ゲート構造の例である。第２図ａは平面図
でエピ基板上の拡散領域を示している。

第２図Ｂ，ｃは第２図ａの図中Ａ−Ｎ線に沿つた断面構
造であり、第２図ｂは基板もしくは埋め込み領域１をソ
ース領域にした倒立型ＳＩＴであり、第２図ｃは基板も
しくは埋め込み領域１をドレインにした正立型ＳＩＴで
ある。第２図はｎチヤンネルＳＩＴの例である。第２図
ｂの図中、ｎ＋領域１がソース、ｎ一領域２がチヤンネ
ル、ｎ＋領域３がドレイン、ｐ＋領域４が駆動ゲート、
ｐ＋領域５が固定電位ゲート、３／ｌ）Ｓドレイン電極
、ｌが駆動用ゲート電極、５隼固定電位用ゲート電極、
６がＳｌＯ２、Ｓｉ，Ｎ４、Ａｌ２Ｏ３等もしくはこれ
らを組み合せた絶縁層である。第２図ｃでは、ｎ＋領域
１がドレイン、ｎ＋領域３がソース、３θ｛ソース電極
になつている以外は第２図ｂと同じである。第２図の静
電誘導トランジスタの特徴はチヤンネルを囲むゲート領
域が二つに分割されており、一方が信号を入力する駆動
ゲートであり、他方が浮遊ゲートもしくは一定電位を与
えるべくなされたゲートになつていることである。

第２図の構造では、入力信号に従つてドレイン電流を制
御する駆動用ゲートの容量は、チヤンネルを囲むゲート
全体の容量の少くとも半分以下であり、駆動用ゲートと
ソース間の容量Ｃｇｓ及びドレイン間の容量Ｃｇｄが小
さくなることは、そのまま静電誘導トランジスタの周波
数特性を改善し、ゲートを所定の電位にまで変化させる
に要する時間を短縮し、高速度動作を行なわせる。また
固定電位ゲートは、浮遊ゲートにしてもよいし、また必
要に応じて所要の電位を与えればよい。こうした、固定
電位ゲートを有する静電誘導トランジスタは、このゲー
トに与える電位により、駆動用ゲートに入る信号及びド
レイン電圧が同じでも、ドレイン電流の値を広範囲に変
化させることができる。たとえば、固定電位ゲートに逆
ゲートバイアスを与えればドレイン電流は小さくなるし
、順方向ゲートバイアスを与えておけばドレイン電流は
大きくなる。もちろん、浮遊ゲートとしてゲート，チヤ
ンネル間の拡散電圧で決まる空乏層をチヤンネルに延ば
した状態で使うこともできる。また、この固定電位ゲー
トは、ソースまたはドレインと短絡状態にしても用いる
ことができるのは当然である。

第２図に比べて、さらにＣｇｓ．Ｃｇｄを小さく、Ｇｍ
を大きくした構造例が第３図である。

第３図は、各領域が殆んど円筒上もしくは円環状に構成
されており、円環状に構成された固定電位ゲート１５、
中央に位置する円筒状の駆動用ゲート１４、その間に狭
まれた円環状のドレイン１３（第３図ｂ）もしくはリー
ス１３（第３図ｃ）等により構成されている。チヤンネ
ルに比べて駆動用ゲートはきわめて小さくできるため、
ＣｇｓフＣｇｄはきわめて小さい。

同時に駆動用ゲート電圧により制御されるチヤンネルの
面積は広くＧｍは大きい。Ｃｇｓ，Ｃｇｄが小さくＧｍ
が大きいことから、その周波数特性はきわめて良好で、
動作速度は速く、フアン・アウト数も多く取れる。第３
図Ｂ，ｃは、第３図ａの図中Ａ−Ａ豫に沿う断面構造で
、第３図ｂは倒立型静電誘導トランジスタ、第３図ｃは
正立型静電誘導トランジスタである０第３図ｂの図中１
１はソース、１２はチヤンネル、１３はドレイン、１４
は駆動用ゲート、１５は固定電位ゲート、１３′はドレ
イン電極、１４竹駆動用ゲート電極、１６は絶縁層であ
る。第３図ｃの図中１３はソース、１１はドレイン、１
３１まドレイン電極であり、それ以外は第３図ｂと同じ
である。各領域の不純物密度は、それぞれ１１が１０１
７乃至１０２１ＣｒＬ−３程度、１２が１０１２乃至１
０１６０ｍ−３程度、１３が１０１７乃至１０２１Ｃ！
ＲＬ−３程度、１４が１０１７乃至１０２１ｃｍ−３、
１５が１０１７乃至１０２１（１７７！−３程度である
。ソース，ドレイン間隔，チヤンネル寸法，その不純物
密度は、その用途によりそれぞれ決まる。たとえば、固
定電位ゲート１５を浮遊ゲートにして、零ゲートバイア
ス時、遮断状態すなわちノーマリ・オフ型にする場合に
は、ゲートとチヤンネル間の拡散電位だけでチヤンネル
を空乏層が横断し閉じるように、チヤンネル幅及び不純
物密度を選定する。集積回路に用いて、低いドレイン電
圧、たとえば０．２乃至０．６程度で動作してきわめて
速い。たとえば、サブナノ秒動作を行なわせるときには
５μｍ以下にするとかすればよい。固定電位ゲートを逆
バイアスして使う場合などは、ノーマリ・オフ型動作に
するにしても、拡散電位だけでチヤンネルが閉じる必要
はない。本発明の目的は、分割ゲート構造で出力端子を
複数個にした静電誘導トランジスタを用いた集積回路を
提供することにある。

以下図面を参照して本発明を詳細に説明する。

第４図ａ乃至ｄは分割ゲート型、特に周囲に固定電位ゲ
ートを設けたＳＩＴをドライバ・トランジスタとして用
い、バイポーラ・トランジスタを負荷トランジスタとし
て用いたＩ！Ｌ型のＳＩＴ論理集積回路（ＳＩＴＬＯｇ
ｉｃ：ＳＩＴＬ）の例である。第４図は、ドレインが４
ケ設けられた例を示したが、この数に限られるものでは
ない。図中、２２は高抵抗領域、２３はドレイン、２４
は駆動用ゲート、２５は固定電位ゲート、３２はインジ
エクタ、３１は高抵抗領域であり、２２，３１，２３は
この場合ｎ型、２４，２５，３２はｐ型である。

第５図ａは、第４図ａの図中Ａ−Ｎ線に沿う断面図であ
り、第５図Ｂ，ｃはそれぞれ第４図ｄ（７）Ａ−Ｎ．Ｂ
−Ｂ′ｉこ沿う断面図である。これらすべてｎチヤンネ
ルＳＩＴをドライバ・トランジスタとして用いる例であ
り、２１は埋め込み領域もしくは基板から成るソースｎ
型である。各領域の不純物密度は、２１が１０１７乃至
１０２０Ｃｒ１Ｌ−３程度、２２が１０１２乃至１０１
５Ｃ１ｎ−３程度、２３が１０１７乃至１０２１ＣＩ！
Ｌ−３程度、２４，２５，３２が１０１６乃至１０２１
Ｃｆｎ−３程度、３１が１０１２乃至１０１８儂−３程
度で２２と３１は同不純物密度でもよい。３２−３１−
２４が横型のＰｎＰバイポーラ・トランジスタを形成し
、２３−２２一２１が倒立型ＳＩＴの電流通路となつて
いる。

第４図ｂの断面図は、第５図ａとほぼ同様であり、第４
図ｃの断面図も第５図Ｂ，ｃの各領域の配置とほぼ同様
であるが、インジエクタ３２と駆動用ゲート２４の位置
が逆になつている。各領域は、第６図の等価回路になる
如く金属や多結晶による配線、ＳｌＯ２，Ｓｉ３Ｎ４，
Ａｌ２Ｏ３等の絶縁物によつて行なわれる。第４図ｃの
場合各駆動用ゲート２４−１〜２４一４は、金属等の配
線や、拡散層によつて短絡でき、同電位にすることが可
能であるが、例えば、２４−２，２４−４を固定電位ゲ
ート、２４−１，２４−３を駆動用ゲートとする２ドレ
インのＳＩＴにすることも可能である。

また第４図ｄの場合、インジエクタは３２−１と３２−
２と２ケ設けた例を示しているが、どちらか一方でもま
たは、より多くすることもできる。固定ゲート２５は、
第７図（たとえば、第４図ＤＯ）Ｂ−Ｂ「に沿つた断面
図）の如くしてソースと同電位にすることも可能である
し、浮遊電極とするか、所定の電位を与えて動作させる
。勿論、駆動用ゲート２４と同電位にしても用いること
ができる。第７図では、ｐ＋領域２５に隣接して、その
一部にｎ＋領域２６を設け、２５と２６を金属電極２５
零で接続した構造になつている。

第７図で、２７はＳｌＯ，，Ｓｉ３Ｎ４，Ａｌ２Ｏ３や
これらの複合層から成る絶縁層になつている。２３−４
′，２４′，２３−１′，２５′ｆｌま各領域にオーミ
ツク接触する電極金属でＡ１やＭＯ等または多結晶シリ
コン等で形成される。

領域２６はｎ一領域２２を介してソース２１に直結され
るから、第７図の構成の固定電位ゲート２５は、ソース
と同電位に保たれる。本発明の静電誘導トランジスタは
、通常ノーマリ・オフ型、すなわち駆動ゲートに所定の
順方向電圧を印加して始めてチヤンネルが開いて導通状
態になるようなモードで使うから、チヤンネルの寸法及
び不純物密度は、駆動ゲートをソースと同電位にしたと
きに、チヤンネルがピンチオフして十分遮断状態になる
ように選定する。第５図、第７図では、ゲート領域２４
，２５がソース領域にまで倒達している例を示したが、
必ずしもゲート領域はソース領域に倒達している必要は
ない。

ゲート領域がソースに倒達していると、ゲート底面とソ
ース領域との拡散電位が、ゲート領域とチヤンネル領域
との間の拡散電位より大きいため、駆動ゲートを順方向
に振り込んだ時に、ゲート底面からの不要な少数キヤリ
ア注入が小さく抑えられるという長所を有している。第
４図の構造で、駆動ゲート２４と固定電位ゲート２５が
直接対向する部分は、ｐ＋ｎ−ｐ＋トランジスタ構造と
なり、パンチスルー電流が流れることがあり、駆動ゲー
トのインピーダンス抵下の原因となつて速度を低下させ
ることがある。こうしたパンチスルー電流が流れる可能
性のあるｎ一領域は、イオン注人、拡散などでｎ一領域
の不純物密度をパンチスルー電流が流れない程度に高く
しておけばよい。第４図では、インジエクタ３２を駆動
用ゲート２４に関して、ドレイン２３と逆側（第４図Ａ
，ｂ）、またドレイン２３と並べて（第４図ｄ）配置し
たが、特に、ドレイン２３と並べる場合には、インジエ
クタ電圧によつて、ドレイン電流が若千影響されるので
、介在する高低抗層２２の距離を充分長くしたり、切り
込みを入れたりするか、対向する長さを短くすることが
望ましい。

また、インジエクタ３２と固定電位ゲート２５が直接対
向する部分も、同様な考慮が必要であるが、介在する高
抵抗層２２を拡散、イオン注入等で不純物密度を高くす
るか、切り込みを形成して結果的に距離を長くすること
も有効である。ドレインとインジエクタ、駆動ゲートと
固定電位ゲートの分離は、熱酸化や蒸着等による酸化膜
等を用いた絶縁物による分離も有効である。第８図は、
第５図ｂに上述の分離を用いた例であり、ｐ＋領域２５
と３２との間には厚い酸化物１６が介在している。酸化
物は、ｎ＋領域２１まで届いていた方が有効なことは勿
論である。２４′，２５′，３２′は、金属もしくは多
結晶電極である。

第９図は、インジエクタ３２が、駆動用ゲート２４の一
部の内側に形成され、２ドレイン出力、（２３−１，２
３−２）の例である。

ａが平面図，Ｂ，ｃはＡ−Ａ１こ沿つたインジエクタ近
傍の断面図である。ｂはベース領域３１が、駆動ゲート
２４の上面に形成された例で、移動拡散、イオン注入等
で製作できる。ｃは、ベース３１と高抵抗層２２が駆動
用ゲート２４の底部をつき抜けてつながつた例であり、
同様に製作される。特に、ｂのような断面を有する場合
、インジエクタ３２は完全に駆動ゲート２４の内部に形
成することもでき、ベース３１にクロツクパルスを印加
することも可能となる。第１０図は、本発明の他の例で
、ａは平面図、Ｂ，ｃはそれぞれＡＯＡ−Ｎ，Ｂ−Ｂ′
に沿つた断面図でインジエクタ３２を駆動ゲート２４の
下部に高抵抗層２２を介して埋め込んで設けたもので、
電極３２′は固定電位ゲート３２の外部から取り出すこ
とができる。

１２Ｌ型ＳＩＴＬは、ワイアードロジックで、ＮＯＲゲ
ート、０Ｒゲート等を構成できるから、あとは表面の配
線によりすべての機能を実現することができる。

第９図ｂの等価回路から明らかなように、前段が遮断状
態になつて、ＳＩＴＱ２のゲート電位が順方向で高くな
ると、インジエクタＢＰＴＱｌから供給される電流はす
べてＱ２のゲート・ソース間に流れることになる。

ゲートからチヤンネルに注入される少数キヤリアの量を
制御するには、Ｑ２のゲート・ソース間にシヨツトキダ
イオードを挿入するか、あるいは、ゲート・ドレインが
直結されたＳＩＴを挿入すればよい。これまで、ＳＩＴ
について述べてきたが、まつたく同様のことが接合型Ｆ
ＥＴにも適用できる。

チヤンネルの不純物密度を高くして細長く形成したＦＥ
Ｔでも、チヤンネル幅を十分狭くすれば、ノーマリオフ
動作を行うようになり、本発明の構成がそのまま適用で
きる。上述のいくつかの例では、インジエクタはＢＰＴ
の場合について示したが、ＪＦＥＴ，ＭＯＳＦＥＴ，Ｊ
ＳＩＴ，ＭＯＳＳＩＴのいずれでもよいことはもちろん
であり、その構成例を第１１図に示す。

インジエクタ３２と１駆動ゲート２４は、同導電型の高
抵抗層３１で結ばれ、これがチヤンネルとなるＡ，ｂの
場合は、絶縁膜１６を介して金属もしくは多結晶電極３
１に印加される電圧によつて生じるチヤンネルで注入電
流量が制御される。本発明のＳＩＴは、以上示したもの
に限られるわけではない。

導電型をまつたく反転したものでもよいことはもちろん
である。チヤンネルは、円形、矩形に限らず、楕円等如
何なる形でもよく、複数個のチヤンネルを囲む固定電位
ゲートと内部にあつて、信号により電位が変化する駆動
ゲートにより複数個のチヤンネルが同時に制御され、複
数個の出力すなわちフアンアウトが得られる構成のもの
であればよい。固定電位ゲート、駆動ゲートいずれもが
すべてソース領域と直接、接触する例を示したが、はな
れていてもよいことはもちろんである。チヤンネルもこ
こでは均一な不純物密度のものが示されているが、不純
物密度の異なる多層構造でもかまわない。表面にあるｎ
＋領域とｐ＋領域は分離されているが、直接接触してい
てもよい。また、ゲートがすべて平担な構造のものにつ
いて示したが、切り込み領域の側面に沿つてゲートを設
ける構造でもよいことはもちろんである。切り込み領域
の側面に設けられるゲートは接合型、シヨツトキ一型、
ＭＯＳ，ＭＩＳのいずれでもよい。ここでは、Ｉ２Ｌ型
のＳＩＴ論理回路について説明したが、この構造は駆動
ゲートと他のトラソジスタのコレクタ（またはエミツタ
）またはドレイン（またはソース）が同一領域に形成す
ることのできるすべての集積回路に適用できることはい
うまでもない。

本発明の構造は、従来公知の結晶成長技術、微細加工技
術、選択拡散技術、選択エツチング（ドライ，ケミカル
）、イオン打込み技術等により製造できる。

複数個のチヤンネルを囲む固定電位ゲートと内部に１駆
動ゲートを設けた本発明のＳＩＴ及びこのＳＩＴを用い
た集積回路は、１駆動用ゲートの容量が小さくなり、き
わめて高速度の動作が行え、しかもフアンアウトを多数
取ることができてその効果は著しく、その工業的価値は
高い。

【図面の簡単な説明】

第１図ａ及びＢ，第２図ａ乃至Ｃ，第３図ａ乃至ｃは従
来の１２Ｌ型ＳＩＴＬｌ分割ゲートＳＩＴの構造の例、
第４図ａ乃至ｄは、本発明の１２Ｌ型ＳＩＴＬ単位構造
の平面図、第５図は第４図を説明するための断面図、第
６図は第４図の等価回路図、第ｒ図及び第８図は、本発
明のＳＩＴＬの他の構造例、第９図、第１０図は、本発
明による１入力２出力ＳＩＴＬの他の構造例、第１１図
は、本発明によるＳＩＴＬのインジエクタ部の他の構造
例である。

Claims (1)

1. 【特許請求の範囲】 １ 高不純物密度領域よりなるソース及びドレイン、前
   記高不純物密度領域と同導電型高抵抗領域よりなるチャ
   ンネルを備え、前記チャンネルを複数個囲むようになさ
   れた固定電位ゲートと前記固定電位ゲートの内部にあつ
   て前記複数個のチャンネルを制御御する駆動ゲートを備
   えた縦型静電誘導トランジスタをドライバ・トランジス
   タとして用い、前記駆動ゲートの内側の少なく共一部に
   比較的高抵抗層を介してインジェクタ領域を表面に露出
   させて設け、負荷トランジスタのエミッタ（またはソー
   ス）とし、前記静電誘導トランジスタの駆動ゲートが前
   記負荷トランジスタのコレクタ（またはドレイン）とし
   た部分を少なく共一部に含むことを特徴とする注入型静
   電誘導トランジスタ論理集積回路。 ２ 高不純物密度領域よりなるソース及びドレイン、前
   記高不純物密度領域と同導電型高抵抗領域よりなるチャ
   ンネルを備え、前記チャンネルを複数個囲むようになさ
   れた固定電位ゲートと前記固定電位ゲートの内部にあつ
   て前記複数個のチャンネルを制御する駆動ゲートを備え
   た縦型静電誘導トランジスタをドライバ・トランジスタ
   として用い、前記ドレインの少なく共１つとほぼ平行し
   て前記駆動ゲートと比較的高抵抗層を介してインジェク
   タ領域を表面に露出させて設け、負荷トランジスタのエ
   ミッタ（またはソース）とし、前記静電誘導トランジス
   タの駆動ゲートが前記負荷トランジスタのコレクタ（ま
   たはドレイン）とした部分を少なく共一部に含むことを
   特徴とする注入型静電誘導トランジスタ論理集積回路。 ３ 高不純物密度領域よりなるソース及びドレイン、前
   記高不純物密度領域と同導電型高抵抗領域よりなるチャ
   ンネルを備え、前記チャンネルを複数個囲むようになさ
   れた固定電位ゲートと前記固定電位ゲートの内部にあつ
   て前記複数個のチャンネルを制御する駆動ゲートを備え
   た縦型静電誘導トランジスタをドライバ・トランジスタ
   として用い、前記駆動ゲートの下部に比較的高抵抗層を
   介してインジェクタ領域を埋め込んで設け、負荷トラン
   ジスタのエミッタ（またはソース）とし、前記静電誘導
   トランジスタの駆動ゲートが前記負荷トランジスタのコ
   レクタ（またはドレイン）とした部分を少なく共一部に
   含むことを特徴とする注入型静電誘導トランジスタ論理
   集積回路。 ４ 前記固定電位ゲート、駆動ゲート及びインジェクタ
   領域が前記ソース及びドレインとは反対導電型高不純物
   密度により構成されたことを特徴とする前記特許請求の
   範囲第１項乃至第３項のいずれか記載の注入型静電誘導
   トランジスタ論理集積回路。