JPS6153861B2 - - Google Patents

Info

Publication number
JPS6153861B2
JPS6153861B2 JP53106186A JP10618678A JPS6153861B2 JP S6153861 B2 JPS6153861 B2 JP S6153861B2 JP 53106186 A JP53106186 A JP 53106186A JP 10618678 A JP10618678 A JP 10618678A JP S6153861 B2 JPS6153861 B2 JP S6153861B2
Authority
JP
Japan
Prior art keywords
region
source
semiconductor body
body portion
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP53106186A
Other languages
English (en)
Other versions
JPS5452994A (en
Inventor
Daburyu Miruroie Suteiibu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS5452994A publication Critical patent/JPS5452994A/ja
Publication of JPS6153861B2 publication Critical patent/JPS6153861B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、バイポーラトランジスタと集積化し
た接合型電界トランジスタを有し、高入力インピ
ーダンスおよび高相互コンダクタンスを呈する複
合半導体装置に関するものである 一般に知られている接合型電界効果トランジス
タ、すなわちJFETは、出力電流が入力電圧によ
つて制御される装置である。従つて、高入力イン
ピーダンス特性によりこれらJFETをアナログ装
置に用いうるようにする。その理由はこれら
JFETはこれらの入力端子に接続された信号源を
殆んど負荷としないためである。しかし、これら
JFETの欠点の１つは、バイポーラトランジスタ
の相互コンダクタンスに比べJFETの相互コンダ
クタンスが低いということである。
実効相互コンダクタンスを高めるために、
JFETとバイポーラトランジスタとを組合せるこ
とは既知であるが、従来ではこのようなバイポー
ラトランジスタと電界効果トランジスタとの組合
せ体は広く用いられなかつた。その理由は、これ
らの２つの装置の製造処理条件が合致しないため
である。イオン注入の適用のようなアナログ回路
形成における最近の発達により、バイポーラトラ
ンジスタとFETとを同一のアナログ回路に形成
しうるようになつた。
本発明は、プレーナ処理技術を用いて、１つの
分離領域内の１つの複合装置内に、バイポーラト
ランジスタを有する接合型電界効果トランジスタ
を設けることにより前述した発達を更に一段階進
めることにある。
本発明によれば、バイポーラトランジスタと接
合型電界効果トランジスタとの複合半導体装置
が、半導体本体の一部である第１導電型の半導体
本体部分を有し、この半導体本体部分内に互いに
離間したソースおよびドレイン領域が形成される
ようにする。また、これらソースおよびドレイン
領域は半導体本体部分の主表面からこの半導体本
体部分内に所定の深さまで延在させる。また、ソ
ースおよびドレイン領域間には第２導電型のチヤ
ネル領域を延在させ、しかもこのチヤネル領域
を、主表面から半導体本体部分内に、ソースおよ
びドレイン領域の所定の深さよりも浅い深さに延
在させる。
また、ソースおよびドレイン領域のうちの一方
の領域を以つてバイポーラトランジスタのベース
領域をも構成し、このベース領域内に第１導電型
のエミツタ領域を形成する。また、前記の半導体
本体部分を以つてバイポーラトランジスタのコレ
クタ領域を構成する。
また、チヤネル領域内には第１導電型の領域を
形成し、ソース、ドレインおよびチヤネル領域を
構成部分として有する接合型電界効果トランジス
タの２つのゲート領域のうちの一方を、前記の第
１導電型の領域を以つて構成する。バイポーラト
ランジスタのコレクタとして作用する半導体本体
部分は接合型電界効果トランジスタの他方のゲー
ト領域をも構成する。
図面につき本発明を説明する。
第１図は、本発明半導体装置の一例として、Ｐ
チヤネルJFETと集積化したNPNバイポーラトラ
ンジスタを示す。この場合、導電型を逆にするこ
とによりPNPトランジスタおよびＮチヤネル
JFETを同様にして集積化しうること明らかであ
る。この第１図の断面斜視図において、断面は円
形構造の中心を通るものである。この複合半導体
装置はＰ型珪素より成る下側半導体本体部分すな
わち基板１０を有し、この基板１０上にＮ型の上
側半導体本体部分すなわちエピタキシアル層１２
を成長させることができる。このエピタキシアル
層１２は平坦な上側面すなわち主表面１４を有す
る。
Ｐ型基板１０と同一導電型でこのＰ型基板１０
よりも高い導電率とすることができ、横方向を囲
む分離領域１６を、主表面１４からエピタキシア
ル層１２の深さ全体に亘つて延在させ基板１０ま
で到達せしめる。従つて、分離領域１６はP+領
域とすることができる。或いはまた、分離領域を
二酸化珪素のような絶縁材料とすることができ
る。
また、エピタキシアル層１２と同一導電型でこ
のエピタキシアル層１２よりも高い導電率の埋込
層１８により基板１０との接合を形成し、この埋
込層１８は分離領域１６の境界内部の大部分の区
域に亘つて横方向に延在させるも、分離領域１６
には接触させない。従つて、この埋込層１８には
導電率が高いということを示すN+を付す。この
埋込層１８は、エピタキシアル層１２の成長の前
に、砒素或はアンチモンのような適当な濃度のＮ
型不純物を周知の手段によつて基板１０内に拡散
させることにより形成しうる。
Ｐ型の環状ソース領域２０は主表面１４からエ
ピタキシアル層１２内にこの層１２の深さの大部
分に亘つて延在させるも、埋込層１８からは離間
させる。この環状ソース領域２０は硼素のような
適当な濃度のＰ型不純物をエピタキシアル層１２
内に拡散させることにより形成でき、このソース
領域２０とエピタキシアル層１２とでPN接合を
形成する。
Ｐ型のドレイン領域２２は、環状のソース領域
２０によつて囲まれたエピタキシアル層１２の部
分内の中心に配置する。このドレイン領域２２は
主表面１４からエピタキシアル層１２内に環状の
ソース領域２０とほぼ同じ深さまで延在させる。
このドレイン領域２２は環状のソース領域２０を
形成する際と同じ時に拡散により形成することが
できる。このドレイン領域２２はバイポーラトラ
ンジスタのベース領域をも構成し、このバイポー
ラトランジスタのコレクタ領域はエピタキシアル
層１２を以つて構成し、このエピタキシアル層１
２によつて領域２２とPN接合を形成する。
Ｎ型のエミツタ領域２４はドレイン領域２２内
に形成し、しかも主表面１４まで延在させる。こ
のエミツタ領域２４とドレイン領域２２とでPN
接合を形成する。Ｎ型のコレクタ接点領域２６
は、環状のソース領域２０と分離領域１６との間
に位置するエピタキシアル層１２の一部分内に位
置させる。従つて、このコレクタ接点領域２６は
環状のソース領域２０によつて囲まれたエピタキ
シアル層１２の区域の外部に位置する。Ｎ型領域
２４および２６の双方は高導電率とし、従つてこ
れらにN+を付した。また、これらＮ型領域２４
および２６は同時拡散により形成しうる。
コレクタ直列抵抗の値を減少せしめる作用をす
る埋込層１８はコレクタ接点領域２６の下側の区
域からドレイン（ベース）領域２２の下側の区域
まで横方向に延在させる。
Ｐ型の環状チヤネル領域２８は環状のソース領
域２０とドレイン領域２２との間に延在させる。
この環状のチヤネル領域２８は、Ｐを付したソー
ス領域２０およびドレイン領域２２よりも低い導
電率とするため、このチヤネル領域にP-を付し
た。この環状のチヤネル領域２８はソース領域２
０とドレイン領域２２との双方に重ねるもエミツ
タ領域２４からは離間させる。また、この環状の
チヤネル領域２８は、主表面１４からエピタキシ
アル層１２内にソース領域２０およびドレイン領
域２２の深さよりも極めて浅い距離だけ延在さ
せ、このチヤネル領域２８とエピタキシアル層１
２とでPN接合を形成する。
Ｎ型で環状の上部ゲート領域３０はこれとPN
接合を形成するチヤネル領域２８内に位置させ
る。この上部ゲート領域３０はドレイン領域２２
に対するよりも環状のソース領域２０に一層接近
させて配置する。
環状のチヤネル領域２８と上部ゲート領域３０
との双方は主表面１４に延在する表面領域であ
り、イオン注入によつて形成するのが好適であ
る。イオン注入には、領域２８および３０をイオ
ン注入形成しうる順序が任意であるという望まし
い特性がある。従つて、チヤネル領域２８を、上
部ゲート領域３０のイオン注入形成前に或いは後
にイオン注入形成しうる。Ｎ型上部ゲート領域３
０に対する不純物濃度は、接合形電界効果トラン
ジスタに所望の電流対電圧特性が得られるような
値にすることができる。
また、金属化表面層を被着し、コレクタ接点領
域２６に対するコレクタ接点３２と、環状のソー
ス領域２０に対する環状のソース接点３４と、環
状の上部ゲート３０に対する環状の上部ゲート接
点３６と、エミツタ領域２４に対するエミツタ接
点３８とを形成する。これら接点３２，３４，３
６および３８は表面の酸化物絶縁層４０に形成し
た孔を経て形成する。
所望に応じ、Ｎ型で環状の上部ゲート領域３０
の代りに、チヤネル領域２８とシヨツトキ・バリ
ア接合を形成する金属領域を用いることができ
る。この場合には、金属領域がシヨツトキ・バリ
ア接合と、このバリア接合に対する金属接点との
双方を形成する作用をする。シヨツトキ・バリア
接合を形成するためには、チヤネル領域２８の表
面濃度を1015原子／cm3よりも小さくする必要があ
る。珪素と信頼性のあるシヨツトキ・バリア接合
を形成するものとしてプラチナのような金属が確
かめられている。
半導体本体の一部分１２をＮ型ではなくＰ型と
したＮチヤネル装置においては、コレクタ接点３
２（このコレクタ接点をアルミニウムとした場
合）をコレクタ接点領域２６のような高導電率の
領域ではなく上記の部分１２に直接被着すること
ができる。このような場合、高導電率のP+領域
が不必要となる。
第１図の複合集積装置に対する等価回路を第２
図に示す。第２図においては、第１図に用いた符
号を用いて対応する素子を示す。第２図において
は、ソース領域２０およびソース接点３４と、ド
レイン領域２２と、チヤネル領域２８とをも含む
JFETの入力端子としてゲート接点３６を示す。
上部ゲート領域３０は、ダイオード、すなわちこ
の上部ゲート領域３０がチヤネル領域２８と形成
する整流PN接合の負側、すなわちＮ側として第
２図に示す。ダイオード、すなわち整流PN接合
の正側、すなわちＰ側はチヤネル２８に直接接続
されているように示す。ダイオード、すなわち
PN接合はＰチヤネルJFETに対して通常の極性
で示す。ソース接点３４は正電圧供給端子＋ＶSS
に接続された端子として示す。
チヤネル領域２８の反対側は第２図に示すよう
に第２のダイオード、すなわちPN接合を経て、
エミツタ領域２４およびベース領域２２をも含む
バイポーラトランジスタのコレクタ領域１２に結
合されている。コレクタ接点３２は接地された出
力端子として示し、エミツタ接点３８は、負荷抵
抗４２を経て負電圧供給端子−ＶEEに接続された
出力端子として示す。半導体本体の一部、すなわ
ちバイポーラトランジスタのコレクタ領域１２は
JFETの下部ゲート領域としても作用し、この下
部ゲート領域を、チヤネル領域２８の下側面とで
形成されるPN接合の負側、すなわちＮ側１２と
して示す。
バイポーラトランジスタのベースおよびJFET
のドレインは、第２図の回路図においてはこれら
の各別の装置における各別の機能を示すために、
互いに導電的に接続した各別の素子２２として示
すも、前述したように同一の領域２２内に形成す
るものである。
第２図の回路の作動を反転増幅器として説明す
るために、ゲート入力端子３６への入力信号が負
であるものとする。この負信号はチヤネル接合に
対するゲート上の逆バイアスを減少させ、チヤネ
ル領域２８内の空乏領域を狭くし、チヤネル領域
２８の導電率を増大させ、ソース領域２０からド
レイン領域２２へのJFET中を流れる電流を増大
させる。ドレイン領域２２はバイポーラトランジ
スタのベース領域２２と同一領域内に形成されて
いるため、ドレイン電流はバイポーラトランジス
タへのベース駆動電流として強制的に流され、こ
れによりエミツタ回路に流れる電流を増大させ
る。エミツタ回路中を流れるこの増大電流によ
り、負荷抵抗４２の両端間に電圧降下を生ぜし
め、端子３８における出力電圧は正の方向に向
い、より小さな負の値となる。従つて、負の入力
信号により正に向う出力信号を生ぜしめ、反転が
生じたことになる。
同様に、正の入力信号によりチヤネル接合に対
するゲート上の逆バイアスを増大させ、チヤネル
領域２８内の空乏領域を広げ、ソース領域からド
レイン領域へのJFET中を流れる電流を減少させ
るということが分る。従つて、バイポーラトラン
ジスタに対するベース駆動電流が減少し、エミツ
タ電流が減少し、これにより出力端子３８におけ
る電圧を負電圧供給端子−ＶEEの電圧レベルの方
向に減少させる。出力端子３８におけるこの電圧
は負電圧であるため、正の入力信号の反転が生じ
ること明らかである。
JFETのソース−ドレイン電流、すなわちチヤ
ネル電流はベース領域中に強制的に導入され、バ
イポーラトランジスタに対する入力電流となるた
め、このチヤネル電流にバイポーラトランジスタ
の相互コンダクタンスが乗じられ、JFETの実効
相互コンダクタンスがバイポーラトランジスタの
gm倍される。入力信号はJFETのゲートに供給
されるため、入力インピーダンスは高い。
本例の場合、ドレイン（ベース）領域２２には
外部接続が必要でない。また、エミツタ端子３８
はJFETの実際のドレイン端子である。
本発明によればソース領域およびドレイン領域
（ベース領域）はチヤネル領域とは異なる工程で
設けられるという事実の為に、これらソース領域
およびドレイン領域（ベース領域）の深さおよび
ドーピング濃度を、バイポーラトランジスタおよ
びJFETの双方が最適な特性を有するように設定
しうる。
更に、JFETのゲートをソースおよびドレイン
領域からある距離の位置に設けることにより、装
置の動作に悪影響を及ぼしうる不所望な帰還を防
止しうる。更に図面から明らかなように、本発明
による半導体装置は通常のIC技術により製造で
き、追加の何の手段を講じることなく通常のバイ
ポーラ集積回路にも適合しうる。
【図面の簡単な説明】
第１図は、バイポーラトランジスタと接合型電
界効果トランジスタとを集積化した複合構造の本
発明半導体装置の一例を示す断面斜視図、第２図
は第１図の等価回路図である。 １０……基板、１２……エピタキシアル層（コ
レクタ領域）、１４……主表面、１６……分離領
域、１８……埋込層、２０……ソース領域、２２
……ドレイン領域（ベース領域）、２４……エミ
ツタ領域、２６……コレクタ接点領域、２８……
チヤネル領域、３０……上部ゲート領域、３２…
…コレクタ接点、３４……ソース接点、３６……
上部ゲート接点、３８……エミツタ接点、４０…
…絶縁層、４２……負荷抵抗。

Claims (1)

  1. 【特許請求の範囲】 １ 接合型電界効果トランジスタ−バイポーラト
    ランジスタの複合構造を有する半導体装置におい
    て、 (a) 半導体本体の一部であり、主表面を有する第
    １導電型の半導体本体部分と、 (b) この半導体本体部分内に形成され、前記の主
    表面からこの半導体本体部分内に所定の深さで
    延在し、互いに離間された第２導電型のソース
    およびドレイン領域と、 (c) 前記のソースおよびドレイン領域間の全距離
    に亘つて延在し且つ前記の所定の深さよりも浅
    い深さで前記の主表面から前記の半導体本体部
    分内に延在する前記の第２導電型のチヤネル領
    域と、 (d) 前記のソースおよびドレイン領域のうち、接
    合型電界効果トランジスタ−バイポーラトラン
    ジスタの複合構造のベース領域を構成する一方
    の領域内に設けられた前記の第１導電型のエミ
    ツタ領域と、 (e) 前記のソース、ドレインおよびチヤネル領域
    から離間されており、前記の半導体本体部分の
    主表面の一部分とコレクタ接点を形成する手段
    と、 (f) 前記のソースおよびドレイン領域から分離さ
    れており、前記のチヤネル領域の表面部分とで
    半導体接合を形成し、接合型電界効果トランジ
    スタ−バイポーラトランジスタの複合構造のゲ
    ート領域を構成する手段と を具えたことを特徴とする半導体装置。 ２ 特許請求の範囲第１項に記載の半導体装置に
    おいて、ゲート領域を構成する前記の手段の前記
    の半導体接合が、前記のソースおよびドレイン領
    域のうちベース領域を構成する前記の一方の領域
    に対するよりもこれらソースおよびドレイン領域
    のうちの他方の領域に接近して位置していること
    を特徴とする半導体装置。 ３ 特許請求の範囲第１項に記載の半導体装置に
    おいて、前記の半導体本体部分のうち、前記のソ
    ースおよびドレイン領域から離間した最下側部分
    内に、この半導体本体部分よりも高導電率の第１
    導電型の埋込領域が設けられ、該埋込領域は、前
    記のコレクタ接点と前記のベース領域との間の距
    離を少くともほぼ覆う横方向範囲に亘つて延在し
    ていることを特徴とする半導体装置。
JP10618678A 1977-08-30 1978-08-30 Semiconductor Granted JPS5452994A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/828,999 US4143392A (en) 1977-08-30 1977-08-30 Composite jfet-bipolar structure

Publications (2)

Publication Number Publication Date
JPS5452994A JPS5452994A (en) 1979-04-25
JPS6153861B2 true JPS6153861B2 (ja) 1986-11-19

Family

ID=25253257

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10618678A Granted JPS5452994A (en) 1977-08-30 1978-08-30 Semiconductor

Country Status (4)

Country Link
US (1) US4143392A (ja)
EP (1) EP0000975B1 (ja)
JP (1) JPS5452994A (ja)
DE (1) DE2861510D1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4314267A (en) * 1978-06-13 1982-02-02 Ibm Corporation Dense high performance JFET compatible with NPN transistor formation and merged BIFET
US4322738A (en) * 1980-01-21 1982-03-30 Texas Instruments Incorporated N-Channel JFET device compatible with existing bipolar integrated circuit processing techniques
US4395812A (en) * 1980-02-04 1983-08-02 Ibm Corporation Forming an integrated circuit
US4362574A (en) * 1980-07-09 1982-12-07 Raytheon Company Integrated circuit and manufacturing method
WO1982001619A1 (en) * 1980-10-28 1982-05-13 Aircraft Co Hughes Method of making a planar iii-v bipolar transistor by selective ion implantation and a device made therewith
US4916505A (en) * 1981-02-03 1990-04-10 Research Corporation Of The University Of Hawaii Composite unipolar-bipolar semiconductor devices
JPH0750560B2 (ja) * 1981-05-09 1995-05-31 ヤマハ株式会社 ディジタル集積回路装置
US4441116A (en) * 1981-07-13 1984-04-03 National Semiconductor Corporation Controlling secondary breakdown in bipolar power transistors
US4456918A (en) * 1981-10-06 1984-06-26 Harris Corporation Isolated gate JFET structure
US4495694A (en) * 1981-10-06 1985-01-29 Harris Corporation Method of fabricating an isolated gate JFET
US4485392A (en) * 1981-12-28 1984-11-27 North American Philips Corporation Lateral junction field effect transistor device
US4729008A (en) * 1982-12-08 1988-03-01 Harris Corporation High voltage IC bipolar transistors operable to BVCBO and method of fabrication
JPS61158177A (ja) * 1984-12-28 1986-07-17 Toshiba Corp 半導体装置
JPS62119972A (ja) * 1985-11-19 1987-06-01 Fujitsu Ltd 接合型トランジスタ
US4808547A (en) * 1986-07-07 1989-02-28 Harris Corporation Method of fabrication of high voltage IC bopolar transistors operable to BVCBO
US4876579A (en) * 1989-01-26 1989-10-24 Harris Corporation Low top gate resistance JFET structure
US5191401A (en) * 1989-03-10 1993-03-02 Kabushiki Kaisha Toshiba MOS transistor with high breakdown voltage
EP0435541A3 (en) * 1989-12-26 1991-07-31 Motorola Inc. Semiconductor device having internal current limit overvoltage protection
DE10206133C1 (de) * 2002-02-14 2003-09-25 Infineon Technologies Ag Vertikaler Bipolartransistor mit innewohnendem Junction-Feldeffekttransistor (J-FET)
US7518194B2 (en) * 2006-05-20 2009-04-14 Sergey Antonov Current amplifying integrated circuit
TWI408808B (zh) * 2007-10-24 2013-09-11 Chun Chu Yang 同軸電晶體結構
US8481372B2 (en) * 2008-12-11 2013-07-09 Micron Technology, Inc. JFET device structures and methods for fabricating the same
KR101807334B1 (ko) 2013-04-12 2018-01-11 매그나칩 반도체 유한회사 멀티 소오스 jfet 디바이스
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4048649A (en) * 1976-02-06 1977-09-13 Transitron Electronic Corporation Superintegrated v-groove isolated bipolar and vmos transistors
US4066917A (en) * 1976-05-03 1978-01-03 National Semiconductor Corporation Circuit combining bipolar transistor and JFET's to produce a constant voltage characteristic

Also Published As

Publication number Publication date
EP0000975A1 (en) 1979-03-07
EP0000975B1 (en) 1982-01-06
US4143392A (en) 1979-03-06
DE2861510D1 (en) 1982-02-25
JPS5452994A (en) 1979-04-25

Similar Documents

Publication Publication Date Title
JPS6153861B2 (ja)
US4826780A (en) Method of making bipolar transistors
US3293087A (en) Method of making isolated epitaxial field-effect device
US4095252A (en) Composite jfet-bipolar transistor structure
US4066917A (en) Circuit combining bipolar transistor and JFET's to produce a constant voltage characteristic
US4322738A (en) N-Channel JFET device compatible with existing bipolar integrated circuit processing techniques
JPH07321214A (ja) 電力集積回路構体およびその製造方法
JPS63211682A (ja) バイポーラ集積回路に使用される高速接合型電界効果トランジスタ
JPH11509048A (ja) 抵抗素子が設けられている半導体デバイス
US5969391A (en) Complementary insulated-gate field-effect transistors having improved anti-latchup characteristic
US4407005A (en) N-Channel JFET device having a buried channel region, and method for making same
JPH02130868A (ja) 半導体装置
JPH03276757A (ja) 半導体装置
JPS6362904B2 (ja)
JPH04225238A (ja) ラテラルトランジスタ及びそれを用いたカレントミラー回路
JPH0235736A (ja) 半導体装置
JPS6046064A (ja) 半導体装置
JPS62104068A (ja) 半導体集積回路装置
JPS63175463A (ja) バイｍｏｓ集積回路の製造方法
JPH01185971A (ja) 絶縁ゲート型半導体装置
JPS59144168A (ja) バイポ−ラｍｏｓ半導体装置及びその製造法
JPH0582828A (ja) フオトトランジスタ
JP2926785B2 (ja) 半導体装置
JP2671304B2 (ja) 論理回路
JPS6224954B2 (ja)