JPS6224954B2 - - Google Patents
Info
- Publication number
- JPS6224954B2 JPS6224954B2 JP8470481A JP8470481A JPS6224954B2 JP S6224954 B2 JPS6224954 B2 JP S6224954B2 JP 8470481 A JP8470481 A JP 8470481A JP 8470481 A JP8470481 A JP 8470481A JP S6224954 B2 JPS6224954 B2 JP S6224954B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- layer
- drain region
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 7
- 108091006146 Channels Proteins 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 235000015067 sauces Nutrition 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、バイポーラIC内へ１体的に集積化
されるに好適な接合形電界効果トランジスタ（以
下FETと記す）に関し、特にソース．ドレイン
間に存在するチヤンネル層上に作られた表面ゲー
ト層のみを使用する場合のソース．ドレイン間耐
圧の向上をはかることのできるFETを提供する
ものである。
されるに好適な接合形電界効果トランジスタ（以
下FETと記す）に関し、特にソース．ドレイン
間に存在するチヤンネル層上に作られた表面ゲー
ト層のみを使用する場合のソース．ドレイン間耐
圧の向上をはかることのできるFETを提供する
ものである。
第１図は、バイポーラIC内へ１体的に作り込
まれるに適し不要な容量の減少を図つたFETの
一例の構造を示す斜視断面図である。ここではＮ
チヤンネルFETを例として説明する。同図で１
はＰ型半導体基板であり、２は基板上に成長され
たＮ型エピタキシヤル層をその表面からＰ型半導
体基板に達するＰ型分離領域３によつて島状に分
離して形成したＮ型エピタキシヤル領域、４はＮ
型エピタキシヤル領域２の中に作られたＰ型の領
域（以下Ｐウエルと記す）である。５，６はＰウ
エル中に作られたＮ型のソース及びドレイン領域
である。７はソース．ドレイン間に作られた電流
通路となるＮ型のチヤンネル層である。８はチヤ
ンネル層上に作られたＰ型の表面ゲート層であ
る。Ｎ型チヤンネル層７の一部は図に示した様
に、Ｐウエル領域４を越えてＮ型エピタキシヤル
領域２にまで延びており、Ｐ型表面ゲート層８の
一部をＰウエル領域４に接することなく、Ｎ型エ
ピタキシヤル領域２まで引き出す事が可能な形状
になつている。Ｎ型エピタキシヤル領域２まで引
き出されたＰ型表面ゲート層８には、Ｐウエル領
域４と分離された形でゲート電極取り出し用のＰ
型領域９が接続されており、Ｐウエル領域４と独
立にＰ型表面ゲート層８のみをゲートとして動作
させる事ができる構造となつている。
まれるに適し不要な容量の減少を図つたFETの
一例の構造を示す斜視断面図である。ここではＮ
チヤンネルFETを例として説明する。同図で１
はＰ型半導体基板であり、２は基板上に成長され
たＮ型エピタキシヤル層をその表面からＰ型半導
体基板に達するＰ型分離領域３によつて島状に分
離して形成したＮ型エピタキシヤル領域、４はＮ
型エピタキシヤル領域２の中に作られたＰ型の領
域（以下Ｐウエルと記す）である。５，６はＰウ
エル中に作られたＮ型のソース及びドレイン領域
である。７はソース．ドレイン間に作られた電流
通路となるＮ型のチヤンネル層である。８はチヤ
ンネル層上に作られたＰ型の表面ゲート層であ
る。Ｎ型チヤンネル層７の一部は図に示した様
に、Ｐウエル領域４を越えてＮ型エピタキシヤル
領域２にまで延びており、Ｐ型表面ゲート層８の
一部をＰウエル領域４に接することなく、Ｎ型エ
ピタキシヤル領域２まで引き出す事が可能な形状
になつている。Ｎ型エピタキシヤル領域２まで引
き出されたＰ型表面ゲート層８には、Ｐウエル領
域４と分離された形でゲート電極取り出し用のＰ
型領域９が接続されており、Ｐウエル領域４と独
立にＰ型表面ゲート層８のみをゲートとして動作
させる事ができる構造となつている。
この構造では、Ｎ型エピタキシヤル領域２はＮ
型チヤンネル層７を通してソース領域５に接続さ
れて必然的にソース電位になつており、ドレイン
領域６の下側にあるＰウエル領域４の上下には、
ソース．ドレイン間電圧が加えられることにな
る。そして前述したごとくＰウエル領域４は表面
ゲートと切り離され、単位面積当りの相互コンダ
クタンスへの寄与の大きいチヤンネルに対向して
いる表面ゲート層のみをゲートとして使用でき
る。このことは、チヤンネル層７をソースおよび
ドレイン領域より浅くし、表面ゲート層８が非常
に浅くなつた場合に、相互コンダクタンスの向上
に好適となる。この第１図の構造を用いることに
より、Ｐウエルをもゲートとして用いる通常の
FETと比べ、相互コンダクタンスを同一とした
場合、ゲート入力容量が約1/2、ドレイン．ゲー
ト間容量が約1/10に減少可能となつた。
型チヤンネル層７を通してソース領域５に接続さ
れて必然的にソース電位になつており、ドレイン
領域６の下側にあるＰウエル領域４の上下には、
ソース．ドレイン間電圧が加えられることにな
る。そして前述したごとくＰウエル領域４は表面
ゲートと切り離され、単位面積当りの相互コンダ
クタンスへの寄与の大きいチヤンネルに対向して
いる表面ゲート層のみをゲートとして使用でき
る。このことは、チヤンネル層７をソースおよび
ドレイン領域より浅くし、表面ゲート層８が非常
に浅くなつた場合に、相互コンダクタンスの向上
に好適となる。この第１図の構造を用いることに
より、Ｐウエルをもゲートとして用いる通常の
FETと比べ、相互コンダクタンスを同一とした
場合、ゲート入力容量が約1/2、ドレイン．ゲー
ト間容量が約1/10に減少可能となつた。
ところが、通常用いられる製造方法で、第１図
の様なFETを所望の特性を持つて安定に製作す
るためには、Ｐウエル領域４に含まれるＰ型不純
物濃度を高い濃度に選択する事ができず、通常は
Ｐウエル領域４表面で１０15乃至１０16／cm3の範
囲に選ばれる。この様な条件ではＰウエル領域４
部分は、Ｎ型エピタキシヤル領域２とドレイン領
域６との間に加えられる電圧によつて容易にパン
チスルーしてしまい、FETのソース．ドレイン
間耐圧に制限がもたらされる。例えば、ドレイン
領域の深さ２ミクロン、Ｐウエルの深さ４ミクロ
ン、表面不純物濃度５×1015／cm3の条件では、
10V以下でパンチスルーしてしまう。
の様なFETを所望の特性を持つて安定に製作す
るためには、Ｐウエル領域４に含まれるＰ型不純
物濃度を高い濃度に選択する事ができず、通常は
Ｐウエル領域４表面で１０15乃至１０16／cm3の範
囲に選ばれる。この様な条件ではＰウエル領域４
部分は、Ｎ型エピタキシヤル領域２とドレイン領
域６との間に加えられる電圧によつて容易にパン
チスルーしてしまい、FETのソース．ドレイン
間耐圧に制限がもたらされる。例えば、ドレイン
領域の深さ２ミクロン、Ｐウエルの深さ４ミクロ
ン、表面不純物濃度５×1015／cm3の条件では、
10V以下でパンチスルーしてしまう。
本発明は、このような不都合を排除できる新規
な接合形電界効果トランジスタを提供するもので
ある。第２図は本発明にかかるFETの斜視断面
図を示すものである。第２図で１〜９は第１図に
関連して説明したものと同一部分を示している。
第１図で示したFETと異る部分は、Ｐウエル領
域４の下部にその上面がＰウエル領域４と接する
関係でＰ型の埋め込み層１０が作り込まれ、更に
Ｐ型埋め込み層１０の下部に、このＰ型埋め込み
層１０とＰ型半導体基板１との接触を妨げる形で
Ｎ型の埋め込み層１１が作り込まれているのであ
る。なお、Ｐ型埋め込み層１０は、少くともドレ
イン領域６と対向し、かつ、ドレイン領域の投影
平面形状が完全におさまる平面形状を持つ様に作
る。
な接合形電界効果トランジスタを提供するもので
ある。第２図は本発明にかかるFETの斜視断面
図を示すものである。第２図で１〜９は第１図に
関連して説明したものと同一部分を示している。
第１図で示したFETと異る部分は、Ｐウエル領
域４の下部にその上面がＰウエル領域４と接する
関係でＰ型の埋め込み層１０が作り込まれ、更に
Ｐ型埋め込み層１０の下部に、このＰ型埋め込み
層１０とＰ型半導体基板１との接触を妨げる形で
Ｎ型の埋め込み層１１が作り込まれているのであ
る。なお、Ｐ型埋め込み層１０は、少くともドレ
イン領域６と対向し、かつ、ドレイン領域の投影
平面形状が完全におさまる平面形状を持つ様に作
る。
この様な構造を採る事により、ドレイン領域６
からＰウエル領域４内部に拡がる空乏層の拡がり
がＰ型埋め込み層１０によつて制限される。した
がつて、FETのソース．ドレイン間耐圧を大幅
に増加させる事ができる。第２図の構造の特徴部
分であるＰ型埋め込み領域１０とＮ型埋め込み領
域１１の作り込みは、例えばＰ型基板表面の所定
領域に拡散係数の小さいＮ型不純物（例えば砒素
或いはアンチモン）を比較的高い濃度（例えば
1020〜1021／cm3）で拡散させた後、さらにこの拡
散領域内へＮ型不純物よりは大きい拡散係数を持
つ不純物（例えばボロン）をより低い濃度（例え
ば10〜10／cm3）で選択的に拡散させ、しかる後Ｎ
型のエピタキシヤル層成長以降の工程を経れば実
現できる。
からＰウエル領域４内部に拡がる空乏層の拡がり
がＰ型埋め込み層１０によつて制限される。した
がつて、FETのソース．ドレイン間耐圧を大幅
に増加させる事ができる。第２図の構造の特徴部
分であるＰ型埋め込み領域１０とＮ型埋め込み領
域１１の作り込みは、例えばＰ型基板表面の所定
領域に拡散係数の小さいＮ型不純物（例えば砒素
或いはアンチモン）を比較的高い濃度（例えば
1020〜1021／cm3）で拡散させた後、さらにこの拡
散領域内へＮ型不純物よりは大きい拡散係数を持
つ不純物（例えばボロン）をより低い濃度（例え
ば10〜10／cm3）で選択的に拡散させ、しかる後Ｎ
型のエピタキシヤル層成長以降の工程を経れば実
現できる。
ここで述べた構造を採る事により、本実施例で
は、ソース．ドレイン間耐圧を20V以上に向上さ
せる事ができた。
は、ソース．ドレイン間耐圧を20V以上に向上さ
せる事ができた。
なお第２図の構造では、Ｐウエル領域４はソー
ス領域５と同一電位またはソースより低い電位に
接続すれば良いが、Ｐ型半導体基板１と同一電位
に固定して使用する場合には、Ｎ型の埋め込み層
を除けば、Ｐウエルは直接Ｐ型半導体基板に接続
される。
ス領域５と同一電位またはソースより低い電位に
接続すれば良いが、Ｐ型半導体基板１と同一電位
に固定して使用する場合には、Ｎ型の埋め込み層
を除けば、Ｐウエルは直接Ｐ型半導体基板に接続
される。
本発明の構造とすることにより、バイポーラ
ICと同一半導体基板上に集積化されたFETで、
チヤンネル上部に存在する表面ゲート層のみをゲ
ートとして使用する場合の欠点となる、Ｐウエル
のパンチスルーによるソース．ドレイン間耐圧の
制限を除く事ができ、高性能の接合形FETの実
現に大きく寄与するものである。
ICと同一半導体基板上に集積化されたFETで、
チヤンネル上部に存在する表面ゲート層のみをゲ
ートとして使用する場合の欠点となる、Ｐウエル
のパンチスルーによるソース．ドレイン間耐圧の
制限を除く事ができ、高性能の接合形FETの実
現に大きく寄与するものである。
第１図はバイポーラIC内へ作り込まれる接合
形電界効果トランジスタの構造を示す斜視断面
図、第２図は本発明の一実施例にかかる接合形電
界効果トランジスタの構造を示す斜視断面図であ
る。 １……半導体基板、２……エピタキシヤル層、
３……分離領域、４……エピタキシヤル層と反対
の導電型を持つ領域、５……ソース領域、６……
ドレイン領域、７……チヤンネル層、８……表面
ゲート層、９……表面ゲート層電極取り出し用拡
散領域、１０……領域４と同一導電型の埋め込み
層、１１……領域１０と反対の導電型の埋め込み
層。
形電界効果トランジスタの構造を示す斜視断面
図、第２図は本発明の一実施例にかかる接合形電
界効果トランジスタの構造を示す斜視断面図であ
る。 １……半導体基板、２……エピタキシヤル層、
３……分離領域、４……エピタキシヤル層と反対
の導電型を持つ領域、５……ソース領域、６……
ドレイン領域、７……チヤンネル層、８……表面
ゲート層、９……表面ゲート層電極取り出し用拡
散領域、１０……領域４と同一導電型の埋め込み
層、１１……領域１０と反対の導電型の埋め込み
層。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型半導体基板上に形成された第二導
電型島領域と、該第二導電型島領域中に形成した
第一導電型領域と、該第一導電型領域中に作り込
まれた第二導電型のドレイン領域と、該ドレイン
領域と離間して形成され、少くとも前記ドレイン
領域の側面と対向する側面が前記第一導電型領域
中に存在する第二導電型のソース領域と、前記ド
レイン領域とソース領域の双方に繋り、かつ前記
ドレイン領域を取り囲み前記第一導電型領域より
は浅い深さを持つ第二導電型のチヤンネル層と、
該チヤンネル層の上表面側に形成され、かつ前記
チヤンネル層よりは浅い深さを持ち前記ドレイン
領域を取り囲む表面ゲート層とを備えるととも
に、前記チヤンネル層は、前記表面ゲート層を前
記第一導電型領域に接する事なく前記第二導電型
島領域上に迄引き出す事が可能な形状としてその
一部が前記第一導電型領域を越えて延在し、前記
表面ゲート層が前記チヤンネル層上を越えて前記
第二導電型島領域上まで延在し、さらに前記第一
導電型領域下部に前記ドレイン領域と対向し、前
記ドレイン領域の投影平面形状が完全に納まる平
面形状をもち、その上面が前記第一導電型領域に
接する第一導電型埋め込み層を有する事を特徴と
する接合形電界効果トランジスタ。 ２ 第一導電型埋め込み層と第一導電型半導体基
板との間に、該第一導電型埋め込み層を取り囲む
平面形状を持つ、第二導電型の埋め込み層を有す
る事を特徴とする特許請求範囲第１項記載の接合
形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8470481A JPS57199268A (en) | 1981-06-01 | 1981-06-01 | Junction type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8470481A JPS57199268A (en) | 1981-06-01 | 1981-06-01 | Junction type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57199268A JPS57199268A (en) | 1982-12-07 |
| JPS6224954B2 true JPS6224954B2 (ja) | 1987-05-30 |
Family
ID=13838045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8470481A Granted JPS57199268A (en) | 1981-06-01 | 1981-06-01 | Junction type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57199268A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06225871A (ja) * | 1993-02-05 | 1994-08-16 | Toshiba Corp | Ｃｔ撮影用被検体載置天板 |
| JPH0672119U (ja) * | 1993-03-19 | 1994-10-07 | 沖電線株式会社 | 信号及び電源線入り複合ケーブル |
-
1981
- 1981-06-01 JP JP8470481A patent/JPS57199268A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57199268A (en) | 1982-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3051045B2 (ja) | 電力集積回路構体およびその製造方法 | |
| JPS6359545B2 (ja) | ||
| JPH08506936A (ja) | 埋込形成されたダイオードを有する横型半導体−オン−絶縁体（ｓｏｉ）半導体装置 | |
| US5191401A (en) | MOS transistor with high breakdown voltage | |
| US5215931A (en) | Method of making extended body contact for semiconductor over insulator transistor | |
| JPS6153861B2 (ja) | ||
| JPS63211682A (ja) | バイポーラ集積回路に使用される高速接合型電界効果トランジスタ | |
| JP2000077663A (ja) | 電界効果型半導体装置 | |
| US4456918A (en) | Isolated gate JFET structure | |
| JPS6152591B2 (ja) | ||
| JP3161091B2 (ja) | 半導体集積回路装置 | |
| JP2000068372A (ja) | 半導体デバイス及びその製造方法 | |
| JPS6224954B2 (ja) | ||
| ATE35068T1 (de) | Spannungsfester mos-transistor fuer hoechstintegrierte schaltungen. | |
| JP2817285B2 (ja) | 電界効果型トランジスタ | |
| JPH0728043B2 (ja) | 半導体装置 | |
| JPH07169827A (ja) | 半導体装置およびその製造方法 | |
| JPS5944784B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JP2651033B2 (ja) | 二重拡散ｍｏｓトランジスタ | |
| JPS61177776A (ja) | 半導体装置 | |
| JP3300238B2 (ja) | 半導体装置及びその製造方法 | |
| JP2668713B2 (ja) | 高耐圧半導体装置 | |
| JPH0121570Y2 (ja) | ||
| JPS62159468A (ja) | 半導体装置 | |
| JPS6217389B2 (ja) |