JPS63211682A - バイポーラ集積回路に使用される高速接合型電界効果トランジスタ - Google Patents

バイポーラ集積回路に使用される高速接合型電界効果トランジスタ

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JPS63211682A
JPS63211682A JP62290464A JP29046487A JPS63211682A JP S63211682 A JPS63211682 A JP S63211682A JP 62290464 A JP62290464 A JP 62290464A JP 29046487 A JP29046487 A JP 29046487A JP S63211682 A JPS63211682 A JP S63211682A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、半導体トランジスタ装置に係り、特
に、高速接合型の電界効果トランジスタに係る。
従来の技術 接合型電界効果トランジスタ（ＪＦＥＴ）をバイポーラ
集積回路に使用することは公知である（Ｂ　Ｉ　ＦＥＴ
）。１つのこのようなトランジスタが米国特許第４，１
７６．３６８号に開示されている。その作動速度は、こ
のようなトランジスタの重要な特性である。これまで、
ＢＩ　ＦＥＴ構造は、上部ゲートと下部ゲートを含んで
おり、上部ゲートは、トランジスタチャンネル領域の上
に軽くドープされた領域を備え、上部ゲートと下部ゲ−
トは半導体構造体を介して電気的に接続されている。米
国特許第４，１７６．３６８号には、トランジスタのソ
ース領域とドレイン領域との間でこれら領域から離れて
軽くドープされた上部ゲートに強くドープされた領域を
形成することにより作られたより高速のＢ　Ｉ　ＦＥＴ
が提案されている。
この強くドープされた領域は、ゲートコンダクタンスを
平方当たり５ないし１５キロオームから平方当たり５０
０ないし１５００オームの範囲まで減少する。
発明の構成 本発明は、改良された高速Ｂ　Ｉ　ＦＥＴに関する。簡
単に説明すると、ソース領域とドレイン領域との間の軽
くドープされた上部ゲート領域の表面に強くドープされ
たゲート接触部が形成される。
このゲート接触部は、必要に応じて４端子装置の動作を
行なえるように下部接触部から電気的に分離される。更
に、この接触部は、寄生キャパシタンスを小さくし且つ
漏れ電流を最小とするように表面積が制限されている。
この接触部は、強くドープされた多結晶シリコンより成
るのが好ましい。
或いは、チタン−タングステン、モリブデン又はタング
ステンのようなバリア金属をソース及びドレイン領域か
ら離して軽くドープされた上部ゲートに配置することが
できる。抵抗値を更に減少するためにポリシリコン接触
部又はバリア金属の表面上に例えばアルミニウムのよう
な金属接触部を配置することができる。
ポリシリコンゲート接触部の下の軽くドープされた上部
ゲート層の領域は、米国特許第４，１７６．３６８号に
開示された装置と同様に、より強くドープすることがで
きる。好都合なことに、本発明によるゲート抵抗は、上
記′３６８特許に開示された装置が平方当たり５００な
いし１５００オームであったのに対して平方当たり工な
いし４０オームの程度まで減少することができる。
従って、本発明の目的は、改良されたＢＩＦＥＴを提供
することである。
本発明の更に別の目的は、作動速度を高くしたＢ　Ｉ　
ＦＥＴを提供することである。
本発明の特徴は、別々の上部及び下部のゲート接触部を
有するＢ　Ｉ　ＦＥＴにある。
実施例 本発明の目的及び特徴は、添付図面を参照した以下の詳
細な説明及び特許請求の範囲から容易に明らかとなろう
。
添付図面の第１図及び第２図は、米国特許第４．１７６
．３６８号に開示された公知のＢＩＦＥＴ装置の断面図
である。第１図の装置によれば、Ｎ型のエピタキシャル
層１０がＰ型基体１２の表面上に形成され、装置の領域
はＰ＋の分離領域１４によって画成されている。Ｎ＋の
埋設領域１６は、層１０をエピタキシャル成長させる前
に基体１２の表面領域をドーピングすることにより形成
される。次いで、Ｂ　Ｉ　ＦＥＴ装置がエピタキシャル
層１０の装置領域に形成され、ソー　ス領域１８及びド
レイン領域２０はＰ＋ドープ剤によって形成されそして
ゲート接触部２２はＮ＋ドープ剤によって形成される。
Ｐ型チャンネル領域２４は、ソース領域１８とドレイン
領域２０との間に形成されそして軽くドープされた上部
ゲート層２６は、ソース領域とドレイン領域との間の表
面上に形成される。Ｎ型の上部ゲート層２６は、エピタ
キシャル構造体を介してエピタキシャル層１０により画
成された下部ゲート接触部と相互接続される。
ソース、ドレイン及びゲート領域に対して金属接触部２
８が形成される。
第１図に示された装置の速度を増加するために、２３６
８特許では、第２図に示すような構造が提案されている
。ここでは、同様の素子が同じ参照番号で示されている
。この実施例では、例えば、イオンインプランテーショ
ンによってＮ型ドープ剤を選択的に導入することにより
、軽くドープされた上部ゲート接触領域２６に領域３ｏ
が形成される。この場合も、Ｎ十領域３０は、エピタキ
シャル構造によりエピタキシャル層１０より成る下部ゲ
ート接触部と電気的に相互接続される。
Ｎ＋ｆｆ３０のコンダクタンスが増加されることにより
、ゲート抵抗は、第１図の装置の場合の平方当たり約５
ないし１５キロオームから第２図の装置の場合の平方光
たり５００ないし１５００オームへと減少される。ゲー
ト抵抗の減少により作動速度が著しく高くなる。
第３図は、本発明によるＢ　Ｉ　ＦＥＴ装置の断面図で
ある。ここでも、第１図及び第２と同様の素子は同じ参
照番号で示されている。本発明によれば、ソース及びド
レイン領域１８及び２０から離れた軽くドープされた上
部層２６の中間部分に接触部３２が形成される。第３図
に示すように、第２図の実施例の場合と同様に接触部３
２の下の軽くドープされたゲート層２６に強くドープさ
れた領域３０が設けられる。然し乍ら、第３図の装置の
作動速度の増加は、主として、高いコンダクタンスの接
触部３２を設けたことによって得られもので、強くドー
プされた領域３０を設けたことは二次的に作用するに過
ぎない、従って、領域３０を設けることは、本発明にと
って重要なことではない。
好ましい実施例においては、接触部３２は、強くドープ
された多結晶シリコンで構成される。
接触部３２の上面に例えばアルミニウムの金属層３４を
設けて、接触部のコンダクタンスを増加すると共に、作
動速度を更に高めることができる。
別の実施例では、チタン−タングステン、モリブデン又
はタングステンのようなバリア金属を軽くドープされた
上部ゲート層２６に直接接触するように配置することが
でき、このバリア金属の表面上に例えばアルミニウムの
接触金属を形成することができる。
上記した各々の実施例において、上部ゲート接触部は表
面積が制限され、４端子装置を形成するように下部ゲー
ト接触部から分離することができる。上部ゲートの面積
が小さくなったことにより、寄生キャパシタンス及び漏
れ電流が減少され、装置の作動速度が更に改善される。
軽くドープされた上部ゲート層にゲート接触部を設けた
ことにより、上部ゲートの抵抗値を、平方光たり工ない
し４０オ一ム程度に減少することができる。この低い抵
抗値がＢ　Ｉ　ＦＥＴの４端子動作と結合されて、作動
速度が公知のＢＩＦＥＴ構造よりも著しく改善される。
以上、特定の実施例を参照して本発明を説明したが、こ
の説明は１本発明を解説するものに過ぎず、本発明をこ
れに限定するものではない。特許請求の範囲に定めた本
発明の真の精神及び範囲から逸脱せずに種々の変更がな
され得ることが当業者に明らかであろう。
【図面の簡単な説明】
第１図は、公知技術によるＢ　Ｉ　ＦＥＴ装置の断面図
、 第２図は、公知技術による別のＢ　Ｉ　ＦＥＴ装置の断
面図、そして 第３図は、本発明の一実施例によるＢＩＦＥＴ装置の断
面図である。 １０・・・Ｎ型エピタキシャル層 １２・・・Ｐ型基体　　１４・・・Ｐ十分踵領域１８・
・・ソース領域 ２０・・・ドレイン領域 ２２・・・ゲート接触部 ２６・・・軽くドープされたゲート層 ２８・・・金属接触部　　３０・・・Ｎ十領域３２・・
・接触部 手□続補正書（方式） ６３．３．１７ １、事件の表示　　　昭和６２年特許願第２９０４６４
号３、補正をする者 事件との関係　　出願人 名　称　　リニア　チクノロシイ　コーポレーション４
、代理人

Claims (20)

    【特許請求の範囲】
  1. （１）或る導電型の半導体本体領域と、 上記本体領域の表面に形成されそして互いに分離された
    逆の導電型の第１及び第２領域であつて、電界効果トラ
    ンジスタのソース及びドレインを形成するような第１及
    び第２領域と、 上記本体領域にあって、上記第１及び第２領域を相互接
    続する上記逆の導電型のチャンネル領域と、 上記チャンネル領域の上に横たわりそして上記第１領域
    から上記第２領域へと延びている上記或る導電型の表面
    層と、 上記第１領域と第２領域との間で上記表面領域に設けら
    れた表面接触部とを具備し、この表面接触部は、その導
    電率が上記表面層の導電率よりも大きく、そして上記チ
    ャンネル領域及び上記表面接触部の下の上記本体領域は
    、上記トランジスタのための電気的に個別なゲートを構
    成することを特徴とする電界効果トランジスタ。
  2. （２）上記表面接触部は、上記或る導電型の多結晶シリ
    コンより成る特許請求の範囲第１項に記載の電界効果ト
    ランジスタ。
  3. （３）上記表面接触部の下の上記表面層に上記或る導電
    型の第３のドープされた領域を更に備え、この第３のド
    ープされた領域は、そのドープ剤密度が上記表面層の他
    部分のドープ剤密度よりも大きい特許請求の範囲第２項
    に記載の電界効果トランジスタ。
  4. （４）上記多結晶シリコンの表面上に金属層を更に備え
    た特許請求の範囲第３項に記載の電界効果トランジスタ
    。
  5. （５）上記表面接触部は、上記表面層と接触する拡散バ
    リア金属と、このバリア金属の表面に形成された金属と
    を備えている特許請求の範囲第１項に記載の電界効果ト
    ランジスタ。
  6. （６）上記表面接触部の下の上記表面層に上記或る導電
    型の第３のドープされた領域を更に備え、この第３のド
    ープされた領域は、そのドープ剤密度が上記表面層の他
    部分のドープ剤密度よりも大きい特許請求の範囲第５項
    に記載の電界効果トランジスタ。
  7. （７）上記表面接触部の下の上記表面層に上記或る導電
    型の第３のドープされた領域を更に備え、この第３のド
    ープされた領域は、そのドープ剤密度が上記表面層の他
    部分のドープ剤密度よりも大きい特許請求の範囲第１項
    に記載の電界効果トランジスタ。
  8. （８）上記半導体本体領域は、エピタキシャル層と、こ
    のエピタキシャル層を形成するための上記逆の導電型の
    基体とを備えている特許請求の範囲第１項に記載の電界
    効果トランジスタ。
  9. （９）上記エピタキシャル層の界面において上記基体に
    形成されそして上記第１及び第２領域の下に配置された
    上記第１導電型の埋設層を更に備えている特許請求の範
    囲第８項に記載の電界効果トランジスタ。
  10. （１０）上記エピタキシャル層の表面から上記基体へと
    延びて上記第１及び第２の領域を包囲する上記逆の導電
    型の分離領域を更に備えた特許請求の範囲第９項に記載
    の電界効果トランジスタ。
  11. （１１）上記エピタキシャル層に接触するように上記エ
    ピタキシャル層の表面に形成された上記第１導電型の第
    ４領域を更に備えた特許請求の範囲第１０項に記載の電
    界効果トランジスタ。
  12. （１２）上記第１領域、第２領域及び第４領域に対する
    金属接触部を更に備えた特許請求の範囲第１１項に記載
    の電界効果トランジスタ。
  13. （１３）上記分離領域は、ドープされた半導体材料より
    成る特許請求の範囲第１２項に記載の電界効果トランジ
    スタ。
  14. （１４）上記分離領域は、半導体酸化物より成る特許請
    求の範囲第１２項に記載の電界効果トランジスタ。
  15. （１５）上記表面接触部は、上記或る導電型の多結晶シ
    リコンより成る特許請求の範囲第１０項に記載の電界効
    果トランジスタ。
  16. （１６）上記表面接触部の下の上記表面層に上記或る導
    電型の第３のドープされた領域を更に備え、この第３の
    ドープされた領域は、そのドープ剤密度が上記表面層の
    他部分のドープ剤密度よりも大きい特許請求の範囲第１
    ５項に記載の電界効果トランジスタ。
  17. （１７）上記多結晶シリコンの表面上に金属層を更に備
    えた特許請求の範囲第１６項に記載の電界効果トランジ
    スタ。
  18. （１８）上記表面接触部は、上記表面層に接触する拡散
    バリア金属と、このバリア金属の表面に形成された金属
    とを備えている特許請求の範囲第１０項に記載の電界効
    果トランジスタ。
  19. （１９）上記表面接触部の下の上記表面層に上記或る導
    電型の第３のドープされた領域を更に備え、この第３の
    ドープされた領域は、そのドープ剤密度が上記表面層の
    他部分のドープ剤密度よりも大きい特許請求の範囲第１
    ８項に記載の電界効果トランジスタ。
  20. （２０）上記表面接触部の下の上記表面層に上記或る導
    電型の第３のドープされた領域を更に備え、この第３の
    ドープされた領域は、そのドープ剤密度が上記表面層の
    他部分のドープ剤密度よりも大きい特許請求の範囲第１
    ０項に記載の電界効果トランジスタ。
JP62290464A 1986-11-17 1987-11-17 バイポーラ集積回路に使用される高速接合型電界効果トランジスタ Pending JPS63211682A (ja)

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