JPH06504882A - 減少した閾値電圧を有する電力ｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、垂直型の電力トランジスタに関し、その主たる例は金属酸化物シリコ ン電界効果トランジスタ（以下、ＭＯＳＦＥＴという）および、絶縁ゲートバイ ポーラトランジスタ（以下、ＩＧＢＴという）である。

この型の知られた装置（デバイス）は、多重本体領域が大きなドレイン面積内に 形成されるか、あるいは大きな本体領域が多重ドレイン領域を作るため形成され るような幾何学形状を有する装置を含む。第１の型の構造は、米国特許第５゜０ ０８．７２５号に示された装置が例であり、第２の型の構造は、米国特許第４． ８２３，１７６号に示された装置が例てあ。

図１は従来技術に基づいて製造されたＭＯＳＦＥＴの一部の断面図である。

本発明か特に適用されるＭＯＳＦＥＴの型は、半導体チップのそれぞれ上面およ び底面に設けられたソースおよびドレイン電極間で垂直方向に制御された電流通 路作るために採用される電力ＦＥＴである。

ＭＯＳＦＥＴは、半導体基板によって構成され、図示例はＮチャンネル装置であ る。本発明はＰチャンネル装置に適用しても良いことが理解される。

図示された構造において、基板は表面４において、少なくとも１つのＰ導電ベー ス領域６が形成されるＮ一本体２を有する。ベース領域６が存在しないところは とこても、本体２か表面４に伸びている。接合８は、本体２とベース領域６との 間に作られ、表面４と接合８の両者に隣接するベース領域６の部分がＭＯＳＦＥ Ｔのスイッチングが制御されるチャンネル領域ｌＯを構成する。

ここで検討中の型の装置は、拡散あるいは打ち込みによって複数の隔離されたへ 一ス領域６が形成される構造であって良く、表面４まて伸びるＮ一本体２は連続 マトリクスあるいは格子を形成するか、あるいは単一のベース領域６がマトリク スあるいは格子の形状で製造されることによ頃本体２の隔離された部分は表面４ まて伸びる。ここては、以降、簡略化のために、領域６か単一のものとして説明 される。

適当なマスキングにより、Ｎ１エミッタあるいはソース領域１２は、ベース領域 ６に形成されて接合８から離れたチャンネル領域１０の端部を定義する。領域１ ２は接合８の全水平周囲に沿って伸びる。ベース領域６の中心部はＰ＋導電性を 有するようにドープされる。

表面４は、５ｉｎｓの絶縁層１４．多結晶シリコンゲート領域２０およびＢＰＳ Ｇ層２２層上２て被われる。ゲート領域２０とＢＰＳＧ層２２層上２体２カ）表 面４まて伸びる位置の上に設けられてベース領域６を形成するため（こ、Ｐ導電 性材料の拡散用マスクとして働く。加えて、領域２０と層２２はチャンネル１０ を横切って伸び、領域１２上で終端し、それによって層２２上に設けられた゛ノ ース金属層２４と表面４の露出部が領域１２およびベース領域６のＰ′″導電性 部と接触する。

この型の公知の装置の共通する問題はそれらの装置がエミ・ツタ領域１２と関連 する寄生バイポーラトランジスタ２６を含むことである。そのような）くイボー ラトランジスタにおいて、領域１２はエミ・ツタを構成し、ベース領域６１まベ ースを形成し、領域２がコレクタとなる。そのような寄生ノくイポーラトランジ スタ（よ、同時に高電流および高電圧に露出されたとき装置に第２の破壊をもた らすと（Ａう点においてＭＯＳＦＥＴの不均一性を減らすことができる。ＩＧＢ ＴＩこお０て、寄生バイポーラトランジスタは高電流でう・ソチできる４層構造 を形成する。

この寄生バイポーラトランジスタの効果を最小にするために、ベース領域６（よ てきるだけ重くドープされるべきてあり、その理由はこれか寄生トランジスタの 利得に対応して減少させるからである。従来技術の装置におし）て、採用できる 最大ドーピングは主に閾値電圧要件によって限定される。チャンネル領域１０の ドーピングはベース領域６を形成するトーノクントの横方向拡散（こよって製造 され、その横方向拡散はゲート層２０の工・ソヂ（縁）の下で生じ、ベース領域 ６（こおけるドーパント濃度の増加は一般により高い閾値電圧に伴うチャシネ１ １にお；するドーパント濃度の増加をもたらす。

発明の概要 本発明の目的は、寄生バイポーラトランジスタの影響を最小にする利点を保ちな がらトランジスタの閾値電圧を減することである。

本発明の他の目的は、ベース領域の不純物濃度が増加させられることによって寄 生バイポーラトランジスタの影響を更に減することである。

本発明の他の目的は、垂直ＦＥＴ）ランジスタのチャンネル抵抗を減することで ある。

本発明によると、上記および他の目的が、上下表面と第１導電型の半導体本体を 有する基板より構成される電力ＦＥＴにおいて、本体は上下の表面間に電流通路 を提供するとともに、上表面へ伸びる少なくとも１つの本体領域および上表面か ら基板へ伸びる少なくとも１つのベース領域を有し、ベース領域は第１導電型と 反対の第２導電型であるとともに、基板の上表面に隣接する電流通路に設けられ るチャンネルを構成する一部を有し、ＦＥＴは、更に、不純物層領域の下にある ベース領域の部分よりも低い不純物濃度をチャンネルに与えるために基板の上表 面からチャンネルへ伸びる不純物層領域を設けることによって本体領域の上の上 表面に設けられる絶縁ゲートを有することにより実現させられる。

図面の簡単な説明 図１は、従来技術の絶縁ゲート電力トランジスタの一部の断面詳細図である。

図２，３および４は本発明の３実施例を示す図１の図に類似する図である。

実施例の説明 本発明の実施例において、装置特性は接合８とエミ・ツタ１２の間に横方向（こ 伸び、表面４に隣接して位置するベース領域６０チヤンネル領域ｌＯにおし１て 不純物濃度を下げることによって改善させられる。これは、より高１１不純物濃 度力（寄生バイポーラトランジスタの悪影響を抑える場合、ベース領域６のより 探し１部分において不純物濃度を下げないようにして行われる。その結果、ベー ス領域６のより深い部分の不純物濃度が従来技術で採用されたものに比べて増加 できる。

この改良は、図２で示される実施例において、エピタキシャル本体２を形成した 後置１の製造ステップとして全体のウェハ表面へＮ導電性不純物を打ち込むこと によって実現される。この打ち込みはＮ導電性の浅い不純物層ｌＯを作る。表面 ４に近接してとどまるように層３０の深さを制限するために、採用される不純物 はＰ導電性ベース領域６を形成するために使用される不純物よりもゆっくりと拡 散するものが選択される。この構成により、本質的にチャンネル１０に相当する 層３０の領域３２はベース領域６の残りの部分よりも低い総Ｐ導電性不純物濃度 を有する。

図２で示される実施例は、簡単な方法で製造できるが、ベース領域６に隣接する 位置における本体２のＮ導電性不純物の過度の量は、また、装置のアバランシェ 破壊電圧を減するので比較的小さな閾値調整だけを実現することができる。

図３は改良された実施例を示し、アバランシェ破壊電圧の減少がＮ導電性の横方 向打ち込みの程度を制限することによって実現され、それによって基板表面４に 接触する本体２の部分を越えて伸びることはない。

この実施例によると、エピタキシャル本体領域２を形成した後の第１ステツプは 、表面４へ本体２が伸びようとする位置上に必要的に局所化されたＳｉＯ□マス ク１４を形成し、次に、表面４の残りの上にＮ導電性不純物の打ち込みを行う。

これは本体２の残りよりも高い不純物濃度を育し、チャンネル１０に相当すると ともにＰ導電性領域６の形成後にベース領域６の深い部分よりも低い不純物濃度 を有するＰ導電率を有する領域１２を含む不純物層３０′を製造する。この構成 により、層３０°の不純物濃度は装置の破壊電圧に悪影響を与えないで図２の層 ３０の濃度よりも高くさせられる。

Ｎ導電層３０゛の打ち込み後、第２の５ｉＯｚゲ一ト絶縁層１８が、例えば、酸 化によって形成される。次に、多結晶シリコン（ポリシリコン）ゲート領域２０ が形成され、ベース領域６を形成するために、Ｐ導電性不純物の打ち込み用マス クとして使用される。他のマスク層（図示せず）か形成され、その後、領域１２ か打ち込みによって形成され、他のマスク層が除去される。次に、ＢＰＳＧ層２ ２とソース金属層２４が上述した方法で形成される。

本発明の最後の実施例が図４に示されている。この実施例にとって、テーパ状の 周囲を有する第１のマスク層１４’　が設けられる。そのテーパは次に適用され る層および要求されるホトレジスト層をもっと均一な厚さにするので望ましいも のである。図４に示される実施例において、そのようなテーパはＮ型打ち込み層 ３０”のドーパントプロフィルに関して改良をもたらす。Ｐ導電性不純物がベー ス領域６形成するために本体表面へ拡散されると、この不純物濃度は接合８に向 かう横方向、即ち、接合８に向かうこの濃度のテーパにおいて次第に減する。マ スク１１４’　のテーパ状のエッヂはＮ導電性不純物の層３０″に表面４に平行 な方向で類似したテーパ状の濃度傾斜を与え、この傾斜は濃度テーパ、あるいは ベース領域６のチャンネルｌＯの打ち込まれたＰ導電性本体のドーパント不純物 の傾斜と同じ方向に位置する。マスク層１４′のエッヂテーパの領域３２のＰ導 電性不純物拡散傾斜に対する整合を適切にすることによって最大の閾値電圧の減 少が最小の破壊電圧の減少により実現できる。

従って、この実施例では領域３２のＮ型不純物の濃度が更に増加できる。

本発明によるチャンネル打ち込みにより装置の閾値電圧が減少させられるが、寄 生バイポーラトランジスタの影響が抑圧される。更に、チャンネル打ち込みの存 在が不純物濃度をベース領域６の深い部分で増加させ、それによって、寄生バイ ポーラトランジスタの影響を更に抑圧する。最後に、本発明による打ち込みはチ ャンネル長を短くし、チャンネル抵抗とトランジスタのオン抵抗を下げる。

層３０．３０’　、３０′に提供される付加された不純物によって正味Ｐ導電性 および正味Ｎ導電性を存する領域間の境界である接合８が図２−４に示されるよ うに、表面４の近くで領域１２に向かって曲げられるので、本発明によると、チ ャンネル長の短縮が実現する。

チャンネル長の短縮は、チャンネル抵抗の低下をもたらす。接合８に隣接する本 体の層３０．３０’　、３０”によって提供される付加された不純物はトランジ スタのオン抵抗を減するのに役立つ。

今日までの調査は、本発明によって実現されるこの型の改良は、ベース領域６か Ｉ　Ｏ＋２−１０　”／ｃｄの量でアンチモンあるいはひ素を打ち込み、次に、 ｌμのオーダの深さに不純物を拡散して層３０．３０’　、３０″を形成するこ とによって２−４μの深さを有するときに、実現できることが明らかになった。

上記説明は、本発明の特定の実施例を言及しているが、多くの修正が本発明の精 神から外れずに行えることを理解されたい。添付した請求項は本発明の真の範囲 と精神の中に入るように、そのような修正を保護する意図がある。

それ故、ここに説明された実施例は、全ての観点において例示的であって、限定 的とは見なされず、前述の説明よりもむしろ添付の請求項によって示されている 本発明の範囲は、およびその意味に入るとともに請求項の均等とみなされる全て の変更は、その中に含まれることを意図する。

ＦＩＧ、　７ ＰＲＩＯＲＡＲＴ ＦＩＧ、　４ ＦＩＧ、　２ ＦＩＧ、　３ フロントページの続き （７２）発明者　ジョーンズ、フレデリック・ピータ−アメリカ合衆国、ペンシ ルバニア州 １８７０７、マウンテントップ、ループ　ロード（番地なし） （７２）発明者　エディナック、ジョセフ・アンドリューアメリカ合衆国、ペン シルバニア州 １８７０２、ウィルクスーパール、サークルドライブ　２８

Claims (7)

【特許請求の範囲】
1. １．上下表面と第１導電型の半導体本体を有する基板より構成される電力ＦＥＴ において、本体は上下の表面間に電流通路を提供するとともに、前記上表面へ伸 びる少なくとも１つの本体領域および上表面から基板へ伸びる少なくとも１つの ベース領域を有し、ベース領域は第１導電型と反対の第２導電型であるとともに 、前記基板の前記上表面に隣接して位置する上部と前記上部によって前記基板の 前記上表面から分離された下部を有し、前記上部は基板の上表面に隣接する電流 通路に設けられるチャンネルを定義し、ＦＥＴは、更に、本体領域上の上表面に 設けられる絶縁ゲートを有し、改良が前記ベース領域の前記下部よりも低い不純 物濃度を前記チャンネルに与えるために前記基板の前記上表面から前記チャンネ ルへ伸びる不純物層領域を含むことを特徴とする電力ＦＥＴ。
2. ２．前記不純物層領域が前記基板へ第１導電型の不純物を導入することによって 形成される請求項１記載の電力ＦＥＴ。
3. ３．前記不純物層領域が前記ベース領域および前記ベース領域に隣接する前記本 体領域の限定された部分に閉じ込められる請求項２記載の電力ＦＥＴ。
4. ４．前記不純物層領域が前記絶縁ゲートの下方に位置する前記本体領域の実質的 な部分から欠けている請求項３記載の電力ＦＥＴ。
5. ５．前記不純物層領域が前記ベース領域から離れる方向で前記基板に向かってテ ーパを有する前記本体領域において濃度勾配を有する請求項４記載の電力ＦＥＴ 。
6. ６．前記ベース領域が第２の導電型の不純物を前記基板へ導入することによって 形成され、第２の導電型の不純物は前記本体領域に向かう方向で前記基板の上表 面に向かうテーパを有する前記チャンネルにおいて濃度勾配を有する請求項５記 載の電力ＦＥＴ。
7. ７．前記チャンネルの第２導電型の不純物の濃度勾配が前記本体領域の第１導電 型の不純物の濃度勾配に比例する請求項６記載の電力ＦＥＴ。