JPH055373B2 - - Google Patents
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- JPH055373B2 JPH055373B2 JP63279529A JP27952988A JPH055373B2 JP H055373 B2 JPH055373 B2 JP H055373B2 JP 63279529 A JP63279529 A JP 63279529A JP 27952988 A JP27952988 A JP 27952988A JP H055373 B2 JPH055373 B2 JP H055373B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
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Description
【発明の詳細な説明】
本発明は、第１導電形の基板領域、この基板領
域上に設けられ且つ該基板領域とpn接合を形成
する反対の第２導電形の半導体層、および、表面
に隣接した第１導電形のベース領域と、このベー
ス領域内に設けられた第２導電形のエミツタ領域
と、前記の基板領域と半導体層の間にあつて前記
のベース領域の下方に位置する高濃度にドープさ
れた埋込層と、表面に隣接する第２導電形のコレ
クタ接点領域と、ベース領域と前記のコレクタ接
点領域の間に位置し且つバリヤ層により前記の半
導体層より分離されたゲート電極とを有するバイ
ポーラトランジスタを有する半導体をもつた半導
体デバイスに関するものである。
域上に設けられ且つ該基板領域とpn接合を形成
する反対の第２導電形の半導体層、および、表面
に隣接した第１導電形のベース領域と、このベー
ス領域内に設けられた第２導電形のエミツタ領域
と、前記の基板領域と半導体層の間にあつて前記
のベース領域の下方に位置する高濃度にドープさ
れた埋込層と、表面に隣接する第２導電形のコレ
クタ接点領域と、ベース領域と前記のコレクタ接
点領域の間に位置し且つバリヤ層により前記の半
導体層より分離されたゲート電極とを有するバイ
ポーラトランジスタを有する半導体をもつた半導
体デバイスに関するものである。
このような半導体デバイスは欧州特許明細書
EP45447号に記載されている。
EP45447号に記載されている。
高電圧が用いられる回路に使用されるトランジ
スタに対しては、半導体層内に形成された縦形バ
イポーラトランジスタと横形接合電界効果トラン
ジスタとより成り、その１つのゲート電極が基板
で構成される構造が屡々選ばれる。基板はこの場
合半導体層と反対の導電形である。
スタに対しては、半導体層内に形成された縦形バ
イポーラトランジスタと横形接合電界効果トラン
ジスタとより成り、その１つのゲート電極が基板
で構成される構造が屡々選ばれる。基板はこの場
合半導体層と反対の導電形である。
この構造の２つの実施態様が前記の欧州特許明
細書に記載されている。
細書に記載されている。
第１の実施態様では、縦形pnpトランジスタの
ベース領域が埋込層を越えて突出して延在し、か
くして前記の電界効果トランジスタの別のゲート
電極を形成し、そのチヤネルはコレクタ領域（＝
半導体層）の一部で形成される。
ベース領域が埋込層を越えて突出して延在し、か
くして前記の電界効果トランジスタの別のゲート
電極を形成し、そのチヤネルはコレクタ領域（＝
半導体層）の一部で形成される。
このトランジスタが、コレクタがエミツタ、ベ
ースおよび基板に対して高い電圧を有するように
作動されると、電界効果トランジスタは表面側と
基板側の両方から空乏化される。ベース領域と基
板の間の半導体層の厚さを通しての空乏化は、ブ
レークダウン電圧以下で生じ（所謂RESURF原
理）、その結果、非常に高いコレクタ−ベース電
圧を用いることができ、一方、表面に平行な比較
的強い電界の影響の下で可なりのエミツタ−コレ
クタ電流がそれでも流れることができる。
ースおよび基板に対して高い電圧を有するように
作動されると、電界効果トランジスタは表面側と
基板側の両方から空乏化される。ベース領域と基
板の間の半導体層の厚さを通しての空乏化は、ブ
レークダウン電圧以下で生じ（所謂RESURF原
理）、その結果、非常に高いコレクタ−ベース電
圧を用いることができ、一方、表面に平行な比較
的強い電界の影響の下で可なりのエミツタ−コレ
クタ電流がそれでも流れることができる。
エミツタホロワ動作では、エミツタ、ベース及
びコレクタはすべて基板に対して高い電圧を有す
る。半導体層はこの場合は基板側からだけ空乏化
され、一方半導体層の厚さの一部は空乏化されな
いままで残り、したがつて低いエミツタ−コレク
タ電圧でも十分に大きな電流が半導体層を通つて
流れることができる。けれども、エミツタホロワ
の形の動作における重要な制限は、ベース領域の
外側部分が半導体層および基板とバイポーラ寄生
pnpトランジスタを形成することがあるというこ
とである。npnトランジスタのオーバードライブ
の場合にベース−コレクタ接合が逆方向にバイア
スされると、大きなホール流が前記のpnpトラン
ジスタを経て注入されるが、このホール流は極め
て望ましくなく、デバイスの修復不可能な損傷を
招くことがある。したがつて、この実施態様はエ
ミツタホロワ形態での動作には余り適しない。
びコレクタはすべて基板に対して高い電圧を有す
る。半導体層はこの場合は基板側からだけ空乏化
され、一方半導体層の厚さの一部は空乏化されな
いままで残り、したがつて低いエミツタ−コレク
タ電圧でも十分に大きな電流が半導体層を通つて
流れることができる。けれども、エミツタホロワ
の形の動作における重要な制限は、ベース領域の
外側部分が半導体層および基板とバイポーラ寄生
pnpトランジスタを形成することがあるというこ
とである。npnトランジスタのオーバードライブ
の場合にベース−コレクタ接合が逆方向にバイア
スされると、大きなホール流が前記のpnpトラン
ジスタを経て注入されるが、このホール流は極め
て望ましくなく、デバイスの修復不可能な損傷を
招くことがある。したがつて、この実施態様はエ
ミツタホロワ形態での動作には余り適しない。
前記の欧州特許明細書に記載された第２の実施
態様によれば、埋込層はnpnトランジスタの全ベ
ース領域下方に延在し、電界効果トランジスタの
別のゲート電極は、基板と電気的に接続された別
個のｐ形表面領域により形成されている。この実
施態様もエミツタホロワ形態での動作に余り適し
ない。この場合エミツタ、ベースおよびコレクタ
に存する基板に対して高い電圧において、半導体
層は両ゲート電極（基板およびｐ形表面領域）か
ら完全に空乏化される。低いエミツタ−コレクタ
電圧において、表面に平行な十分に強い電界がな
いために半導体層を通つて電流が流れることがで
きず、したがつてデバイスは適切に動作するとこ
ができない。
態様によれば、埋込層はnpnトランジスタの全ベ
ース領域下方に延在し、電界効果トランジスタの
別のゲート電極は、基板と電気的に接続された別
個のｐ形表面領域により形成されている。この実
施態様もエミツタホロワ形態での動作に余り適し
ない。この場合エミツタ、ベースおよびコレクタ
に存する基板に対して高い電圧において、半導体
層は両ゲート電極（基板およびｐ形表面領域）か
ら完全に空乏化される。低いエミツタ−コレクタ
電圧において、表面に平行な十分に強い電界がな
いために半導体層を通つて電流が流れることがで
きず、したがつてデバイスは適切に動作するとこ
ができない。
本発明の目的は、特に、前述したデバイスに固
有の欠点を除去するかまたはこれ等の欠点を少な
くとも可なりの程度迄低減し、エミツタホロワ形
態での使用に適した高圧で働くトランジスタを得
ることにある。
有の欠点を除去するかまたはこれ等の欠点を少な
くとも可なりの程度迄低減し、エミツタホロワ形
態での使用に適した高圧で働くトランジスタを得
ることにある。
本発明によれば、冒頭に記載した種類の半導体
デバイスにおいて、ゲート電極がエミツタ領域に
電気的に接続されたことを特徴とするものであ
る。
デバイスにおいて、ゲート電極がエミツタ領域に
電気的に接続されたことを特徴とするものであ
る。
エミツタホロワ形態での動作時、本発明の半導
体デバイスでは表面からの空乏化は生じない。そ
の上、ベースすなわち順方向のコレクタ−ベース
接合を有するベースのオーバードライブの場合、
基板への電荷キヤリヤの注入は全くまたは事実上
生じない。コレクタ−ベース接合で注入された少
数電荷キヤリヤは実際にエミツタと短絡されたゲ
ート電極によつて集められ、その上大部分が埋込
層によつて阻止される。
体デバイスでは表面からの空乏化は生じない。そ
の上、ベースすなわち順方向のコレクタ−ベース
接合を有するベースのオーバードライブの場合、
基板への電荷キヤリヤの注入は全くまたは事実上
生じない。コレクタ−ベース接合で注入された少
数電荷キヤリヤは実際にエミツタと短絡されたゲ
ート電極によつて集められ、その上大部分が埋込
層によつて阻止される。
前記のバリヤ層は、例えば、整流する金属−半
導体接合（シヨツトキー接合）によつて形成する
ことができる。けれども、ゲート電極は、半導体
層とpn接合を形成する第１導電形の半導体領域
によつて構成するのが有利である。
導体接合（シヨツトキー接合）によつて形成する
ことができる。けれども、ゲート電極は、半導体
層とpn接合を形成する第１導電形の半導体領域
によつて構成するのが有利である。
本発明の一実施態様では、ゲート電極は、絶縁
（バリヤ）層により半導体表面より分離された導
電層により構成される。
（バリヤ）層により半導体表面より分離された導
電層により構成される。
別の好ましい実施態様では、高濃度にドープさ
れた第２導電形の分離領域は、表面から第２導電
形の埋込層に延在し、この埋込層と共に半導体内
のベース領域を完全に包囲する。その結果、ベー
ス領域のオーバードライブの場合、基板への注入
は更に一層強く阻止される。
れた第２導電形の分離領域は、表面から第２導電
形の埋込層に延在し、この埋込層と共に半導体内
のベース領域を完全に包囲する。その結果、ベー
ス領域のオーバードライブの場合、基板への注入
は更に一層強く阻止される。
更に、半導体層と基板領域の間に、高濃度にド
ープされ、ゲート電極の下方に位置する第１導電
形の埋込層を設けるのも好ましい。したがつて基
板側からの空乏化が増加するが、これは所定の状
況では望ましい。
ープされ、ゲート電極の下方に位置する第１導電
形の埋込層を設けるのも好ましい。したがつて基
板側からの空乏化が増加するが、これは所定の状
況では望ましい。
前述したように、本発明の利点は、バイポーラ
トランジスタがエミツタホロワ形態で接続された
回路において十分に実現される。
トランジスタがエミツタホロワ形態で接続された
回路において十分に実現される。
以下本発明を図面を参照して実施態様により更
に詳しく説明する。
に詳しく説明する。
第１図は本発明の半導体デバイスの略断面図を
示す。このデバイスは簡単のために線MM′を中
心として（径方向に）対称的となるように示され
ているが、これは別に必要不可欠なことではな
い。このデバイスは、この実施態様では珪素より
成る半導体１を有するが、他の半導体材料を用い
てもよい。半導体１は３・1014atoms／cm3のドー
ピング濃度を有する第１導電形、この例ではｐ
形、の基板領域２を有する。酸化珪素層１３で被
覆された第２の反対導電形の半導体層３が前記の
基板領域上に配けられる。この実施態様では、前
記の層３は、約20μｍの厚さと６・1014atoms／
cm3のドーピング濃度を有するｎ形エピタキシヤル
層で、基板領域２とpn接合４を形成する。
示す。このデバイスは簡単のために線MM′を中
心として（径方向に）対称的となるように示され
ているが、これは別に必要不可欠なことではな
い。このデバイスは、この実施態様では珪素より
成る半導体１を有するが、他の半導体材料を用い
てもよい。半導体１は３・1014atoms／cm3のドー
ピング濃度を有する第１導電形、この例ではｐ
形、の基板領域２を有する。酸化珪素層１３で被
覆された第２の反対導電形の半導体層３が前記の
基板領域上に配けられる。この実施態様では、前
記の層３は、約20μｍの厚さと６・1014atoms／
cm3のドーピング濃度を有するｎ形エピタキシヤル
層で、基板領域２とpn接合４を形成する。
デバイスは更に、表面５に隣接し且つ例えば
3μｍの厚さを有する第１(p)導電形のベース領域
６と、このベース領域内に設けられ且つ2μｍの
深さを有する第２(n)導電形のエミツタ領域７と、
ならびに、基板領域２と半導体層３の間に配設さ
れ且つベース領域６の下方に位置する第２(n)導電
形の高濃度にドープされた埋込層８とを有するバ
イポーラトランジスタを有する。更に、例えば表
面５に隣接するエミツタ領域７と同じ深さとドー
ピング濃度を有する第２(n)導電形のコレクタ接点
９、ならびに、ベース領域６とコレクタ領域９の
間に位置してバリヤ層１１により半導体層３より
分離されたゲート電極が存する。この実施態様で
は、このゲート電極は、高濃度にドープされた部
分１０Ａと弱くドープされた部分１０Ｂより成
り、バリヤ層１１は、これ等の部分１０Ａ，１０
Ｂとｎ形層３とで形成されたpn接合によつて形
成される。
3μｍの厚さを有する第１(p)導電形のベース領域
６と、このベース領域内に設けられ且つ2μｍの
深さを有する第２(n)導電形のエミツタ領域７と、
ならびに、基板領域２と半導体層３の間に配設さ
れ且つベース領域６の下方に位置する第２(n)導電
形の高濃度にドープされた埋込層８とを有するバ
イポーラトランジスタを有する。更に、例えば表
面５に隣接するエミツタ領域７と同じ深さとドー
ピング濃度を有する第２(n)導電形のコレクタ接点
９、ならびに、ベース領域６とコレクタ領域９の
間に位置してバリヤ層１１により半導体層３より
分離されたゲート電極が存する。この実施態様で
は、このゲート電極は、高濃度にドープされた部
分１０Ａと弱くドープされた部分１０Ｂより成
り、バリヤ層１１は、これ等の部分１０Ａ，１０
Ｂとｎ形層３とで形成されたpn接合によつて形
成される。
本発明によれば、ゲート電極１０Ａ，１０Ｂは
エミツタ領域７と電気的に接続される。第１図の
実施態様では、この接続は、ゲート電極の高濃度
にドープされた部分１０Ａとエミツタ領域７とに
接触した金属層１２より行われる。
エミツタ領域７と電気的に接続される。第１図の
実施態様では、この接続は、ゲート電極の高濃度
にドープされた部分１０Ａとエミツタ領域７とに
接触した金属層１２より行われる。
前述したトランジスタ構造をエミツタホロワ配
置で用い、比較的高い電圧がpn接合４の両側に
逆方向に加えられると、層３の空乏化がpn接合
より生じる。エミツタ電圧がpn接合４の両側の
電圧にくらべて極く小さい時には、ゲート電極が
エミツタ領域７と接続されているため該ゲート電
極とｎ形層３間のpn接合１１からは実質的な空
乏は生じない。したがつて、エミツタが略々コレ
クタ電位にあるようにしたエミツタホロワ配置の
トランジスタ７，６，９を用いると、層３は完全
にピンチオフさせず、その結果電流は低いエミツ
タ−コレクタ電圧でも流れることができる。
置で用い、比較的高い電圧がpn接合４の両側に
逆方向に加えられると、層３の空乏化がpn接合
より生じる。エミツタ電圧がpn接合４の両側の
電圧にくらべて極く小さい時には、ゲート電極が
エミツタ領域７と接続されているため該ゲート電
極とｎ形層３間のpn接合１１からは実質的な空
乏は生じない。したがつて、エミツタが略々コレ
クタ電位にあるようにしたエミツタホロワ配置の
トランジスタ７，６，９を用いると、層３は完全
にピンチオフさせず、その結果電流は低いエミツ
タ−コレクタ電圧でも流れることができる。
けれども、エミツタが略々基板電位の時には空
乏化が層３の接合１１から生じる。pn接合１１
と４からの空乏層は、ブレークダウンが生じる前
に互に出合う可能性を有しなければならない。こ
の条件を満たすために、層３のドーピング濃度と
ゲート電極の下方のこの層の厚さとの積が略々
0.8×1012と1.5×1012atoms／cm3の間になければな
らない。
乏化が層３の接合１１から生じる。pn接合１１
と４からの空乏層は、ブレークダウンが生じる前
に互に出合う可能性を有しなければならない。こ
の条件を満たすために、層３のドーピング濃度と
ゲート電極の下方のこの層の厚さとの積が略々
0.8×1012と1.5×1012atoms／cm3の間になければな
らない。
更に、コレクタ−ベースが順方向に接続されて
いるトランジスタのオーバードライブの場合に
は、基板２へのホールの注入は全くまたは事実上
行われない。実際にこれ等ホールは、エミツタ７
と短絡されたゲート電極１０Ａ，１０Ｂによつて
集められる。その上、集められないホールは、層
３に対し高濃度のｎ形ドーピングを有する埋込層
によつて止められる。
いるトランジスタのオーバードライブの場合に
は、基板２へのホールの注入は全くまたは事実上
行われない。実際にこれ等ホールは、エミツタ７
と短絡されたゲート電極１０Ａ，１０Ｂによつて
集められる。その上、集められないホールは、層
３に対し高濃度のｎ形ドーピングを有する埋込層
によつて止められる。
以上述べたトランジスタ構造は通常の技術によ
つてつくることができるもので、種々の半導体層
のドーピングと厚さは、所望される特性および／
または用途に従つて当業者が選ぶことができる。
つてつくることができるもので、種々の半導体層
のドーピングと厚さは、所望される特性および／
または用途に従つて当業者が選ぶことができる。
第２図は別の実施態様を示したもので、この第
２図では、高濃度にドープされたｐ形埋込層２０
が、ゲート電極１０Ａ，１０Ｂの下方で半導体層
３と基板領域２の間に設けられている。その結
果、基板側からの層３の空乏は更に増されること
ができる。
２図では、高濃度にドープされたｐ形埋込層２０
が、ゲート電極１０Ａ，１０Ｂの下方で半導体層
３と基板領域２の間に設けられている。その結
果、基板側からの層３の空乏は更に増されること
ができる。
第３図に断面で示した好ましい別の実施態様で
は、ベース領域６から基板領域２への電荷キヤリ
ヤの注入は更に強く妨げられる。この実施態様で
は、埋込層８と同じ導電形の高濃度にドープされ
た領域３０が更に設けられ、この領域は、表面５
に延在し、埋込層８と共にベース領域を完全に包
囲する。
は、ベース領域６から基板領域２への電荷キヤリ
ヤの注入は更に強く妨げられる。この実施態様で
は、埋込層８と同じ導電形の高濃度にドープされ
た領域３０が更に設けられ、この領域は、表面５
に延在し、埋込層８と共にベース領域を完全に包
囲する。
今迄述べた本発明の半導体デバイスの実施態様
では、ゲート電極１０Ａ，１０Ｂは、逆にバイア
スされたpn接合１１によつて半導体層３より分
離された半導体領域である。好ましい別の実施態
様によれば、ゲート電極は、絶縁層４１によつて
半導体表面５より分離された導電層４０によつて
形成される（第４図参照）。この導電層はこの場
合接続層１２も形成する同じ金属層によつて形成
されているが、これは別に必要不可欠なことでは
ない。前記の絶縁層４１は、酸化珪素層、窒化珪
素層或はその他の単一または複合絶縁層でもよ
い。したがつて、半導体層３に対して十分に高い
負電圧が絶縁層４１に加えられた時半導体層３が
表面５から空乏化されることができる。金属−絶
縁体−半導体構造４０，４１，３が形成される。
前記の層４０に対して選ばれる材料は、金属の代
りに、多結晶珪素、金属珪化物またはその他の導
電性材料でもよい。前記の絶縁層４１は、層３の
空乏が上側より生じる回路においてこの空乏が一
般の動作電圧で十分に生じる程に薄く選ぶことが
できる。
では、ゲート電極１０Ａ，１０Ｂは、逆にバイア
スされたpn接合１１によつて半導体層３より分
離された半導体領域である。好ましい別の実施態
様によれば、ゲート電極は、絶縁層４１によつて
半導体表面５より分離された導電層４０によつて
形成される（第４図参照）。この導電層はこの場
合接続層１２も形成する同じ金属層によつて形成
されているが、これは別に必要不可欠なことでは
ない。前記の絶縁層４１は、酸化珪素層、窒化珪
素層或はその他の単一または複合絶縁層でもよ
い。したがつて、半導体層３に対して十分に高い
負電圧が絶縁層４１に加えられた時半導体層３が
表面５から空乏化されることができる。金属−絶
縁体−半導体構造４０，４１，３が形成される。
前記の層４０に対して選ばれる材料は、金属の代
りに、多結晶珪素、金属珪化物またはその他の導
電性材料でもよい。前記の絶縁層４１は、層３の
空乏が上側より生じる回路においてこの空乏が一
般の動作電圧で十分に生じる程に薄く選ぶことが
できる。
本発明は、第１図に示したようにトランジスタ
７，６，９がエミツタホロワ（入力電圧Ｉ、出力
電圧Ｕ）として接続された回路において特に重要
である。
７，６，９がエミツタホロワ（入力電圧Ｉ、出力
電圧Ｕ）として接続された回路において特に重要
である。
関係のpn接合の比較的高いブレークダウン電
圧に対して好ましい条件を得るために、浅い、弱
くドープされた領域１０Ｂ，１４Ａ（“延長部”）
が強くドープされた領域１０Ａと１４に更に加え
られているが、前記の延長部はpn接合１１，１
６の両側の比較的低い電圧で既に空乏化され、表
面の電界の強さを低減する。ベース領域６にもこ
のような延長部を設けることができる。けれど
も、これ等の延長部は何れも本願発明に不可欠な
ものではない。
圧に対して好ましい条件を得るために、浅い、弱
くドープされた領域１０Ｂ，１４Ａ（“延長部”）
が強くドープされた領域１０Ａと１４に更に加え
られているが、前記の延長部はpn接合１１，１
６の両側の比較的低い電圧で既に空乏化され、表
面の電界の強さを低減する。ベース領域６にもこ
のような延長部を設けることができる。けれど
も、これ等の延長部は何れも本願発明に不可欠な
ものではない。
本発明は以上述べた実施態様に限定されるもの
ではない。例えば、珪素以外の半導体材料を用い
てもよく、更に、種々の半導体領域の導電形は、
（同時に）反対の導電形に代え、同時に種々の電
圧を逆にすることもできる。その上更に、このデ
バイスは、実施態様におけるようにアイランド状
の層部分に配される必要はなく、一方径方向に対
称的に構成される必要もない。
ではない。例えば、珪素以外の半導体材料を用い
てもよく、更に、種々の半導体領域の導電形は、
（同時に）反対の導電形に代え、同時に種々の電
圧を逆にすることもできる。その上更に、このデ
バイスは、実施態様におけるようにアイランド状
の層部分に配される必要はなく、一方径方向に対
称的に構成される必要もない。
第１図は本発明の半導体デバイスの一実施態様
の略断面図、第２図は別の実施態様の略断面図、
第３図は更に別の実施態様の略断面図、第４図は
更に別の実施態様の略断面図である。 １……半導体、２……基板領域、３……半導体
層、４，１５，１６……pn接合、５……表面、
６……ベース領域、７……エミツタ領域、８，２
０……埋込層、９……コレクタ接点領域、１０
Ａ，１０Ｂ，４０……ゲート電極、１１……バリ
ヤ層（pn接合）、１２……金属層、１３……絶縁
層、３０……分離領域。
の略断面図、第２図は別の実施態様の略断面図、
第３図は更に別の実施態様の略断面図、第４図は
更に別の実施態様の略断面図である。 １……半導体、２……基板領域、３……半導体
層、４，１５，１６……pn接合、５……表面、
６……ベース領域、７……エミツタ領域、８，２
０……埋込層、９……コレクタ接点領域、１０
Ａ，１０Ｂ，４０……ゲート電極、１１……バリ
ヤ層（pn接合）、１２……金属層、１３……絶縁
層、３０……分離領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の基板領域、この基板領域上に設
けられ且つ該基板領域とpn接合を形成する反対
の第２導電形の半導体層、および、表面に隣接し
た第１導電形のベース領域と、このベース領域内
に設けられた第２導電形のエミツタ領域と、前記
の基板領域と半導体層の間にあつて前記のベース
領域の下方に位置する高濃度にドープされた埋込
層と、表面に隣接する第２導電形のコレクタ接点
領域と、ベース領域と前記のコレクタ接点領域の
間に位置し且つバリヤ層により前記の半導体層よ
り分離されたゲート電極とを有するバイポーラト
ランジスタを有する半導体をもつた半導体デバイ
スにおいて、ゲート電極はエミツタ領域に電気的
に接続されたことを特徴とする半導体デバイス。 ２ ゲート電極は、半導体層とpn接合を形成す
る第１導電形の半導体領域で構成された請求項１
記載の半導体デバイス。 ３ ゲート電極は、絶縁層により半導体表面より
分離された導電層により構成された請求項１記載
の半導体デバイス。 ４ 高濃度にドープされた第２導電形の分離領域
は、表面から第２導電形の埋込層に延在し、この
埋込層と共に半導体内のベース領域を完全に包囲
する請求項１乃至３の何れか１項記載の半導体デ
バイス。 ５ 高濃度にドープされた第１導電形の埋込層
は、半導体層と基板領域の間に設けられ、ゲート
電極の下方に位置する請求項１乃至４の何れか１
項記載の半導体デバイス。 ６ ハイポーラトランジスタはエミツタホロワの
形で接続された請求項１乃至５の何れか１項記載
の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8702671A NL8702671A (nl) | 1987-11-09 | 1987-11-09 | Laterale hoogspanningstransistor. |
| NL8702671 | 1987-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01160053A JPH01160053A (ja) | 1989-06-22 |
| JPH055373B2 true JPH055373B2 (ja) | 1993-01-22 |
Family
ID=19850886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279529A Granted JPH01160053A (ja) | 1987-11-09 | 1988-11-07 | 横形高圧トランジスタ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4987469A (ja) |
| EP (1) | EP0316988B1 (ja) |
| JP (1) | JPH01160053A (ja) |
| KR (1) | KR0138917B1 (ja) |
| DE (1) | DE3871908T2 (ja) |
| NL (1) | NL8702671A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355015A (en) * | 1990-12-13 | 1994-10-11 | National Semiconductor Corporation | High breakdown lateral PNP transistor |
| CA2114356A1 (en) * | 1993-02-23 | 1994-08-24 | Kimberly A. Gaul | Wallpaper remover |
| FR2708144A1 (fr) * | 1993-07-22 | 1995-01-27 | Philips Composants | Dispositif intégré associant un transistor bipolaire à un transistor à effet de champ. |
| JP3768079B2 (ja) * | 2000-07-25 | 2006-04-19 | シャープ株式会社 | トランジスタ |
| CN104518008B (zh) * | 2013-09-29 | 2017-12-22 | 北大方正集团有限公司 | 一种结型场效应管 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936863A (en) * | 1974-09-09 | 1976-02-03 | Rca Corporation | Integrated power transistor with ballasting resistance and breakdown protection |
| DE3029553A1 (de) * | 1980-08-04 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Transistoranordnung mit hoher kollektor-emitter-durchbruchsspannung |
| JPS57162365A (en) * | 1981-03-30 | 1982-10-06 | Toshiba Corp | Semiconductor device |
| US4489341A (en) * | 1982-09-27 | 1984-12-18 | Sprague Electric Company | Merged-transistor switch with extra P-type region |
| JPH0654777B2 (ja) * | 1985-02-12 | 1994-07-20 | キヤノン株式会社 | ラテラルトランジスタを有する回路 |
-
1987
- 1987-11-09 NL NL8702671A patent/NL8702671A/nl not_active Application Discontinuation
-
1988
- 1988-10-25 US US07/262,561 patent/US4987469A/en not_active Expired - Lifetime
- 1988-11-04 EP EP88202470A patent/EP0316988B1/en not_active Expired - Lifetime
- 1988-11-04 DE DE8888202470T patent/DE3871908T2/de not_active Expired - Fee Related
- 1988-11-05 KR KR1019880014560A patent/KR0138917B1/ko not_active IP Right Cessation
- 1988-11-07 JP JP63279529A patent/JPH01160053A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3871908T2 (de) | 1993-01-14 |
| EP0316988B1 (en) | 1992-06-10 |
| KR890008993A (ko) | 1989-07-13 |
| JPH01160053A (ja) | 1989-06-22 |
| DE3871908D1 (de) | 1992-07-16 |
| KR0138917B1 (ko) | 1998-06-01 |
| NL8702671A (nl) | 1989-06-01 |
| US4987469A (en) | 1991-01-22 |
| EP0316988A1 (en) | 1989-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |