JP3768079B2 - トランジスタ - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims description 130
- 230000003071 parasitic effect Effects 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 18
- 238000002360 preparation method Methods 0.000 claims 1
- 239000000969 carrier Substances 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 6
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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Description
【０００１】
【発明の属する技術分野】
本発明はフォトカプラ等、出力トランジスタＯＮ時に飽和レベルの電圧を有し、かつ出力トランジスタのターンオフ時間（ｔOFF）の削減されたトランジスタに関するものである。
【０００２】
【従来の技術】
図５に低飽和電圧出力用のＮＰＮトランジスタを示す。図５中、上段はトランジスタの平面図を、下段は断面図をそれぞれ意味している。また、図中、１は基板、２はベース電極、３はエミッタ電極、４はコレクタ電極、５は絶縁膜、６はエミッタ拡散領域、７はベース拡散領域、８はエピ領域、９はコレクタ補償拡散領域、１０は埋め込み拡散領域、１１は分離拡散領域、１２はコレクタ拡散領域を意味している。
【０００３】
トランジスタは印加される最大電圧に耐えられるようにエピ領域の比抵抗と厚さが決定され、最大の出力電流を流せるようにエミッタ拡散領域の面積が決定される。そしてそのエミッタ拡散領域の面積で、コレクタ抵抗を低減し、飽和電圧を低くするために、コレクタ補償拡散領域でベース拡散領域及びエミッタ拡散領域を囲いこむようにトランジスタが設計される。
【０００４】
【発明が解決しようとする課題】
ここで図７に、従来技術のトランジスタのベースにパルスを入力したときのスイッチング波形を示す。このときトランジスタＯＮ時に出力Ｖｃが飽和して充分低い電圧となるようにベースに電流を供給する。しかし飽和が深くなると、トランジスタがＯＦＦしてコレクタの電位がＬｏからＨｉになるまでのターンオフ時間（ｔOFF）が遅くなるという問題がある。
【０００５】
ｔOFFは、Ｖｃが１０％から９０％に変化するまでの時間、下降時間（ｔｆ）とベースの入力パルスが切られた瞬間からＶｃが１０％に変化するまでの時間、蓄積時間（ｔｓ）との和になる。
【０００６】
飽和が深くなると、ｔOFFの内ｔｓが大きくなる。これはＯＮ状態における蓄積キャリアが残留することに起因している。ＯＮ状態ではトランジスタは飽和領域で動作しており、コレクタ接合も順バイアス状態にあってキャリアの注入が行われている。これによりベース拡散領域とコレクタ拡散領域、埋め込み拡散領域（Ｎ+）とコレクタ補償拡散領域（Ｎ+）で囲まれたエピ領域には、能動状態よりも多くの過剰少数キャリアが蓄積している。入力パルスが切られて、ベースの入力電圧の極性が逆転した後も、ｔｓの期間これら過剰少数キャリアが残留している。この過剰少数キャリアが再結合したり、逆向きのベース電流ＩＢｒによってベースから取り除かれてコレクタ結合が逆バイアス状態に入ると、コレクタへの電流は減少し始める。少数キャリアがさらに減少し過剰キャリアが消滅するとトランジスタはターンオフする。
【０００７】
蓄積時間ｔｓは以下のように表される。
ｔｓ＝τpｌｎ（βFＩB／ＩC）
τp：ベース領域少数キャリアの寿命
βF：エミッタ接地の電流増幅率
【０００８】
ここで、ｔｓを小さくするためにβFを下げようとした場合、従来の技術に示したように、βFは、トランジスタが流す最大の出力電流によってエミッタ拡散領域の面積との兼ね合いで決定されてしまう。τpを小さくしようとした場合、エピ領域に注入される少数キャリアの量を減らす手段も考えられる。そのためエピ領域の面積を小さくする、又は厚さを薄くするという手法が考えられるが、エピ領域の面積については上記のエミッタ拡散領域の面積が決まるとほぼ決まってしまう。エピ領域の比抵抗と厚さについても、従来の技術に示したように、トランジスタに印加される最大電圧に耐えられるように決定されてしまう。
【０００９】
【課題を解決するための手段】
上記問題を解決するために、本発明の発明者はτpを小さくすることに着目した。すなわち、ベース拡散領域、エピ領域に過剰に注入された少数キャリアを引き抜くことにより、τpを小さくする。具体的には、トランジスタ内に寄生ＰＮＰトランジスタを設け、深い飽和に入ったときに、寄生ＰＮＰトランジスタが動作することで、ベース拡散領域の少数キャリアを引き抜き、ｔｓを小さくした結果、τpを小さくすることができる。
【００１０】
かくして本発明によれば、Ｎ型のエミッタ拡散領域及びＰ型のベース拡散領域と、飽和電圧を下げるために前記ベース拡散領域及び前記エミッタ拡散領域の周辺に形成されたＮ型のコレクタ拡散領域及びコレクタ補償拡散領域と、Ｎ型のエピ領域とをＰ型の基板上に備えたＮＰＮトランジスタであって、前記ＮＰＮトランジスタが形成された領域内に、前記ＮＰＮトランジスタの飽和時に動作する寄生ＰＮＰトランジスタを備え、前記コレクタ補償拡散領域が、前記ベース拡散領域及び前記エミッタ拡散領域を囲うように配置され、前記コレクタ補償拡散領域と前記Ｎ型のエピ領域が、前記Ｐ型の基板と直接接する部分を有することを特徴とするトランジスタが提供される。
【００１１】
【発明の実施の形態】
本発明を実施の形態により説明する。
【００１２】
実施の形態１（参考例）
図１は参考例の一実施の形態である。上図は平面図を、下図は断面図を示している。また、図中、１は基板、２はベース電極、３はエミッタ電極、４はコレクタ電極、５は絶縁膜、６はＮ型のエミッタ拡散領域、７はＰ型のベース拡散領域、８はエピ領域、９はＮ型 のコレクタ補償拡散領域、１０は埋め込み拡散領域、１１はトランジスタを周囲から電気的に分離するための分離拡散領域、１２はコレクタ拡散領域、１３は寄生ＰＮＰトランジスタを意味している。
【００１３】
図１から判るように、トランジスタは、飽和電圧（ＶCEsat）を下げるためにベース拡散領域（Ｂ）、エミッタ拡散領域（Ｅ）がコレクタ拡散領域で囲まれ、ベース拡散領域（Ｂ）、エミッタ拡散領域（Ｅ）の周辺にコレクタ補償拡散領域（ＮＣ）を備えたＮＰＮトランジスタにおいて、コレクタ補償拡散領域（ＮＣ）をコの字状に配置し、上記Ｂ、Ｅ、ＮＣからなるＮＰＮトランジスタの飽和時に動作する寄生ＰＮＰトランジスタをベース拡散領域（Ｐ-）、エピ領域（Ｎ）、分離拡散領域（Ｐ）とで構成する。
【００１４】
寄生ＰＮＰトランジスタのエミッタは、ＮＰＮトランジスタのベース拡散領域であるので、ＮＰＮトランジスタ動作時にはＮＰＮトランジスタのベース拡散領域の電位と同じである（例えば、０．７Ｖ）。寄生ＰＮＰトランジスタのコレクタは、分離拡散領域なので、その電位はＧＮＤである。
【００１５】
寄生ＰＮＰトランジスタのベースは、エピ領域で、電位はＮＰＮトランジスタのコレクタ拡散領域と同電位である。よって、ＮＰＮトランジスタのコレクタ拡散領域の電位が深い飽和に入っていないとき（ＶB＜ＶC）は、寄生ＰＮＰトランジスタは逆バイアスとなり動作しない。ＮＰＮトランジスタのコレクタ拡散領域の電位が深い飽和に入ったとき（ＶC＜ＶB）は、寄生ＰＮＰトランジスタは順バイアスとなり動作し、ベースから過剰に注入された少数キャリアが引き抜かれるので、ＮＰＮトランジスタの蓄積時間を短くすることができる。
【００１６】
コレクタ補償拡散領域（ＮＣ）と埋め込み拡散領域は、トランジスタのコレクタの抵抗を下げる役割があるので、コレクタ補償拡散領域（ＮＣ）をコの字状に配置する場合、ＮＰＮトランジスタの順方向動作に与える影響がなるべく小さくなるようにすることが好ましい。コレクタの抵抗が大きくなるとＮＰＮトランジスタが飽和に入っても、十分に低い飽和電圧が得られなくなることがある。また飽和時に動作する寄生ＰＮＰトランジスタのエミッタ（Ｐ）は、ＮＰＮトランジスタのベース拡散領域（Ｐ）から過剰に注入された少数キャリアを引き抜くので、コレクタ補償拡散領域（ＮＣ）が無い部分は、ベースに近くに配置することが好ましい。図１ではコレクタ端子直下にコレクタ補償拡散領域を、コレクタ補償拡散領域（ＮＣ）がない部分はベース側に寄せて配置し、コレクタの抵抗が大きくならないようにしている。そのため、寄生ＰＮＰトランジスタが動作しやすくなっている。
【００１７】
実施の形態２（参考例）
図２は参考例の一実施の形態である。上図は平面図を、下図は断面図を示している。また、図中、１４はＰ型半導体層、１５は電極を意味している。
【００１８】
図２から判るように、トランジスタは、飽和電圧（ＶCEsat）を下げるためにＰ型のベース拡散領域（Ｂ）、Ｎ型のエミッタ拡散領域（Ｅ）が、コレクタ拡散領域とコレクタ補償拡散領域（ＮＣ）で囲まれたＮＰＮトランジスタにおいて、コレクタ補償拡散領域（ＮＣ）で囲まれたエピ領域にＰ型半導体層を形成する。上記Ｂ、Ｅ、ＮＣからなるＮＰＮトランジスタの飽和時に動作する寄生ＰＮＰトランジスタをベース拡散領域（Ｐ-）、エピ領域（Ｎ）、エピ領域上のＰ型半導体層（Ｐ）とで構成する。寄生ＰＮＰトランジスタのエミッタは、ＮＰＮトランジスタのベース拡散領域であるので、ＮＰＮトランジスタ動作時にはＮＰＮトランジスタのベース拡散領域の電位と同じである（例えば、０．７Ｖ）。
【００１９】
寄生ＰＮＰトランジスタのコレクタはエピ領域で、電位はＮＰＮトランジスタのコレクタ拡散領域と同電位であるので、ＮＰＮトランジスタのコレクタ電位が深い飽和に入っていないとき（ＶB＜ＶC）は、寄生ＰＮＰトランジスタは逆バイアスとなり動作しない。ＮＰＮトランジスタのコレクタ電位が深い飽和に入ったとき（ＶC＜ＶB）は、寄生ＰＮＰトランジスタが順バイアスとなり動作し、ベース拡散領域から過剰に注入された少数キャリアを引き抜き、ＮＰＮトランジスタの蓄積時間を短くする。
【００２０】
コレクタ補償拡散領域（ＮＣ）で囲まれたエピ領域上にＰ型半導体を形成する場合、ＮＰＮトランジスタの順方向動作に与える影響がなるべく小さくなるようにしなければならない。飽和時に動作する寄生ＰＮＰトランジスタのエミッタ（Ｐ）は、ＮＰＮトランジスタのベース拡散領域（Ｐ）から過剰に注入された少数キャリアを引き抜くので、図２の実施の形態では形成するＰ型半導体層はベースに近くに配置する。
【００２１】
実施の形態３
図３は本発明の一実施の形態である。上図は平面図を、下図は断面図を示している。
【００２２】
図３から判るように、トランジスタは、飽和電圧（ＶCEsat）を下げるためにベース拡散領域（Ｂ）、エミッタ拡散領域（Ｅ）がコレクタ拡散領域とコレクタ補償拡散領域（ＮＣ）で囲まれたＮＰＮトランジスタにおいて、埋め込み拡散領域の一部をなくし、エピ領域と基板が直接接触している部分を作る。上記Ｂ、Ｅ、ＮＣからなるＮＰＮトランジスタの飽和時に動作する寄生ＰＮＰトランジスタをベース拡散領域（Ｐ-）、エピ領域（Ｎ）、基板（Ｐ）とで構成する。
【００２３】
寄生ＰＮＰトランジスタのエミッタは、ＮＰＮトランジスタのベース拡散領域であるので、ＮＰＮトランジスタ動作時にはＮＰＮトランジスタのベース拡散領域の電位と同じである（例えば、０．７Ｖ）。寄生ＰＮＰトランジスタのコレクタは基板なので電位はＧＮＤである。
【００２４】
寄生ＰＮＰトランジスタのベースは、エピ領域で、電位はＮＰＮトランジスタのコレクタ拡散領域と同電位であるので、ＮＰＮトランジスタのコレクタ電位が深い飽和に入っていないとき（ＶB＜ＶC）は、寄生ＰＮＰトランジスタは逆バイアスとなり動作しない。ＮＰＮトランジスタのコレクタ電位が深い飽和に入ったとき（ＶC＜ＶB）は、寄生ＰＮＰトランジスタが順バイアスとなり動作し、ベースから過剰に注入された少数キャリアを引き抜き、ＮＰＮトランジスタの蓄積時間を短くする。
【００２５】
コレクタ補償拡散領域（ＮＣ）と埋め込み拡散領域は、トランジスタのコレクタの抵抗を下げる役割があるので、埋め込み拡散領域の一部をなくし、エピ領域と基板が接している部分をつくる場合、ＮＰＮトランジスタの順方向動作に与える影響がなるべく小さくなるようにすることが好ましい。コレクタの抵抗が大きくなるとＮＰＮトランジスタが飽和に入っても、十分に低い飽和電圧を得られなくなることがある。また飽和時に動作する寄生ＰＮＰトランジスタのエミッタ（Ｐ）は、ＮＰＮトランジスタのベース拡散領域（Ｐ）から過剰に注入された少数キャリアを引き抜くので、エピ領域と基板が接する部分はベースに近くに配置する好ましい。
【００２６】
図３の実施例ではコレクタ拡散領域直下にコレクタ補償拡散領域を、エミッタ拡散領域直下には埋め込み拡散領域があるように配置し、コレクタの抵抗が大きくならないようにし、エピ領域と基板が接する部分はベースに近くに配置しているので、寄生ＰＮＰトランジスタが動作しやすくなる。
【００２７】
実際に試作した実施の形態１〜３のトランジスタのスイッチング波形を図６（１）〜（３）に、従来のトランジスタのスイッチング波形を図８に示す。いずれのサンプルもエミッタ拡散領域の面積、ベース拡散領域への電流等は同一である。従来のトランジスタの蓄積時間（ｔｓ）に比べ実施の形態１〜３のトランジスタの蓄積時間（ｔｓ）が小さくなっているのがわかる。
【００２８】
実施の形態４
実際にトランジスタを製造する場合、埋め込み拡散領域の製造工程では、フォトマスクアライメントバラツキと拡散バラツキが、コレクタ補償拡散領域の製造工程でも、フォトマスクアライメントバラツキと拡散バラツキがあるので、図３では埋め込み拡散領域とコレクタ補償拡散領域の間のフォトマスクアライメントバラツキと拡散バラツキ合計は、最悪の場合、数μｍにも達する。
【００２９】
図４の実施の形態では、コレクタ補償拡散領域に接するように埋め込み拡散領域を入れ、埋め込み拡散領域に穴が開くような形でエピ領域と基板が接する部分を作る。このときコレクタ補償拡散領域に接するように入れる埋め込み拡散領域は、埋め込み拡散領域とコレクタ補償拡散領域の間のフォトマスクアライメントバラツキと、コレクタ補償拡散領域の製造工程の拡散バラツキとの合計以上の大きさにすることが好ましい。こうすることにより埋め込み拡散領域とコレクタ補償拡散領域の間のバラツキを、埋め込み拡散領域の製造工程での拡散バラツキのみにすることができる。これは図３の実施の形態でのバラツキの半分以下程度である。
【００３０】
【発明の効果】
本発明により従来と同じエミッタ拡散領域の面積のトランジスタでも順方向ｈＦＥを低下させることなく、飽和電圧の増加も無いまま、蓄積時間を減少させることができる。
【図面の簡単な説明】
【図１】 参考例のトランジスタの概略平面図及び断面図である。
【図２】 参考例のトランジスタの概略平面図及び断面図である。
【図３】 本発明のトランジスタの概略平面図及び断面図である。
【図４】 本発明のトランジスタの概略平面図及び断面図である。
【図５】 従来のトランジスタの概略平面図及び断面図である。
【図６】 実施の形態１〜３のトランジスタのスイッチング波形を示すグラフである。
【図７】 トランジスタのｔｓ、ｔｆ及びｔOFFの関係を示す図である。
【図８】 従来のトランジスタのスイッチング波形を示すグラフである。
【符号の説明】
１ 基板
２ ベース電極
３ エミッタ電極
４ コレクタ電極
５ 絶縁膜
６ エミッタ拡散領域
７ ベース拡散領域
８ エピ領域
９ コレクタ補償拡散領域
１０ 埋め込み拡散領域
１１ 分離拡散領域
１２ コレクタ拡散領域
１３ 寄生ＰＮＰトランジスタ
１４ Ｐ型半導体層
１５ 電極
【発明の属する技術分野】
本発明はフォトカプラ等、出力トランジスタＯＮ時に飽和レベルの電圧を有し、かつ出力トランジスタのターンオフ時間（ｔOFF）の削減されたトランジスタに関するものである。
【０００２】
【従来の技術】
図５に低飽和電圧出力用のＮＰＮトランジスタを示す。図５中、上段はトランジスタの平面図を、下段は断面図をそれぞれ意味している。また、図中、１は基板、２はベース電極、３はエミッタ電極、４はコレクタ電極、５は絶縁膜、６はエミッタ拡散領域、７はベース拡散領域、８はエピ領域、９はコレクタ補償拡散領域、１０は埋め込み拡散領域、１１は分離拡散領域、１２はコレクタ拡散領域を意味している。
【０００３】
トランジスタは印加される最大電圧に耐えられるようにエピ領域の比抵抗と厚さが決定され、最大の出力電流を流せるようにエミッタ拡散領域の面積が決定される。そしてそのエミッタ拡散領域の面積で、コレクタ抵抗を低減し、飽和電圧を低くするために、コレクタ補償拡散領域でベース拡散領域及びエミッタ拡散領域を囲いこむようにトランジスタが設計される。
【０００４】
【発明が解決しようとする課題】
ここで図７に、従来技術のトランジスタのベースにパルスを入力したときのスイッチング波形を示す。このときトランジスタＯＮ時に出力Ｖｃが飽和して充分低い電圧となるようにベースに電流を供給する。しかし飽和が深くなると、トランジスタがＯＦＦしてコレクタの電位がＬｏからＨｉになるまでのターンオフ時間（ｔOFF）が遅くなるという問題がある。
【０００５】
ｔOFFは、Ｖｃが１０％から９０％に変化するまでの時間、下降時間（ｔｆ）とベースの入力パルスが切られた瞬間からＶｃが１０％に変化するまでの時間、蓄積時間（ｔｓ）との和になる。
【０００６】
飽和が深くなると、ｔOFFの内ｔｓが大きくなる。これはＯＮ状態における蓄積キャリアが残留することに起因している。ＯＮ状態ではトランジスタは飽和領域で動作しており、コレクタ接合も順バイアス状態にあってキャリアの注入が行われている。これによりベース拡散領域とコレクタ拡散領域、埋め込み拡散領域（Ｎ+）とコレクタ補償拡散領域（Ｎ+）で囲まれたエピ領域には、能動状態よりも多くの過剰少数キャリアが蓄積している。入力パルスが切られて、ベースの入力電圧の極性が逆転した後も、ｔｓの期間これら過剰少数キャリアが残留している。この過剰少数キャリアが再結合したり、逆向きのベース電流ＩＢｒによってベースから取り除かれてコレクタ結合が逆バイアス状態に入ると、コレクタへの電流は減少し始める。少数キャリアがさらに減少し過剰キャリアが消滅するとトランジスタはターンオフする。
【０００７】
蓄積時間ｔｓは以下のように表される。
ｔｓ＝τpｌｎ（βFＩB／ＩC）
τp：ベース領域少数キャリアの寿命
βF：エミッタ接地の電流増幅率
【０００８】
ここで、ｔｓを小さくするためにβFを下げようとした場合、従来の技術に示したように、βFは、トランジスタが流す最大の出力電流によってエミッタ拡散領域の面積との兼ね合いで決定されてしまう。τpを小さくしようとした場合、エピ領域に注入される少数キャリアの量を減らす手段も考えられる。そのためエピ領域の面積を小さくする、又は厚さを薄くするという手法が考えられるが、エピ領域の面積については上記のエミッタ拡散領域の面積が決まるとほぼ決まってしまう。エピ領域の比抵抗と厚さについても、従来の技術に示したように、トランジスタに印加される最大電圧に耐えられるように決定されてしまう。
【０００９】
【課題を解決するための手段】
上記問題を解決するために、本発明の発明者はτpを小さくすることに着目した。すなわち、ベース拡散領域、エピ領域に過剰に注入された少数キャリアを引き抜くことにより、τpを小さくする。具体的には、トランジスタ内に寄生ＰＮＰトランジスタを設け、深い飽和に入ったときに、寄生ＰＮＰトランジスタが動作することで、ベース拡散領域の少数キャリアを引き抜き、ｔｓを小さくした結果、τpを小さくすることができる。
【００１０】
かくして本発明によれば、Ｎ型のエミッタ拡散領域及びＰ型のベース拡散領域と、飽和電圧を下げるために前記ベース拡散領域及び前記エミッタ拡散領域の周辺に形成されたＮ型のコレクタ拡散領域及びコレクタ補償拡散領域と、Ｎ型のエピ領域とをＰ型の基板上に備えたＮＰＮトランジスタであって、前記ＮＰＮトランジスタが形成された領域内に、前記ＮＰＮトランジスタの飽和時に動作する寄生ＰＮＰトランジスタを備え、前記コレクタ補償拡散領域が、前記ベース拡散領域及び前記エミッタ拡散領域を囲うように配置され、前記コレクタ補償拡散領域と前記Ｎ型のエピ領域が、前記Ｐ型の基板と直接接する部分を有することを特徴とするトランジスタが提供される。
【００１１】
【発明の実施の形態】
本発明を実施の形態により説明する。
【００１２】
実施の形態１（参考例）
図１は参考例の一実施の形態である。上図は平面図を、下図は断面図を示している。また、図中、１は基板、２はベース電極、３はエミッタ電極、４はコレクタ電極、５は絶縁膜、６はＮ型のエミッタ拡散領域、７はＰ型のベース拡散領域、８はエピ領域、９はＮ型 のコレクタ補償拡散領域、１０は埋め込み拡散領域、１１はトランジスタを周囲から電気的に分離するための分離拡散領域、１２はコレクタ拡散領域、１３は寄生ＰＮＰトランジスタを意味している。
【００１３】
図１から判るように、トランジスタは、飽和電圧（ＶCEsat）を下げるためにベース拡散領域（Ｂ）、エミッタ拡散領域（Ｅ）がコレクタ拡散領域で囲まれ、ベース拡散領域（Ｂ）、エミッタ拡散領域（Ｅ）の周辺にコレクタ補償拡散領域（ＮＣ）を備えたＮＰＮトランジスタにおいて、コレクタ補償拡散領域（ＮＣ）をコの字状に配置し、上記Ｂ、Ｅ、ＮＣからなるＮＰＮトランジスタの飽和時に動作する寄生ＰＮＰトランジスタをベース拡散領域（Ｐ-）、エピ領域（Ｎ）、分離拡散領域（Ｐ）とで構成する。
【００１４】
寄生ＰＮＰトランジスタのエミッタは、ＮＰＮトランジスタのベース拡散領域であるので、ＮＰＮトランジスタ動作時にはＮＰＮトランジスタのベース拡散領域の電位と同じである（例えば、０．７Ｖ）。寄生ＰＮＰトランジスタのコレクタは、分離拡散領域なので、その電位はＧＮＤである。
【００１５】
寄生ＰＮＰトランジスタのベースは、エピ領域で、電位はＮＰＮトランジスタのコレクタ拡散領域と同電位である。よって、ＮＰＮトランジスタのコレクタ拡散領域の電位が深い飽和に入っていないとき（ＶB＜ＶC）は、寄生ＰＮＰトランジスタは逆バイアスとなり動作しない。ＮＰＮトランジスタのコレクタ拡散領域の電位が深い飽和に入ったとき（ＶC＜ＶB）は、寄生ＰＮＰトランジスタは順バイアスとなり動作し、ベースから過剰に注入された少数キャリアが引き抜かれるので、ＮＰＮトランジスタの蓄積時間を短くすることができる。
【００１６】
コレクタ補償拡散領域（ＮＣ）と埋め込み拡散領域は、トランジスタのコレクタの抵抗を下げる役割があるので、コレクタ補償拡散領域（ＮＣ）をコの字状に配置する場合、ＮＰＮトランジスタの順方向動作に与える影響がなるべく小さくなるようにすることが好ましい。コレクタの抵抗が大きくなるとＮＰＮトランジスタが飽和に入っても、十分に低い飽和電圧が得られなくなることがある。また飽和時に動作する寄生ＰＮＰトランジスタのエミッタ（Ｐ）は、ＮＰＮトランジスタのベース拡散領域（Ｐ）から過剰に注入された少数キャリアを引き抜くので、コレクタ補償拡散領域（ＮＣ）が無い部分は、ベースに近くに配置することが好ましい。図１ではコレクタ端子直下にコレクタ補償拡散領域を、コレクタ補償拡散領域（ＮＣ）がない部分はベース側に寄せて配置し、コレクタの抵抗が大きくならないようにしている。そのため、寄生ＰＮＰトランジスタが動作しやすくなっている。
【００１７】
実施の形態２（参考例）
図２は参考例の一実施の形態である。上図は平面図を、下図は断面図を示している。また、図中、１４はＰ型半導体層、１５は電極を意味している。
【００１８】
図２から判るように、トランジスタは、飽和電圧（ＶCEsat）を下げるためにＰ型のベース拡散領域（Ｂ）、Ｎ型のエミッタ拡散領域（Ｅ）が、コレクタ拡散領域とコレクタ補償拡散領域（ＮＣ）で囲まれたＮＰＮトランジスタにおいて、コレクタ補償拡散領域（ＮＣ）で囲まれたエピ領域にＰ型半導体層を形成する。上記Ｂ、Ｅ、ＮＣからなるＮＰＮトランジスタの飽和時に動作する寄生ＰＮＰトランジスタをベース拡散領域（Ｐ-）、エピ領域（Ｎ）、エピ領域上のＰ型半導体層（Ｐ）とで構成する。寄生ＰＮＰトランジスタのエミッタは、ＮＰＮトランジスタのベース拡散領域であるので、ＮＰＮトランジスタ動作時にはＮＰＮトランジスタのベース拡散領域の電位と同じである（例えば、０．７Ｖ）。
【００１９】
寄生ＰＮＰトランジスタのコレクタはエピ領域で、電位はＮＰＮトランジスタのコレクタ拡散領域と同電位であるので、ＮＰＮトランジスタのコレクタ電位が深い飽和に入っていないとき（ＶB＜ＶC）は、寄生ＰＮＰトランジスタは逆バイアスとなり動作しない。ＮＰＮトランジスタのコレクタ電位が深い飽和に入ったとき（ＶC＜ＶB）は、寄生ＰＮＰトランジスタが順バイアスとなり動作し、ベース拡散領域から過剰に注入された少数キャリアを引き抜き、ＮＰＮトランジスタの蓄積時間を短くする。
【００２０】
コレクタ補償拡散領域（ＮＣ）で囲まれたエピ領域上にＰ型半導体を形成する場合、ＮＰＮトランジスタの順方向動作に与える影響がなるべく小さくなるようにしなければならない。飽和時に動作する寄生ＰＮＰトランジスタのエミッタ（Ｐ）は、ＮＰＮトランジスタのベース拡散領域（Ｐ）から過剰に注入された少数キャリアを引き抜くので、図２の実施の形態では形成するＰ型半導体層はベースに近くに配置する。
【００２１】
実施の形態３
図３は本発明の一実施の形態である。上図は平面図を、下図は断面図を示している。
【００２２】
図３から判るように、トランジスタは、飽和電圧（ＶCEsat）を下げるためにベース拡散領域（Ｂ）、エミッタ拡散領域（Ｅ）がコレクタ拡散領域とコレクタ補償拡散領域（ＮＣ）で囲まれたＮＰＮトランジスタにおいて、埋め込み拡散領域の一部をなくし、エピ領域と基板が直接接触している部分を作る。上記Ｂ、Ｅ、ＮＣからなるＮＰＮトランジスタの飽和時に動作する寄生ＰＮＰトランジスタをベース拡散領域（Ｐ-）、エピ領域（Ｎ）、基板（Ｐ）とで構成する。
【００２３】
寄生ＰＮＰトランジスタのエミッタは、ＮＰＮトランジスタのベース拡散領域であるので、ＮＰＮトランジスタ動作時にはＮＰＮトランジスタのベース拡散領域の電位と同じである（例えば、０．７Ｖ）。寄生ＰＮＰトランジスタのコレクタは基板なので電位はＧＮＤである。
【００２４】
寄生ＰＮＰトランジスタのベースは、エピ領域で、電位はＮＰＮトランジスタのコレクタ拡散領域と同電位であるので、ＮＰＮトランジスタのコレクタ電位が深い飽和に入っていないとき（ＶB＜ＶC）は、寄生ＰＮＰトランジスタは逆バイアスとなり動作しない。ＮＰＮトランジスタのコレクタ電位が深い飽和に入ったとき（ＶC＜ＶB）は、寄生ＰＮＰトランジスタが順バイアスとなり動作し、ベースから過剰に注入された少数キャリアを引き抜き、ＮＰＮトランジスタの蓄積時間を短くする。
【００２５】
コレクタ補償拡散領域（ＮＣ）と埋め込み拡散領域は、トランジスタのコレクタの抵抗を下げる役割があるので、埋め込み拡散領域の一部をなくし、エピ領域と基板が接している部分をつくる場合、ＮＰＮトランジスタの順方向動作に与える影響がなるべく小さくなるようにすることが好ましい。コレクタの抵抗が大きくなるとＮＰＮトランジスタが飽和に入っても、十分に低い飽和電圧を得られなくなることがある。また飽和時に動作する寄生ＰＮＰトランジスタのエミッタ（Ｐ）は、ＮＰＮトランジスタのベース拡散領域（Ｐ）から過剰に注入された少数キャリアを引き抜くので、エピ領域と基板が接する部分はベースに近くに配置する好ましい。
【００２６】
図３の実施例ではコレクタ拡散領域直下にコレクタ補償拡散領域を、エミッタ拡散領域直下には埋め込み拡散領域があるように配置し、コレクタの抵抗が大きくならないようにし、エピ領域と基板が接する部分はベースに近くに配置しているので、寄生ＰＮＰトランジスタが動作しやすくなる。
【００２７】
実際に試作した実施の形態１〜３のトランジスタのスイッチング波形を図６（１）〜（３）に、従来のトランジスタのスイッチング波形を図８に示す。いずれのサンプルもエミッタ拡散領域の面積、ベース拡散領域への電流等は同一である。従来のトランジスタの蓄積時間（ｔｓ）に比べ実施の形態１〜３のトランジスタの蓄積時間（ｔｓ）が小さくなっているのがわかる。
【００２８】
実施の形態４
実際にトランジスタを製造する場合、埋め込み拡散領域の製造工程では、フォトマスクアライメントバラツキと拡散バラツキが、コレクタ補償拡散領域の製造工程でも、フォトマスクアライメントバラツキと拡散バラツキがあるので、図３では埋め込み拡散領域とコレクタ補償拡散領域の間のフォトマスクアライメントバラツキと拡散バラツキ合計は、最悪の場合、数μｍにも達する。
【００２９】
図４の実施の形態では、コレクタ補償拡散領域に接するように埋め込み拡散領域を入れ、埋め込み拡散領域に穴が開くような形でエピ領域と基板が接する部分を作る。このときコレクタ補償拡散領域に接するように入れる埋め込み拡散領域は、埋め込み拡散領域とコレクタ補償拡散領域の間のフォトマスクアライメントバラツキと、コレクタ補償拡散領域の製造工程の拡散バラツキとの合計以上の大きさにすることが好ましい。こうすることにより埋め込み拡散領域とコレクタ補償拡散領域の間のバラツキを、埋め込み拡散領域の製造工程での拡散バラツキのみにすることができる。これは図３の実施の形態でのバラツキの半分以下程度である。
【００３０】
【発明の効果】
本発明により従来と同じエミッタ拡散領域の面積のトランジスタでも順方向ｈＦＥを低下させることなく、飽和電圧の増加も無いまま、蓄積時間を減少させることができる。
【図面の簡単な説明】
【図１】 参考例のトランジスタの概略平面図及び断面図である。
【図２】 参考例のトランジスタの概略平面図及び断面図である。
【図３】 本発明のトランジスタの概略平面図及び断面図である。
【図４】 本発明のトランジスタの概略平面図及び断面図である。
【図５】 従来のトランジスタの概略平面図及び断面図である。
【図６】 実施の形態１〜３のトランジスタのスイッチング波形を示すグラフである。
【図７】 トランジスタのｔｓ、ｔｆ及びｔOFFの関係を示す図である。
【図８】 従来のトランジスタのスイッチング波形を示すグラフである。
【符号の説明】
１ 基板
２ ベース電極
３ エミッタ電極
４ コレクタ電極
５ 絶縁膜
６ エミッタ拡散領域
７ ベース拡散領域
８ エピ領域
９ コレクタ補償拡散領域
１０ 埋め込み拡散領域
１１ 分離拡散領域
１２ コレクタ拡散領域
１３ 寄生ＰＮＰトランジスタ
１４ Ｐ型半導体層
１５ 電極
Claims (4)
- Ｎ型のエミッタ拡散領域及びＰ型のベース拡散領域と、飽和電圧を下げるために前記ベース拡散領域及び前記エミッタ拡散領域の周辺に形成されたＮ型のコレクタ拡散領域及びコレクタ補償拡散領域と、Ｎ型のエピ領域とをＰ型の基板上に備えたＮＰＮトランジスタであって、前記ＮＰＮトランジスタが形成された領域内に、前記ＮＰＮトランジスタの飽和時に動作する寄生ＰＮＰトランジスタを備え、前記コレクタ補償拡散領域が、前記ベース拡散領域及び前記エミッタ拡散領域を囲うように配置され、前記コレクタ補償拡散領域と前記Ｎ型のエピ領域が、前記Ｐ型の基板と直接接する部分を有することを特徴とするトランジスタ。
- 前記エミッタ拡散領域及び前記ベース拡散領域下に前記Ｎ型のエピ領域を介して埋め込み拡散領域を前記Ｐ型の基板上に備え、前記エピ領域が直接前記基板と接触する部分を有し、前記寄生ＰＮＰトランジスタが前記Ｐ型のベース拡散領域、前記Ｎ型のエピ領域及び前記エピ領域と直接接触する前記Ｐ型の基板からなる請求項１に記載のトランジスタ。
- 前記Ｐ型の基板と直接接触する前記エピ領域が前記ベース拡散領域と前記コレクタ補償拡散領域間に位置し、前記コレクタ補償拡散領域が、前記コレクタ拡散領域直下に存在する請求項２に記載のトランジスタ。
- 前記エピ領域と前記Ｐ型の基板が、前記埋め込み拡散領域に設けられた開口部で直接接触する請求項２に記載のトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000224112A JP3768079B2 (ja) | 2000-07-25 | 2000-07-25 | トランジスタ |
| US09/895,082 US6734522B2 (en) | 2000-07-25 | 2001-07-02 | Transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000224112A JP3768079B2 (ja) | 2000-07-25 | 2000-07-25 | トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043320A JP2002043320A (ja) | 2002-02-08 |
| JP3768079B2 true JP3768079B2 (ja) | 2006-04-19 |
Family
ID=18718128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000224112A Expired - Lifetime JP3768079B2 (ja) | 2000-07-25 | 2000-07-25 | トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6734522B2 (ja) |
| JP (1) | JP3768079B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100632459B1 (ko) * | 2004-01-28 | 2006-10-09 | 삼성전자주식회사 | 열방출형 반도체 패키지 및 그 제조방법 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4348600A (en) * | 1978-02-14 | 1982-09-07 | Motorola, Inc. | Controlled current source for I2 L to analog interfaces |
| DE3029553A1 (de) * | 1980-08-04 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Transistoranordnung mit hoher kollektor-emitter-durchbruchsspannung |
| US4463369A (en) | 1981-06-15 | 1984-07-31 | Rca | Integrated circuit overload protection device |
| JPS5843560A (ja) * | 1981-09-08 | 1983-03-14 | Matsushita Electric Ind Co Ltd | バイポ−ラ集積回路装置 |
| JPS58137251A (ja) | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 半導体装置 |
| JPS58223345A (ja) | 1982-06-21 | 1983-12-24 | Toshiba Corp | 半導体装置 |
| JPS6025906A (ja) | 1983-07-20 | 1985-02-08 | Mitsubishi Yuka Fine Chem Co Ltd | 高濃度パ−ル剤分散液の製造方法 |
| JPS62265761A (ja) | 1986-05-13 | 1987-11-18 | Nec Corp | 半導体集積回路 |
| JP2538599B2 (ja) | 1987-06-18 | 1996-09-25 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| NL8702671A (nl) * | 1987-11-09 | 1989-06-01 | Philips Nv | Laterale hoogspanningstransistor. |
| DE3841777C2 (de) * | 1988-12-12 | 1994-06-23 | Telefunken Microelectron | Halbleiteranordnung mit vertikalem npn-Planartransistor |
| JPH02260641A (ja) | 1989-03-31 | 1990-10-23 | Toshiba Corp | 半導体集積回路 |
| US5422299A (en) * | 1989-09-11 | 1995-06-06 | Purdue Research Foundation | Method of forming single crystalline electrical isolated wells |
| JP2771311B2 (ja) | 1990-04-19 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| JP2763432B2 (ja) | 1991-10-25 | 1998-06-11 | 三菱電機株式会社 | 半導体装置 |
| JP2833913B2 (ja) | 1992-03-26 | 1998-12-09 | 日本電気アイシーマイコンシステム株式会社 | バイポーラ集積回路装置 |
| JPH0635569A (ja) | 1992-05-21 | 1994-02-10 | Funai Electric Co Ltd | コンピュータ制御電子機器 |
| JP3301116B2 (ja) | 1992-07-20 | 2002-07-15 | ソニー株式会社 | 半導体装置及びその製造方法 |
| US5559044A (en) * | 1992-09-21 | 1996-09-24 | Siliconix Incorporated | BiCDMOS process technology |
| US5604359A (en) * | 1993-01-28 | 1997-02-18 | Sharp Kabushiki Kaisha | Parasitic PNP transistor with crystal defect layer in the emitter region |
| JP3306273B2 (ja) * | 1995-10-31 | 2002-07-24 | 三洋電機株式会社 | 半導体集積回路とその製造方法 |
-
2000
- 2000-07-25 JP JP2000224112A patent/JP3768079B2/ja not_active Expired - Lifetime
-
2001
- 2001-07-02 US US09/895,082 patent/US6734522B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020011609A1 (en) | 2002-01-31 |
| US6734522B2 (en) | 2004-05-11 |
| JP2002043320A (ja) | 2002-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051214 |
|
| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
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Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
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|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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