JP3301116B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3301116B2 JP3301116B2 JP21323992A JP21323992A JP3301116B2 JP 3301116 B2 JP3301116 B2 JP 3301116B2 JP 21323992 A JP21323992 A JP 21323992A JP 21323992 A JP21323992 A JP 21323992A JP 3301116 B2 JP3301116 B2 JP 3301116B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- semiconductor substrate
- semiconductor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 170
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 239000000758 substrate Substances 0.000 claims description 93
- 229910052751 metal Inorganic materials 0.000 claims description 61
- 239000002184 metal Substances 0.000 claims description 61
- 150000001875 compounds Chemical class 0.000 claims description 60
- 239000012535 impurity Substances 0.000 claims description 49
- 238000005468 ion implantation Methods 0.000 claims description 36
- 230000004888 barrier function Effects 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 239000000126 substance Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 268
- 229910019001 CoSi Inorganic materials 0.000 description 63
- 108091006146 Channels Proteins 0.000 description 61
- 229910052710 silicon Inorganic materials 0.000 description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 47
- 239000010703 silicon Substances 0.000 description 47
- 239000007789 gas Substances 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 229910008484 TiSi Inorganic materials 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 14
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 11
- 238000000059 patterning Methods 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- -1 ammonia peroxide Chemical class 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 229910010282 TiON Inorganic materials 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003574 free electron Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910021140 PdSi Inorganic materials 0.000 description 1
- 229910006249 ZrSi Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/902—FET with metal source region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、更に詳しくは、応答速度の早いトランジ
スタ素子を有する半導体装置及びその製造方法に関す
る。
造方法に関し、更に詳しくは、応答速度の早いトランジ
スタ素子を有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近年半導体装置の集積度が高くなり、半
導体素子の微細化が進められている。半導体装置の主流
はＭＯＳ型であり、通常、図１４に示すような工程で作
製される。
導体素子の微細化が進められている。半導体装置の主流
はＭＯＳ型であり、通常、図１４に示すような工程で作
製される。
【０００３】［工程−１０］ 半導体基板１０に素子分離領域１２を形成する。次い
で、半導体基板１０の表面に酸化膜１４及びポリシリコ
ン層２４から成るゲート電極領域を形成する（図１４の
（Ａ）参照）。
で、半導体基板１０の表面に酸化膜１４及びポリシリコ
ン層２４から成るゲート電極領域を形成する（図１４の
（Ａ）参照）。
【０００４】［工程−２０］ ＬＤＤ構造を形成するために、低濃度の浅いソース・ド
レイン領域を形成した後、ポリシリコン層２４の側壁に
サイドウォール３４を形成する。更に、イオン注入を行
い、ソース・ドレイン領域３６を形成する（図１４の
（Ｂ）参照）。
レイン領域を形成した後、ポリシリコン層２４の側壁に
サイドウォール３４を形成する。更に、イオン注入を行
い、ソース・ドレイン領域３６を形成する（図１４の
（Ｂ）参照）。
【０００５】［工程−３０］ 層間絶縁層４０を形成し、かかる層間絶縁層４０に開口
部４２を形成し、更に、配線層４４を形成する（図１４
の（Ｃ）参照）。
部４２を形成し、更に、配線層４４を形成する（図１４
の（Ｃ）参照）。
【０００６】このような工程によって半導体装置を作製
するが、近年、例えばロジック回路の集積度の増加に伴
い、トランジスタ素子の動作速度の高速化が望まれてい
る。ＭＯＳ型トランジスタ素子の動作速度を高速化する
ためには、 （Ａ）チャネル長を短くする。 （Ｂ）チャネル領域におけるモビリティを増大させる。
といった方法が考えられる。
するが、近年、例えばロジック回路の集積度の増加に伴
い、トランジスタ素子の動作速度の高速化が望まれてい
る。ＭＯＳ型トランジスタ素子の動作速度を高速化する
ためには、 （Ａ）チャネル長を短くする。 （Ｂ）チャネル領域におけるモビリティを増大させる。
といった方法が考えられる。
【０００７】
【発明が解決しようとする課題】チャネル長を短くする
ためには、リソグラフィ技術の進展がなくてはならな
い。微細なゲート長、即ちチャネル長を形成するために
は、微細なレジストパターンを形成する必要があるが、
現状の量産レベルにおける最小パターン寸法は０．５μ
ｍ程度である。
ためには、リソグラフィ技術の進展がなくてはならな
い。微細なゲート長、即ちチャネル長を形成するために
は、微細なレジストパターンを形成する必要があるが、
現状の量産レベルにおける最小パターン寸法は０．５μ
ｍ程度である。
【０００８】また、チャネル長が短くなるに従い、短チ
ャネル効果が顕著になる。その結果、所望の閾値電圧が
得られなくなり、期待されるトランジスタ素子の動作特
性が得られなくなったり、消費電流が増加するという問
題がある。短チャネル効果が激しい場合には、パンチス
ルーを起こし、ゲート電圧で電流を制御できなくなる。
ャネル効果が顕著になる。その結果、所望の閾値電圧が
得られなくなり、期待されるトランジスタ素子の動作特
性が得られなくなったり、消費電流が増加するという問
題がある。短チャネル効果が激しい場合には、パンチス
ルーを起こし、ゲート電圧で電流を制御できなくなる。
【０００９】近年、シリコン系トランジスタのモビリテ
ィを増大させる方法として、ＳｉＧｅをベース領域に形
成させる方法が提案されている。一般にＧｅはＳｉより
もモビリティが高いことが知られており、これを利用し
てバイポーラトランジスタのベース領域にＳｉＧｅを形
成することで、トランジスタの動作速度の向上を図って
いる。また、ＰＭＯＳトランジスタのチャネル領域にＳ
ｉＧｅを形成することが、文献”High Performance 0.2
5 μｍ p-MOSFETs with Silicon-Germanium Channeles
for 300 K and 77 K Operation”, V.P. Kesan, et al,
InternationalElectron Device Meeting (IEDM) 1991,
Technical Digest pp. 25 に記載されている。
ィを増大させる方法として、ＳｉＧｅをベース領域に形
成させる方法が提案されている。一般にＧｅはＳｉより
もモビリティが高いことが知られており、これを利用し
てバイポーラトランジスタのベース領域にＳｉＧｅを形
成することで、トランジスタの動作速度の向上を図って
いる。また、ＰＭＯＳトランジスタのチャネル領域にＳ
ｉＧｅを形成することが、文献”High Performance 0.2
5 μｍ p-MOSFETs with Silicon-Germanium Channeles
for 300 K and 77 K Operation”, V.P. Kesan, et al,
InternationalElectron Device Meeting (IEDM) 1991,
Technical Digest pp. 25 に記載されている。
【００１０】しかしながら、チャネル領域にＳｉＧｅを
形成しても、トランジスタの動作速度の大幅なる向上は
期待できない。電気伝導におけるキャリアの平均速度ｖ
は、 ｖ＝ μＥ ＝ μＩＲ で表される。ここで、μは移動度、Ｅは電界、Ｉは電流
値、Ｒは抵抗値である。Ｓｉの移動度は１５００、Ｇｅ
の移動度は３９００である。従って、平均速度ｖは、Ｓ
ｉからＧｅに変更した場合でも２．６倍程度の向上しか
望めない。
形成しても、トランジスタの動作速度の大幅なる向上は
期待できない。電気伝導におけるキャリアの平均速度ｖ
は、 ｖ＝ μＥ ＝ μＩＲ で表される。ここで、μは移動度、Ｅは電界、Ｉは電流
値、Ｒは抵抗値である。Ｓｉの移動度は１５００、Ｇｅ
の移動度は３９００である。従って、平均速度ｖは、Ｓ
ｉからＧｅに変更した場合でも２．６倍程度の向上しか
望めない。
【００１１】また、現在、ＳｉＧｅはＣＶＤエピタキシ
ャル成長技術により形成される。ここで、ＳｉとＳｉＧ
ｅとの間にバンドギャップに差があるため、ＳｉとＧｅ
とを接合した場合、バレンスバンドバリア（Valence Ba
nd Barrier）が形成され、整流特性を示さなくなる（文
献，"SiGe-BASE HETEROJUNCTION BIPOLAR TRANSISTORS:
PHYSICS AND DESIGN ISSUES", G.L. Patton, at al., 1
990 IEDM Technical Digest 2.1.1 〜 2.1.4 参照）。
これを解決するために、Ｓｉ中でのＧｅの濃度を制御す
ることでバンドギャップを制御する技術が必要とされる
が、ＣＶＤ技術ではＳｉ中でのＧｅの濃度を細かく制御
することが非常に困難である。
ャル成長技術により形成される。ここで、ＳｉとＳｉＧ
ｅとの間にバンドギャップに差があるため、ＳｉとＧｅ
とを接合した場合、バレンスバンドバリア（Valence Ba
nd Barrier）が形成され、整流特性を示さなくなる（文
献，"SiGe-BASE HETEROJUNCTION BIPOLAR TRANSISTORS:
PHYSICS AND DESIGN ISSUES", G.L. Patton, at al., 1
990 IEDM Technical Digest 2.1.1 〜 2.1.4 参照）。
これを解決するために、Ｓｉ中でのＧｅの濃度を制御す
ることでバンドギャップを制御する技術が必要とされる
が、ＣＶＤ技術ではＳｉ中でのＧｅの濃度を細かく制御
することが非常に困難である。
【００１２】従って、本発明の目的は、一層動作速度が
速く、安定した特性を得ることができ、複雑な製造工程
を経ることなく、従来のＭＯＳトランジスタ製造プロセ
スを応用することで容易に作製が可能な半導体装置及び
その製造方法を提供することにある。
速く、安定した特性を得ることができ、複雑な製造工程
を経ることなく、従来のＭＯＳトランジスタ製造プロセ
スを応用することで容易に作製が可能な半導体装置及び
その製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記の目的は、（Ａ）チ ャネル領域、 （Ｂ）該チャネル領域に隣接したソース・ドレイン領
域、及び、 （Ｃ）該チャネル領域の上方にゲート酸化膜を介して形
成されたゲート電極領域、 を有し、該チャネル領域は、 （イ）半導体層から成るチャネル、 （ロ）チャネルと半導体基板との間に形成された金属層
若しくは半導体基板を構成する材料と金属との化合物
層、及び、 （ハ）金属層若しくは化合物層及びチャネルとソース・
ドレイン領域との間に設けられ、該半導体層及び半導体
基板から構成された中間帯領域、 から成ることを特徴と
する本発明の半導体装置によって達成される。
域、及び、 （Ｃ）該チャネル領域の上方にゲート酸化膜を介して形
成されたゲート電極領域、 を有し、該チャネル領域は、 （イ）半導体層から成るチャネル、 （ロ）チャネルと半導体基板との間に形成された金属層
若しくは半導体基板を構成する材料と金属との化合物
層、及び、 （ハ）金属層若しくは化合物層及びチャネルとソース・
ドレイン領域との間に設けられ、該半導体層及び半導体
基板から構成された中間帯領域、 から成ることを特徴と
する本発明の半導体装置によって達成される。
【００１４】金属層若しくは化合物層は、半導体基板に
対してエピタキシャル成長可能な材 料から構成されてい
ることが望ましい。また、中間帯領域の少なくとも一部
に、ショットキー障壁を減ずるために、不純物が導入さ
れていることが好ましい。この導入された不純物の濃度
は、１×１０13／ｃｍ3以上であることが望ましい。
対してエピタキシャル成長可能な材 料から構成されてい
ることが望ましい。また、中間帯領域の少なくとも一部
に、ショットキー障壁を減ずるために、不純物が導入さ
れていることが好ましい。この導入された不純物の濃度
は、１×１０13／ｃｍ3以上であることが望ましい。
【００１５】上記の目的は、 （ａ）半導体基板の表面のゲート電極領域形成予定領域
に、ゲート電極領域形成予定領域の長さよりも短い金属
層若しくは半導体基板を構成する材料と金属との化合物
層を形成する工程と、 （ｂ）半導体基板及び金属層若しくは化合物層の上に半
導体層を形成し、以て、金属層若しくは化合物層の上に
該半導体層から成るチャネルを得、且つ、金属層若しく
は化合物層及びチャネルとソース・ドレイン領域形成予
定領域との間に、該半導体層及び半導体基板から成る中
間帯領域を得る工程と、 （ｃ）半導体層の表面にゲート酸化膜を形成した後、チ
ャネル及び中間帯領域の上方のゲート酸化膜上にゲート
電極領域を形成する工程と、 （ｄ）ソース・ドレイン領域形成予定領域を構成する少
なくとも該半導体層の部分にソース・ドレイン領域を形
成する工程、を具備することを特徴とする本発明の半導
体装置の製造方法によって達成することができる。
に、ゲート電極領域形成予定領域の長さよりも短い金属
層若しくは半導体基板を構成する材料と金属との化合物
層を形成する工程と、 （ｂ）半導体基板及び金属層若しくは化合物層の上に半
導体層を形成し、以て、金属層若しくは化合物層の上に
該半導体層から成るチャネルを得、且つ、金属層若しく
は化合物層及びチャネルとソース・ドレイン領域形成予
定領域との間に、該半導体層及び半導体基板から成る中
間帯領域を得る工程と、 （ｃ）半導体層の表面にゲート酸化膜を形成した後、チ
ャネル及び中間帯領域の上方のゲート酸化膜上にゲート
電極領域を形成する工程と、 （ｄ）ソース・ドレイン領域形成予定領域を構成する少
なくとも該半導体層の部分にソース・ドレイン領域を形
成する工程、を具備することを特徴とする本発明の半導
体装置の製造方法によって達成することができる。
【００１６】本発明の半導体装置の製造方法において
は、前記工程（ｃ）の後、ショットキー障壁を減ずるた
めに、中間帯領域に斜めイオン注入法によって不純物を
導入する工程を更に具備すること構成とすることができ
る。
は、前記工程（ｃ）の後、ショットキー障壁を減ずるた
めに、中間帯領域に斜めイオン注入法によって不純物を
導入する工程を更に具備すること構成とすることができ
る。
【００１７】あるいは又、本発明の半導体装置の製造方
法においては、前記工程（ａ）において、半導体基板の
表面に金属層若しくは半導体基板を構成する材料と金属
との化合物層を形成した後、不純物のイオン注入を行
い、次いで、金属層若しくは化合物の不要部分を除去す
ることによって、ゲート電極領域形成予定領域に、ゲー
ト電極領域形成予定領域の長さよりも短い金属層若しく
は化合物を形成し、該不純物のイオン注入によって、前
記工程（ｂ）において、ショットキー障壁を減ず るため
に不純物が導入された中間帯領域を得る構成とすること
もできる。
法においては、前記工程（ａ）において、半導体基板の
表面に金属層若しくは半導体基板を構成する材料と金属
との化合物層を形成した後、不純物のイオン注入を行
い、次いで、金属層若しくは化合物の不要部分を除去す
ることによって、ゲート電極領域形成予定領域に、ゲー
ト電極領域形成予定領域の長さよりも短い金属層若しく
は化合物を形成し、該不純物のイオン注入によって、前
記工程（ｂ）において、ショットキー障壁を減ず るため
に不純物が導入された中間帯領域を得る構成とすること
もできる。
【００１８】あるいは又、本発明の半導体装置の製造方
法においては、前記工程（ｃ）の後、ゲート電極領域の
側壁にサイドウオールを形成し、次いで、露出した半導
体基板の表面上及びゲート電極領域上にマスクを形成
し、前記工程（ｄ）の後、サイドウオールを除去し、次
いで、ショットキー障壁を減ずるために、中間帯領域に
斜めイオン注入法によって不純物を導入する工程を更に
具備する構成とすることもできる。
法においては、前記工程（ｃ）の後、ゲート電極領域の
側壁にサイドウオールを形成し、次いで、露出した半導
体基板の表面上及びゲート電極領域上にマスクを形成
し、前記工程（ｄ）の後、サイドウオールを除去し、次
いで、ショットキー障壁を減ずるために、中間帯領域に
斜めイオン注入法によって不純物を導入する工程を更に
具備する構成とすることもできる。
【００１９】
【作用】本発明においては、チャネル領域にＧｅより大
きい電気伝導度を有するエピタキシャル成長した金属層
又は化合物層（より具体的にはシリサイド層）を形成す
ることにより、トランジスタ素子の応答速度を速くする
ことができる。その原理は以下のとおりである。即ち、
一般に伝導度σは次式で表すことができる。 σ＝ｎｑμ ここで、ｎはキャリア濃度、ｑはキャリアの電荷、μは
移動度である。抵抗はＲ、 Ｒ ∝ １／σ なので、σを大きくするには、抵抗Ｒを小さくするか、
キャリア密度（ｎ）を大きくするか、移動度（μ）の大
きい物質をチャネル領域に用いればよい。
きい電気伝導度を有するエピタキシャル成長した金属層
又は化合物層（より具体的にはシリサイド層）を形成す
ることにより、トランジスタ素子の応答速度を速くする
ことができる。その原理は以下のとおりである。即ち、
一般に伝導度σは次式で表すことができる。 σ＝ｎｑμ ここで、ｎはキャリア濃度、ｑはキャリアの電荷、μは
移動度である。抵抗はＲ、 Ｒ ∝ １／σ なので、σを大きくするには、抵抗Ｒを小さくするか、
キャリア密度（ｎ）を大きくするか、移動度（μ）の大
きい物質をチャネル領域に用いればよい。
【００２０】Ｓｉと格子定数のほぼ等しいＣｏＳｉ
2は、Ｓｉ上にエピタキシャル成長することが知られて
いる（例えば、文献”New Silicide Interface Model f
rom Structural Energy Calculation”, D.R. Hamann,
Physical Review Letters, Vol.60, No. 4, 25 January
1988 参照）。このＣｏとＳｉの共有結合の際生じるｄ
電子が自由電子として金属様に振る舞うのでＣｏＳｉ2
の電気伝導度は非常に高い。本発明の半導体装置におい
ては、Ｓｉから成るチャネル領域の一部分に半導体基板
に対してエピタキシャル成長させた金属層若しくは化合
物層を有するので、チャネル領域のキャリア速度を部分
的に加速することができる半導体素子構造が得られる。
2は、Ｓｉ上にエピタキシャル成長することが知られて
いる（例えば、文献”New Silicide Interface Model f
rom Structural Energy Calculation”, D.R. Hamann,
Physical Review Letters, Vol.60, No. 4, 25 January
1988 参照）。このＣｏとＳｉの共有結合の際生じるｄ
電子が自由電子として金属様に振る舞うのでＣｏＳｉ2
の電気伝導度は非常に高い。本発明の半導体装置におい
ては、Ｓｉから成るチャネル領域の一部分に半導体基板
に対してエピタキシャル成長させた金属層若しくは化合
物層を有するので、チャネル領域のキャリア速度を部分
的に加速することができる半導体素子構造が得られる。
【００２１】しかしながら、一般に金属は自由電子を有
しているので、通常チャネル領域全面にバルクの金属を
形成させると、金属部はデプレッションとならないの
で、トランジスタ素子は常時ＯＮ状態となる。本発明の
半導体装置においては、Ｓｉから成るチャネル領域の一
部分に形成された金属層若しくは化合物層の両端の領域
にＳｉから成る中間帯領域を設け、この領域がデプレッ
ション状態になることによって、トランジスタ素子のＯ
ＦＦ状態を可能にする。
しているので、通常チャネル領域全面にバルクの金属を
形成させると、金属部はデプレッションとならないの
で、トランジスタ素子は常時ＯＮ状態となる。本発明の
半導体装置においては、Ｓｉから成るチャネル領域の一
部分に形成された金属層若しくは化合物層の両端の領域
にＳｉから成る中間帯領域を設け、この領域がデプレッ
ション状態になることによって、トランジスタ素子のＯ
ＦＦ状態を可能にする。
【００２２】
【実施例】図１に、動作中の半導体素子の模式的な一部
断面図を示す。本発明の半導体装置は、半導体基板１０
に形成されたチャネル領域３８を有し、このチャネル領
域３８は、 （イ）シリコン膜２０（半導体層）から成るチャネル
と、 （ロ）このチャネルに少なくとも一部分が含まれるＣｏ
Ｓｉ2層１８、から成る。
断面図を示す。本発明の半導体装置は、半導体基板１０
に形成されたチャネル領域３８を有し、このチャネル領
域３８は、 （イ）シリコン膜２０（半導体層）から成るチャネル
と、 （ロ）このチャネルに少なくとも一部分が含まれるＣｏ
Ｓｉ2層１８、から成る。
【００２３】ＣｏＳｉ2層１８から成る化合物層のチャ
ネル方向の長さ（Ｌ）は、チャネル領域３８の有効長
（Ｌeff）より短く、このＣｏＳｉ2層１８と、この層に
隣接するソース・ドレイン領域３６との間に存在する中
間帯領域２８には、半導体基板を構成する材料であるＳ
ｉが残されている。この中間帯領域２８の少なくとも一
部には、ショットキー障壁を減ずるために、不純物が導
入されている。不純物の導入は、例えば斜めイオン注入
法によって行うことができる。この不純物は、半導体基
板材料、例えばＳｉに含まれる不純物と同タイプの不純
物である。尚、図１にはＮＭＯＳを図示したが、ＰＭＯ
Ｓも同様の構成とすることができる。
ネル方向の長さ（Ｌ）は、チャネル領域３８の有効長
（Ｌeff）より短く、このＣｏＳｉ2層１８と、この層に
隣接するソース・ドレイン領域３６との間に存在する中
間帯領域２８には、半導体基板を構成する材料であるＳ
ｉが残されている。この中間帯領域２８の少なくとも一
部には、ショットキー障壁を減ずるために、不純物が導
入されている。不純物の導入は、例えば斜めイオン注入
法によって行うことができる。この不純物は、半導体基
板材料、例えばＳｉに含まれる不純物と同タイプの不純
物である。尚、図１にはＮＭＯＳを図示したが、ＰＭＯ
Ｓも同様の構成とすることができる。
【００２４】以下、半導体素子の模式的な断面図を参照
して、本発明の半導体装置を製造工程に沿って説明す
る。
して、本発明の半導体装置を製造工程に沿って説明す
る。
【００２５】（実施例１） 実施例１においては、半導体基板を構成する材料（Ｓ
ｉ）と金属（Ｃｏ）との化合物層の少なくとも一部分
が、チャネルに含まれる。この化合物層は、コバルトシ
リサイド（ＣｏＳｉ2）層１８から成る。このＣｏＳｉ2
層１８は、シリコン半導体基板に対してエピタキシャル
成長している。実施例１では、中間帯領域２８における
不純物の導入は斜めイオン注入による。
ｉ）と金属（Ｃｏ）との化合物層の少なくとも一部分
が、チャネルに含まれる。この化合物層は、コバルトシ
リサイド（ＣｏＳｉ2）層１８から成る。このＣｏＳｉ2
層１８は、シリコン半導体基板に対してエピタキシャル
成長している。実施例１では、中間帯領域２８における
不純物の導入は斜めイオン注入による。
【００２６】実施例１における半導体装置の製造工程
を、以下図２〜図５を参照して説明するが、その概要は
以下のとおりである。 ［工程−１００］〜［工程−１２０］ ゲート電極領域形成予定領域に、金属層１６と半導体基
板を構成する材料（Ｓｉ）とを反応させて化合物層（シ
リサイド層）１８を形成し、化合物層（シリサイド層）
１８を半導体基板１０に対してエピタキシャル成長させ
る。このとき、化合物層の長さをゲート電極領域形成予
定領域の長さよりも短くする。 ［工程−１３０］〜［工程−１５０］ チャネルとなるシリコン膜２０をゲート電極領域形成予
定領域に形成し、次いで、ゲート電極領域を形成する。 ［工程−１６０］ 化合物層１８と、この層に隣接するソース・ドレイン領
域形成予定領域との間に存在する中間帯領域２８（半導
体基板を構成する材料であるＳｉから成る）に、ショッ
トキー障壁を減ずるために、不純物を斜めイオン注入法
で導入する。
を、以下図２〜図５を参照して説明するが、その概要は
以下のとおりである。 ［工程−１００］〜［工程−１２０］ ゲート電極領域形成予定領域に、金属層１６と半導体基
板を構成する材料（Ｓｉ）とを反応させて化合物層（シ
リサイド層）１８を形成し、化合物層（シリサイド層）
１８を半導体基板１０に対してエピタキシャル成長させ
る。このとき、化合物層の長さをゲート電極領域形成予
定領域の長さよりも短くする。 ［工程−１３０］〜［工程−１５０］ チャネルとなるシリコン膜２０をゲート電極領域形成予
定領域に形成し、次いで、ゲート電極領域を形成する。 ［工程−１６０］ 化合物層１８と、この層に隣接するソース・ドレイン領
域形成予定領域との間に存在する中間帯領域２８（半導
体基板を構成する材料であるＳｉから成る）に、ショッ
トキー障壁を減ずるために、不純物を斜めイオン注入法
で導入する。
【００２７】以下、上記の工程を含む半導体装置の製造
方法を詳しく説明する。
方法を詳しく説明する。
【００２８】［工程−１００］ 先ず、通常の方法で、シリコン半導体基板１０に素子分
離領域１２を形成する。次いで、半導体基板の表面全面
を酸化させ、厚さ１０ｎｍの酸化膜１４を形成する。酸
化温度を、例えば、８５０゜Ｃとすることができる。そ
の後、レジストパターニング及びＥＣＲドライエッチン
グによって、次の工程でＣｏＳｉ2層を形成するための
領域から酸化膜を除去し、半導体基板１０の一部分を露
出させる。ＥＣＲドライエッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm マイクロ波：７００Ｗ ＲＦパワー：１００Ｗ 圧力 ：１Ｐａ とすることができる（図２の（Ａ）参照）。この酸化膜
１４は、次の工程でＣｏＳｉ2層を形成するときのマス
クとして機能する。
離領域１２を形成する。次いで、半導体基板の表面全面
を酸化させ、厚さ１０ｎｍの酸化膜１４を形成する。酸
化温度を、例えば、８５０゜Ｃとすることができる。そ
の後、レジストパターニング及びＥＣＲドライエッチン
グによって、次の工程でＣｏＳｉ2層を形成するための
領域から酸化膜を除去し、半導体基板１０の一部分を露
出させる。ＥＣＲドライエッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm マイクロ波：７００Ｗ ＲＦパワー：１００Ｗ 圧力 ：１Ｐａ とすることができる（図２の（Ａ）参照）。この酸化膜
１４は、次の工程でＣｏＳｉ2層を形成するときのマス
クとして機能する。
【００２９】［工程−１１０］ 次に、Ｃｏ層１６を厚さ５ｎｍスパッタリング法で全面
に堆積させる。堆積条件を、例えば、 ＲＦバイアス ：−５０Ｗ ＤＣスパッタパワー：１ｋＷ Ａｒ流量 ：４０sccm 圧力 ：０．４Ｐａ とすることができる。Ｃｏの堆積時、半導体基板を８０
０゜Ｃ程度に加熱することが望ましい。これによって、
酸化膜１４が除去された半導体基板１０の一部分におい
ては、ＣｏがＳｉ上に堆積するとき、ＣｏとＳｉとが反
応してＣｏＳｉ2が生成すると同時に、ＣｏＳｉ2が下地
であるＳｉに対してエピタキシャル成長する。こうし
て、下地であるシリコン半導体基板１０に対してエピタ
キシャル成長したＣｏＳｉ2層１８が形成される（図２
の（Ｂ）参照）。即ち、半導体基板を構成する材料（Ｓ
ｉ）と金属（Ｃｏ）との化合物層（ＣｏＳｉ2）層が形
成される。尚、Ｃｏを半導体基板１０上及び酸化膜１４
上に堆積させた後、半導体基板を加熱して、半導体基板
１０上に堆積したＣｏからＣｏＳｉ2をエピタキシャル
成長させることもできる。こうして、ＣｏＳｉ2層１８
が、ゲート電極領域形成予定領域に形成される。尚、Ｃ
ｏＳｉ2層１８の長さは、ゲート電極領域形成予定領域
の長さよりも短い。
に堆積させる。堆積条件を、例えば、 ＲＦバイアス ：−５０Ｗ ＤＣスパッタパワー：１ｋＷ Ａｒ流量 ：４０sccm 圧力 ：０．４Ｐａ とすることができる。Ｃｏの堆積時、半導体基板を８０
０゜Ｃ程度に加熱することが望ましい。これによって、
酸化膜１４が除去された半導体基板１０の一部分におい
ては、ＣｏがＳｉ上に堆積するとき、ＣｏとＳｉとが反
応してＣｏＳｉ2が生成すると同時に、ＣｏＳｉ2が下地
であるＳｉに対してエピタキシャル成長する。こうし
て、下地であるシリコン半導体基板１０に対してエピタ
キシャル成長したＣｏＳｉ2層１８が形成される（図２
の（Ｂ）参照）。即ち、半導体基板を構成する材料（Ｓ
ｉ）と金属（Ｃｏ）との化合物層（ＣｏＳｉ2）層が形
成される。尚、Ｃｏを半導体基板１０上及び酸化膜１４
上に堆積させた後、半導体基板を加熱して、半導体基板
１０上に堆積したＣｏからＣｏＳｉ2をエピタキシャル
成長させることもできる。こうして、ＣｏＳｉ2層１８
が、ゲート電極領域形成予定領域に形成される。尚、Ｃ
ｏＳｉ2層１８の長さは、ゲート電極領域形成予定領域
の長さよりも短い。
【００３０】［工程−１２０］ Ｃｏ層１６の堆積が完了した後、塩酸過水水溶液（塩
酸：過水：水＝１：１：２）に１０分間半導体基板を浸
漬して、不要なＣｏ層を除去する。更に、半導体基板を
希釈フッ酸（フッ酸：水＝１：１００）に１分間浸漬し
て、酸化膜１４を除去する。これによって、半導体基板
の表面には、ＣｏＳｉ2層１８が残される（図２の
（Ｃ）参照）。
酸：過水：水＝１：１：２）に１０分間半導体基板を浸
漬して、不要なＣｏ層を除去する。更に、半導体基板を
希釈フッ酸（フッ酸：水＝１：１００）に１分間浸漬し
て、酸化膜１４を除去する。これによって、半導体基板
の表面には、ＣｏＳｉ2層１８が残される（図２の
（Ｃ）参照）。
【００３１】［工程−１３０］ 次に、半導体基板の露出したシリコン半導体基板１０上
及びＣｏＳｉ2層１８上に選択的に膜厚１０ｎｍのシリ
コン膜２０（半導体層に該当する）をエピタキシャル成
長させる。シリコン膜２０の形成条件を、例えば、 ガス：ＳｉＨ4／Ｈ2＝４００sccm／８０リットル／分 圧力：１０3Ｐａ 温度：９５０゜Ｃ とすることができる。ＣｏＳｉ2層１８上のシリコン膜
２０はチャネル領域のチャネルとなる。その後、形成さ
れたシリコン膜２０の表面を酸化し、ゲート酸化膜２２
を形成する（図３の（Ａ）参照）。ゲート酸化膜２２の
形成条件を、 ガス：Ｈ2Ｏ／Ｏ2＝１．５／６リットル／分 温度：８５０゜Ｃ とすることができる。
及びＣｏＳｉ2層１８上に選択的に膜厚１０ｎｍのシリ
コン膜２０（半導体層に該当する）をエピタキシャル成
長させる。シリコン膜２０の形成条件を、例えば、 ガス：ＳｉＨ4／Ｈ2＝４００sccm／８０リットル／分 圧力：１０3Ｐａ 温度：９５０゜Ｃ とすることができる。ＣｏＳｉ2層１８上のシリコン膜
２０はチャネル領域のチャネルとなる。その後、形成さ
れたシリコン膜２０の表面を酸化し、ゲート酸化膜２２
を形成する（図３の（Ａ）参照）。ゲート酸化膜２２の
形成条件を、 ガス：Ｈ2Ｏ／Ｏ2＝１．５／６リットル／分 温度：８５０゜Ｃ とすることができる。
【００３２】［工程−１４０］ 次に、ゲート電極領域を形成するために、ゲート酸化膜
２２の上に厚さ２００ｎｍのポリシリコン層２４を形成
する。ポリシリコン層２４の形成条件を、例えば、 ガス ：ＳｉＨ4／ＰＨ3／Ｈｅ＝５００／０．３５／
５０sccm 成長温度：５８０゜Ｃ 圧力 ：１Ｐａ とすることができる。次いで、ポリシリコン層２４のエ
ッチングを行い、ゲート電極領域となるべきポリシリコ
ン層２４を残す（図３の（Ｂ）参照）。エッチングの条
件を、例えば、 ガス ：Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sccm マイクロ波：７００Ｗ ＲＦパワー：１００Ｗ 圧力 ：１．３３Ｐａ とすることができる。
２２の上に厚さ２００ｎｍのポリシリコン層２４を形成
する。ポリシリコン層２４の形成条件を、例えば、 ガス ：ＳｉＨ4／ＰＨ3／Ｈｅ＝５００／０．３５／
５０sccm 成長温度：５８０゜Ｃ 圧力 ：１Ｐａ とすることができる。次いで、ポリシリコン層２４のエ
ッチングを行い、ゲート電極領域となるべきポリシリコ
ン層２４を残す（図３の（Ｂ）参照）。エッチングの条
件を、例えば、 ガス ：Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sccm マイクロ波：７００Ｗ ＲＦパワー：１００Ｗ 圧力 ：１．３３Ｐａ とすることができる。
【００３３】ここで、重要な点は、エッチング後のポリ
シリコン層２４の長さがＣｏＳｉ2層１８の長さよりも
長いことにある。即ち、ソース・ドレイン領域形成予定
領域とＣｏＳｉ2層１８の間には、半導体基板を構成す
る材料（Ｓｉ）、より具体的には、シリコン膜２０及び
半導体基板１０から成る中間帯領域２８が残されてい
る。このような構造にすることで、トランジスタ素子が
ＯＦＦ状態のとき、ＣｏＳｉ2層１８によってソース領
域とドレイン領域が短絡することを防止できる。
シリコン層２４の長さがＣｏＳｉ2層１８の長さよりも
長いことにある。即ち、ソース・ドレイン領域形成予定
領域とＣｏＳｉ2層１８の間には、半導体基板を構成す
る材料（Ｓｉ）、より具体的には、シリコン膜２０及び
半導体基板１０から成る中間帯領域２８が残されてい
る。このような構造にすることで、トランジスタ素子が
ＯＦＦ状態のとき、ＣｏＳｉ2層１８によってソース領
域とドレイン領域が短絡することを防止できる。
【００３４】［工程−１５０］ その後、ＬＤＤ構造を形成するためのイオン注入を行い
（図３の（Ｃ）参照）、低濃度の浅いソース・ドレイン
層３０を形成する。このイオン注入条件を、例えば、 ＮＭＯＳの場合：Ａｓ+ ４０ＫｅＶ １×１０14／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ３０ＫｅＶ ５×１０13／
ｃｍ2 とすることができる。
（図３の（Ｃ）参照）、低濃度の浅いソース・ドレイン
層３０を形成する。このイオン注入条件を、例えば、 ＮＭＯＳの場合：Ａｓ+ ４０ＫｅＶ １×１０14／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ３０ＫｅＶ ５×１０13／
ｃｍ2 とすることができる。
【００３５】［工程−１６０］ 更に、チャネル領域形成予定領域に形成されたＣｏＳｉ
2層１８とその周囲のＳｉとのショットキー障壁を減ず
る目的で、中間帯領域２８の一部分を含む領域３２に対
して高濃度の不純物を斜めイオン注入する（図４の
（Ａ）参照）。イオン注入の条件を、例えば、 ＮＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０16／
ｃｍ2 ＰＭＯＳの場合：Ａｓ+ ３０ＫｅＶ ５×１０15／
ｃｍ2 とすることができる。斜めイオン注入は、例えば、３０
ｒｐｍで回転している半導体基板に対して６０度の入射
角でイオン注入を行うことによって実施できる。不純物
のイオン注入量は、ＣｏＳｉ2層１８とその周囲のＳｉ
との電気的接続を容易にするために、１×１０13／ｃｍ
2程度以上であればよい。尚、不純物は、半導体基板の
ウェルに含まれる不純物と同タイプの不純物とする。
2層１８とその周囲のＳｉとのショットキー障壁を減ず
る目的で、中間帯領域２８の一部分を含む領域３２に対
して高濃度の不純物を斜めイオン注入する（図４の
（Ａ）参照）。イオン注入の条件を、例えば、 ＮＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０16／
ｃｍ2 ＰＭＯＳの場合：Ａｓ+ ３０ＫｅＶ ５×１０15／
ｃｍ2 とすることができる。斜めイオン注入は、例えば、３０
ｒｐｍで回転している半導体基板に対して６０度の入射
角でイオン注入を行うことによって実施できる。不純物
のイオン注入量は、ＣｏＳｉ2層１８とその周囲のＳｉ
との電気的接続を容易にするために、１×１０13／ｃｍ
2程度以上であればよい。尚、不純物は、半導体基板の
ウェルに含まれる不純物と同タイプの不純物とする。
【００３６】［工程−１７０］ 次に、サイドウォールを形成するために、厚さ４００ｎ
ｍのＳｉＯ2層を全面に形成する。形成条件を、例え
ば、 ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００scc
m 温度：４２０゜Ｃ とすることができる。その後、異方性エッチングにより
ＳｉＯ2層をエッチングし、ポリシリコン層２４の側壁
にサイドウォール３４を形成する（図４の（Ｂ）参
照）。異方性エッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。こうして、ポリシリコン層２４、
サイドウォール３４及びゲート酸化膜２２から成るゲー
ト電極領域２６が形成される。ゲート電極領域の下に
は、シリコン膜２０から成るチャネルが形成され、更に
その下に、ＣｏＳｉ2層１８が形成されている。
ｍのＳｉＯ2層を全面に形成する。形成条件を、例え
ば、 ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００scc
m 温度：４２０゜Ｃ とすることができる。その後、異方性エッチングにより
ＳｉＯ2層をエッチングし、ポリシリコン層２４の側壁
にサイドウォール３４を形成する（図４の（Ｂ）参
照）。異方性エッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。こうして、ポリシリコン層２４、
サイドウォール３４及びゲート酸化膜２２から成るゲー
ト電極領域２６が形成される。ゲート電極領域の下に
は、シリコン膜２０から成るチャネルが形成され、更に
その下に、ＣｏＳｉ2層１８が形成されている。
【００３７】［工程−１７５］ 次に、ソース・ドレイン領域３６を形成するためにイオ
ン注入を行う（図４の（Ｃ）参照）。イオン注入を、例
えば以下のような条件で行うことができる。 ＮＭＯＳの場合：Ａｓ+ ５０ＫｅＶ ３×１０15／ｃ
ｍ2 ＰＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０15／ｃ
ｍ2
ン注入を行う（図４の（Ｃ）参照）。イオン注入を、例
えば以下のような条件で行うことができる。 ＮＭＯＳの場合：Ａｓ+ ５０ＫｅＶ ３×１０15／ｃ
ｍ2 ＰＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０15／ｃ
ｍ2
【００３８】［工程−１８０］ その後、ＳｉＯ2から成る厚さ５００ｎｍの層間絶縁層
４０をＣＶＤ法で形成する。形成条件を、例えば、 ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００scc
m 温度：４２０゜Ｃ 圧力：１３．３Ｐａ とすることができる。次いで、Ｎ2中、１１００゜Ｃで
１０秒間のアニールを行う。これによって、不純物の拡
散が行われ、接合領域が形成される。
４０をＣＶＤ法で形成する。形成条件を、例えば、 ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００scc
m 温度：４２０゜Ｃ 圧力：１３．３Ｐａ とすることができる。次いで、Ｎ2中、１１００゜Ｃで
１０秒間のアニールを行う。これによって、不純物の拡
散が行われ、接合領域が形成される。
【００３９】［工程−１８５］ 次いで、レジストパターニングを施し、ドライエッチン
グによって層間絶縁層４０に開口部４２を形成する（図
５の（Ａ）参照）。ドライエッチングの条件を、例え
ば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。
グによって層間絶縁層４０に開口部４２を形成する（図
５の（Ａ）参照）。ドライエッチングの条件を、例え
ば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。
【００４０】［工程−１９０］ 更に、配線層４４を形成する（図５の（Ｂ）参照）。配
線層４４は、下から、Ｔｉ／ＴｉＯＮ／Ｔｉの３層４６
及びＡｌ−１％Ｓｉ層４８の４層から成る。これらの層
はスパッタリングによって形成することができる。例え
ば、Ｔｉ層の形成を、 使用ガス ：Ａｒ＝４０sccm ＤＣスパッタパワー：１ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：１５０゜Ｃ とすることができる。また、ＴｉＯＮ層の形成条件を、
例えば、 使用ガス ：Ａｒ／Ｎ2−６％Ｏ2＝４０／７０
sccm ＤＣスパッタパワー：５ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：１５０゜Ｃ とすることができる。また、Ａｌ−１％Ｓｉ層の形成条
件を、例えば、 使用ガス ：Ａｒ＝４０sccm ＤＣスパッタパワー：６ｋＷ 圧力 ：０．４Ｐａ とし、スパッタ率８００ｎｍ／分で厚さ８００ｎｍ堆積
させる。その後、レジストパターニングを行い、配線層
４４をドライエッチングすることによって、配線を形成
する。ドライエッチングの条件を、ＲＦ印加型ＥＣＲエ
ッチャーを使用して、例えば、 ガス ：ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー ：１ｋＷ ＤＣスパッタパワー：１ｋＷ Ａｒガス流量 ：４０sccm ＲＦパワー ：５０Ｗ 圧力 ：１３．３Ｐａ とすることができる。
線層４４は、下から、Ｔｉ／ＴｉＯＮ／Ｔｉの３層４６
及びＡｌ−１％Ｓｉ層４８の４層から成る。これらの層
はスパッタリングによって形成することができる。例え
ば、Ｔｉ層の形成を、 使用ガス ：Ａｒ＝４０sccm ＤＣスパッタパワー：１ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：１５０゜Ｃ とすることができる。また、ＴｉＯＮ層の形成条件を、
例えば、 使用ガス ：Ａｒ／Ｎ2−６％Ｏ2＝４０／７０
sccm ＤＣスパッタパワー：５ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：１５０゜Ｃ とすることができる。また、Ａｌ−１％Ｓｉ層の形成条
件を、例えば、 使用ガス ：Ａｒ＝４０sccm ＤＣスパッタパワー：６ｋＷ 圧力 ：０．４Ｐａ とし、スパッタ率８００ｎｍ／分で厚さ８００ｎｍ堆積
させる。その後、レジストパターニングを行い、配線層
４４をドライエッチングすることによって、配線を形成
する。ドライエッチングの条件を、ＲＦ印加型ＥＣＲエ
ッチャーを使用して、例えば、 ガス ：ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー ：１ｋＷ ＤＣスパッタパワー：１ｋＷ Ａｒガス流量 ：４０sccm ＲＦパワー ：５０Ｗ 圧力 ：１３．３Ｐａ とすることができる。
【００４１】こうして、図１に示すように、半導体基板
１０に形成されたチャネル領域３８を有し、このチャネ
ル領域３８は、 （イ）シリコン膜２０から成るチャネルと、 （ロ）このチャネルに少なくとも一部分が含まれるＣｏ
Ｓｉ2層１８、から成る半導体装置が形成される。
１０に形成されたチャネル領域３８を有し、このチャネ
ル領域３８は、 （イ）シリコン膜２０から成るチャネルと、 （ロ）このチャネルに少なくとも一部分が含まれるＣｏ
Ｓｉ2層１８、から成る半導体装置が形成される。
【００４２】ＣｏＳｉ2層１８は、半導体基板１０に対
してエピタキシャル成長しているので、電気伝導度は非
常に高い。ＣｏＳｉ2層１８のチャネル方向の長さ
（Ｌ）は、チャネル領域３８の有効長（Ｌeff）より短
く、ＣｏＳｉ2層１８と、この層に隣接するソース・ド
レイン領域３６との間には、Ｓｉから成る中間帯領域２
８が残されている。
してエピタキシャル成長しているので、電気伝導度は非
常に高い。ＣｏＳｉ2層１８のチャネル方向の長さ
（Ｌ）は、チャネル領域３８の有効長（Ｌeff）より短
く、ＣｏＳｉ2層１８と、この層に隣接するソース・ド
レイン領域３６との間には、Ｓｉから成る中間帯領域２
８が残されている。
【００４３】中間帯領域２８の少なくとも一部には、斜
めイオン注入法によって不純物が導入されている。この
不純物は、半導体基板のウェルに含まれる不純物と同タ
イプの不純物である。
めイオン注入法によって不純物が導入されている。この
不純物は、半導体基板のウェルに含まれる不純物と同タ
イプの不純物である。
【００４４】（実施例２） 実施例２においても、半導体基板を構成する材料（Ｓ
ｉ）と金属（Ｃｏ）との化合物層は、コバルトシリサイ
ド（ＣｏＳｉ2）層１８から成る。このＣｏＳｉ2層１８
は、シリコン半導体基板に対してエピタキシャル成長し
ている。ＣｏＳｉ2層１８から成る化合物層のチャネル
方向の長さは、チャネル領域の有効長より短く、このＣ
ｏＳｉ2層１８と、この層に隣接するソース・ドレイン
領域３６との間の中間帯領域２８には半導体基板を構成
する材料であるＳｉが残されている。この中間帯領域の
少なくとも一部に、ショットキー障壁を減ずるために、
不純物が導入されている。
ｉ）と金属（Ｃｏ）との化合物層は、コバルトシリサイ
ド（ＣｏＳｉ2）層１８から成る。このＣｏＳｉ2層１８
は、シリコン半導体基板に対してエピタキシャル成長し
ている。ＣｏＳｉ2層１８から成る化合物層のチャネル
方向の長さは、チャネル領域の有効長より短く、このＣ
ｏＳｉ2層１８と、この層に隣接するソース・ドレイン
領域３６との間の中間帯領域２８には半導体基板を構成
する材料であるＳｉが残されている。この中間帯領域の
少なくとも一部に、ショットキー障壁を減ずるために、
不純物が導入されている。
【００４５】実施例２では、不純物の導入方法は実施例
１とは異なる。また、この不純物の導入工程の順序も
又、実施例１と異なる。更に、実施例２では、実施例１
と異なり、ゲート電極領域及びソース・ドレイン領域の
上にＴｉＳｉ2層が形成されている。
１とは異なる。また、この不純物の導入工程の順序も
又、実施例１と異なる。更に、実施例２では、実施例１
と異なり、ゲート電極領域及びソース・ドレイン領域の
上にＴｉＳｉ2層が形成されている。
【００４６】実施例２における半導体装置の製造工程を
図６〜図８を参照して説明するが、その概要は以下のと
おりである。 ［工程−２００］〜［工程−２１０］ ゲート電極領域形成予定領域に金属層１６を堆積させ、
この金属層１６と半導体基板を構成する材料（Ｓｉ）と
を反応させて化合物層（シリサイド層）１８を形成し、
化合物層（シリサイド層）１８を半導体基板１０に対し
てエピタキシャル成長させる。このとき、化合物層の長
さをゲート電極領域形成予定領域の長さよりも短くす
る。 ［工程−２２０］〜［工程−２３０］ 化合物層１８と、この層に隣接するソース・ドレイン領
域形成予定領域との間の中間帯領域２８（半導体基板を
構成する材料であるＳｉから成る）に、ショットキー障
壁を減ずるために、化合物層１８に不純物をイオン注入
法で導入する。 ［工程−２４０］〜［工程−２７０］ チャネルとなるシリコン膜２０を形成し、その後、ゲー
ト電極領域を形成する。シリコン膜２０の形成時、化合
物層１８に導入された不純物がシリコン膜２０及び半導
体基板１０に拡散する。これによって、中間帯領域２８
とその周囲のＳｉとのショットキー障壁を減ずることが
できる。 ［工程−２８０］ ゲート電極領域２６及びソース・ドレイン領域形成予定
領域にＴｉＳｉ2層５２を形成する。
図６〜図８を参照して説明するが、その概要は以下のと
おりである。 ［工程−２００］〜［工程−２１０］ ゲート電極領域形成予定領域に金属層１６を堆積させ、
この金属層１６と半導体基板を構成する材料（Ｓｉ）と
を反応させて化合物層（シリサイド層）１８を形成し、
化合物層（シリサイド層）１８を半導体基板１０に対し
てエピタキシャル成長させる。このとき、化合物層の長
さをゲート電極領域形成予定領域の長さよりも短くす
る。 ［工程−２２０］〜［工程−２３０］ 化合物層１８と、この層に隣接するソース・ドレイン領
域形成予定領域との間の中間帯領域２８（半導体基板を
構成する材料であるＳｉから成る）に、ショットキー障
壁を減ずるために、化合物層１８に不純物をイオン注入
法で導入する。 ［工程−２４０］〜［工程−２７０］ チャネルとなるシリコン膜２０を形成し、その後、ゲー
ト電極領域を形成する。シリコン膜２０の形成時、化合
物層１８に導入された不純物がシリコン膜２０及び半導
体基板１０に拡散する。これによって、中間帯領域２８
とその周囲のＳｉとのショットキー障壁を減ずることが
できる。 ［工程−２８０］ ゲート電極領域２６及びソース・ドレイン領域形成予定
領域にＴｉＳｉ2層５２を形成する。
【００４７】以下、上記の工程を含む半導体装置の製造
方法を詳しく説明する。
方法を詳しく説明する。
【００４８】［工程−２００］ 先ず、シリコン半導体基板１０に素子分離領域１２を形
成し、次いで、半導体基板の表面に厚さ１０ｎｍの酸化
膜１４を形成する。その後、次の工程でＣｏＳｉ2層を
形成する領域の酸化膜１４を除去する。この工程は実施
例１の［工程−１００］と同様とすることができる。
成し、次いで、半導体基板の表面に厚さ１０ｎｍの酸化
膜１４を形成する。その後、次の工程でＣｏＳｉ2層を
形成する領域の酸化膜１４を除去する。この工程は実施
例１の［工程−１００］と同様とすることができる。
【００４９】［工程−２１０］ 次に、全面にＣｏ層１６を厚さ１０ｎｍ堆積させる。こ
れと同時に、半導体基板を８００゜Ｃ程度に加熱するこ
とで、エピタキシャル成長したＣｏＳｉ2層１８が形成
される。この工程の条件は実施例１の［工程−１１０］
と同様とすることができる。この状態の半導体素子の模
式的な断面図を図６の（Ａ）に示す。
れと同時に、半導体基板を８００゜Ｃ程度に加熱するこ
とで、エピタキシャル成長したＣｏＳｉ2層１８が形成
される。この工程の条件は実施例１の［工程−１１０］
と同様とすることができる。この状態の半導体素子の模
式的な断面図を図６の（Ａ）に示す。
【００５０】［工程−２２０］ 実施例１と異なり、次に、チャネル領域形成予定領域に
形成されたＣｏＳｉ2層１８とその周囲のＳｉ（後の工
程で形成される）とのショットキー障壁を減ずる目的
で、ＣｏＳｉ2層１８及びＣｏ層１６の全面に高濃度の
不純物をイオン注入する（図６の（Ｂ）参照）。イオン
注入の条件を、例えば、 ＮＭＯＳの場合：ＢＦ2 + １０ＫｅＶ １×１０16／ｃ
ｍ2 ＰＭＯＳの場合：Ａｓ+ １０ＫｅＶ ５×１０15／ｃ
ｍ2 とすることができる。不純物のイオン注入量は、ＣｏＳ
ｉ2層１８と後の工程で形成するシリコン膜との電気的
接続を容易にするために、１×１０13／ｃｍ2程度以上
であればよい。尚、不純物は半導体基板のウェルに含ま
れる不純物と同タイプの不純物とする。
形成されたＣｏＳｉ2層１８とその周囲のＳｉ（後の工
程で形成される）とのショットキー障壁を減ずる目的
で、ＣｏＳｉ2層１８及びＣｏ層１６の全面に高濃度の
不純物をイオン注入する（図６の（Ｂ）参照）。イオン
注入の条件を、例えば、 ＮＭＯＳの場合：ＢＦ2 + １０ＫｅＶ １×１０16／ｃ
ｍ2 ＰＭＯＳの場合：Ａｓ+ １０ＫｅＶ ５×１０15／ｃ
ｍ2 とすることができる。不純物のイオン注入量は、ＣｏＳ
ｉ2層１８と後の工程で形成するシリコン膜との電気的
接続を容易にするために、１×１０13／ｃｍ2程度以上
であればよい。尚、不純物は半導体基板のウェルに含ま
れる不純物と同タイプの不純物とする。
【００５１】［工程−２３０］ 次に、不要なＣｏ層１６を除去し、更に、酸化膜１４を
除去する。この工程は実施例１の［工程−１２０］と同
様とすることができる。
除去する。この工程は実施例１の［工程−１２０］と同
様とすることができる。
【００５２】［工程−２４０］ 次に、半導体基板の露出したシリコン半導体基板１０の
Ｓｉ上及びＣｏＳｉ2層１８上に選択的に膜厚１０ｎｍ
のシリコン膜２０をエピタキシャル成長させる（図６の
（Ｃ）参照）。この工程は、実施例１の［工程−１３
０］と同様とすることができる。このシリコン膜２０を
エピタキシャル成長させる工程で、ＣｏＳｉ2層１８に
注入された不純物が半導体基板１０及びシリコン膜２０
中に拡散する。この領域を図６の（Ｃ）中、５０で示し
た。これによって、チャネル領域形成予定領域に形成さ
れたＣｏＳｉ2層１８と周囲のＳｉとのショットキー障
壁を減ずることができる。尚、シリコン膜２０はチャネ
ルとなる。
Ｓｉ上及びＣｏＳｉ2層１８上に選択的に膜厚１０ｎｍ
のシリコン膜２０をエピタキシャル成長させる（図６の
（Ｃ）参照）。この工程は、実施例１の［工程−１３
０］と同様とすることができる。このシリコン膜２０を
エピタキシャル成長させる工程で、ＣｏＳｉ2層１８に
注入された不純物が半導体基板１０及びシリコン膜２０
中に拡散する。この領域を図６の（Ｃ）中、５０で示し
た。これによって、チャネル領域形成予定領域に形成さ
れたＣｏＳｉ2層１８と周囲のＳｉとのショットキー障
壁を減ずることができる。尚、シリコン膜２０はチャネ
ルとなる。
【００５３】［工程−２５０］ その後、形成されたシリコン膜２０の表面を酸化し、ゲ
ート酸化膜２２を形成する。次に、ゲート電極領域を形
成するために、ゲート酸化膜２２の上に厚さ２００ｎｍ
のポリシリコン層２４を形成し、次いで、ポリシリコン
層２４のエッチングを行い、ゲート電極領域となるべき
ポリシリコン層２４を残す（図７の（Ａ）参照）。これ
らの工程は、実施例１の［工程−１３０］及び［工程−
１４０］と同様とすることができる。
ート酸化膜２２を形成する。次に、ゲート電極領域を形
成するために、ゲート酸化膜２２の上に厚さ２００ｎｍ
のポリシリコン層２４を形成し、次いで、ポリシリコン
層２４のエッチングを行い、ゲート電極領域となるべき
ポリシリコン層２４を残す（図７の（Ａ）参照）。これ
らの工程は、実施例１の［工程−１３０］及び［工程−
１４０］と同様とすることができる。
【００５４】ここで、重要な点は、ポリシリコン層２４
の長さがＣｏＳｉ2層１８の長さよりも長いことにあ
る。即ち、ソース・ドレイン領域形成予定領域とＣｏＳ
ｉ2層１８の間には、半導体基板を構成する材料（Ｓ
ｉ）から成る中間帯領域２８が残されている。このよう
な構造にすることで、トランジスタ素子がＯＦＦ状態の
とき、ＣｏＳｉ2層１８によってソース領域とドレイン
領域が短絡することを防止できる。尚、イオン注入法に
よってＣｏＳｉ2層１８中に導入された不純物が拡散す
ることによって、中間帯領域２８には不純物が導入され
ている。
の長さがＣｏＳｉ2層１８の長さよりも長いことにあ
る。即ち、ソース・ドレイン領域形成予定領域とＣｏＳ
ｉ2層１８の間には、半導体基板を構成する材料（Ｓ
ｉ）から成る中間帯領域２８が残されている。このよう
な構造にすることで、トランジスタ素子がＯＦＦ状態の
とき、ＣｏＳｉ2層１８によってソース領域とドレイン
領域が短絡することを防止できる。尚、イオン注入法に
よってＣｏＳｉ2層１８中に導入された不純物が拡散す
ることによって、中間帯領域２８には不純物が導入され
ている。
【００５５】［工程−２６０］ その後、ＬＤＤ構造を形成するためのイオン注入を行う
（図７の（Ｂ）参照）。その条件を、例えば、 ＮＭＯＳの場合：Ａｓ+ ４０ＫｅＶ １×１０14／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ３０ＫｅＶ ５×１０13／
ｃｍ2 とすることができる。
（図７の（Ｂ）参照）。その条件を、例えば、 ＮＭＯＳの場合：Ａｓ+ ４０ＫｅＶ １×１０14／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ３０ＫｅＶ ５×１０13／
ｃｍ2 とすることができる。
【００５６】［工程−２７０］ 次に、厚さ４００ｎｍのＳｉＯ2層を全面に形成し、そ
の後、異方性エッチングによりＳｉＯ2層をエッチング
し、ポリシリコン層２４の側壁にサイドウォール３４を
形成する（図７の（Ｃ）参照）。この工程は、実施例１
の［工程−１７０］のサイドウォール形成条件と同様で
ある。
の後、異方性エッチングによりＳｉＯ2層をエッチング
し、ポリシリコン層２４の側壁にサイドウォール３４を
形成する（図７の（Ｃ）参照）。この工程は、実施例１
の［工程−１７０］のサイドウォール形成条件と同様で
ある。
【００５７】［工程−２８０］ この工程は、実施例１と異なる。即ち、全面に厚さ３０
ｎｍのチタン（Ｔｉ）層をスパッタリング法で形成す
る。形成の条件を、例えば、 Ａｒ流量 ：４０sccm ＲＦバイアス ：−５０Ｗ ＤＣスパッタパワー：１ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：２００゜Ｃ 堆積速度 ：６０ｎｍ／分 とすることができる。その後、不活性ガス（例えば、Ｎ
2）中で６５０゜Ｃ、３０秒間の第１回目のＲＴＡ（Rap
id Thermal Annealing）を行い、ＴｉＳｉX層を形成す
る。次いで、アンモニア過水に１０分間半導体基板を浸
漬して、未反応のＴｉを選択的に除去する。その後、不
活性ガス（例えば、Ｎ2）中で９００゜Ｃ、３０秒間の
第２回目のＲＴＡを行い、ＴｉＳｉX層を低抵抗の安定
したチタンシリサイド（ＴｉＳｉ2）層５２とする。こ
うして、ＴｉＳｉ2層５２が、ゲート電極領域２６上及
びソース・ドレイン領域形成予定領域上に形成される。
ｎｍのチタン（Ｔｉ）層をスパッタリング法で形成す
る。形成の条件を、例えば、 Ａｒ流量 ：４０sccm ＲＦバイアス ：−５０Ｗ ＤＣスパッタパワー：１ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：２００゜Ｃ 堆積速度 ：６０ｎｍ／分 とすることができる。その後、不活性ガス（例えば、Ｎ
2）中で６５０゜Ｃ、３０秒間の第１回目のＲＴＡ（Rap
id Thermal Annealing）を行い、ＴｉＳｉX層を形成す
る。次いで、アンモニア過水に１０分間半導体基板を浸
漬して、未反応のＴｉを選択的に除去する。その後、不
活性ガス（例えば、Ｎ2）中で９００゜Ｃ、３０秒間の
第２回目のＲＴＡを行い、ＴｉＳｉX層を低抵抗の安定
したチタンシリサイド（ＴｉＳｉ2）層５２とする。こ
うして、ＴｉＳｉ2層５２が、ゲート電極領域２６上及
びソース・ドレイン領域形成予定領域上に形成される。
【００５８】［工程−２８５］ 次に、ソース・ドレイン領域３６を形成するためにイオ
ン注入を行う（図８の（Ａ）参照）。その後、ＳｉＯ2
から成り層厚５００ｎｍの層間絶縁層４０をＣＶＤ法で
形成する。次いで、Ｎ2中、１１００゜Ｃで１０秒間の
アニールを行う。これによって、不純物の拡散が行われ
接合領域が形成されると同時に、ＴｉＳｉ2層５２を活
性化する。ソース・ドレイン領域上及びゲート電極上に
は、選択的に均一なＴｉＳｉ2層が形成され、シート抵
抗の低減化（８Ω／ｓｑ）を実現できる。次いで、レジ
ストパターニングを施し、ドライエッチングによって層
間絶縁層４０に開口部４２を形成する。これらの工程
は、実施例１の［工程−１７５］、［工程−１８０］及
び［工程−１８５］と同様とすることができる。
ン注入を行う（図８の（Ａ）参照）。その後、ＳｉＯ2
から成り層厚５００ｎｍの層間絶縁層４０をＣＶＤ法で
形成する。次いで、Ｎ2中、１１００゜Ｃで１０秒間の
アニールを行う。これによって、不純物の拡散が行われ
接合領域が形成されると同時に、ＴｉＳｉ2層５２を活
性化する。ソース・ドレイン領域上及びゲート電極上に
は、選択的に均一なＴｉＳｉ2層が形成され、シート抵
抗の低減化（８Ω／ｓｑ）を実現できる。次いで、レジ
ストパターニングを施し、ドライエッチングによって層
間絶縁層４０に開口部４２を形成する。これらの工程
は、実施例１の［工程−１７５］、［工程−１８０］及
び［工程−１８５］と同様とすることができる。
【００５９】［工程−２９０］ 更に、配線層４４を形成し（図８の（Ｂ）参照）、その
後、レジストパターニングを行い、配線層をドライエッ
チングすることによって、配線を形成する。この工程
は、実施例１の［工程−１９０］で述べた各工程と同様
とすることができる。
後、レジストパターニングを行い、配線層をドライエッ
チングすることによって、配線を形成する。この工程
は、実施例１の［工程−１９０］で述べた各工程と同様
とすることができる。
【００６０】尚、配線層４４の形成前に、アンモニア過
水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７）に半導体
基板を１０分間浸漬することによって、層間絶縁層に開
口部を形成する際の副生成物であるＴｉＦ3等のチタン
窒化物を除去することが望ましい。
水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７）に半導体
基板を１０分間浸漬することによって、層間絶縁層に開
口部を形成する際の副生成物であるＴｉＦ3等のチタン
窒化物を除去することが望ましい。
【００６１】（実施例３） 実施例３においても、半導体基板を構成する材料（Ｓ
ｉ）と金属（Ｃｏ）との化合物層は、コバルトシリサイ
ド（ＣｏＳｉ2）層１８から成る。このＣｏＳｉ2層１８
は、シリコン半導体基板に対してエピタキシャル成長し
ている。ＣｏＳｉ2層１８から成る化合物層のチャネル
方向の長さは、チャネル領域の有効長より短く、このＣ
ｏＳｉ2層１８と、この層に隣接するソース・ドレイン
領域３６との間の中間帯領域２８には半導体基板を構成
する材料であるＳｉが残されている。この中間帯領域の
少なくとも一部に、ショットキー障壁を減ずるために、
不純物が導入されている。
ｉ）と金属（Ｃｏ）との化合物層は、コバルトシリサイ
ド（ＣｏＳｉ2）層１８から成る。このＣｏＳｉ2層１８
は、シリコン半導体基板に対してエピタキシャル成長し
ている。ＣｏＳｉ2層１８から成る化合物層のチャネル
方向の長さは、チャネル領域の有効長より短く、このＣ
ｏＳｉ2層１８と、この層に隣接するソース・ドレイン
領域３６との間の中間帯領域２８には半導体基板を構成
する材料であるＳｉが残されている。この中間帯領域の
少なくとも一部に、ショットキー障壁を減ずるために、
不純物が導入されている。
【００６２】実施例３では、実施例１と同様に不純物の
導入方法は斜めイオン注入によるが、実施例１の斜めイ
オン注入法とは異なる。即ち、ゲート電極領域の側壁に
サイドウォールを形成した後、ソース・ドレイン領域上
及びゲート電極領域上にＴｉＳｉ2層を形成し、次い
で、サイドウォールのみを選択的にエッチングし、中間
帯領域を露出させる。そして、ソース・ドレイン領域上
及びゲート電極領域上に形成されたＴｉＳｉ2層をマス
クとして斜めイオン注入を行う。
導入方法は斜めイオン注入によるが、実施例１の斜めイ
オン注入法とは異なる。即ち、ゲート電極領域の側壁に
サイドウォールを形成した後、ソース・ドレイン領域上
及びゲート電極領域上にＴｉＳｉ2層を形成し、次い
で、サイドウォールのみを選択的にエッチングし、中間
帯領域を露出させる。そして、ソース・ドレイン領域上
及びゲート電極領域上に形成されたＴｉＳｉ2層をマス
クとして斜めイオン注入を行う。
【００６３】実施例３における半導体装置の製造工程を
図９を参照して説明するが、その概要は以下のとおりで
ある。 ［工程−３００］ ゲート電極領域形成予定領域に金属層１６を堆積させ、
この金属層１６と半導体基板を構成する材料（Ｓｉ）と
を反応させて化合物層（シリサイド層）１８を形成し、
化合物層（シリサイド層）１８を半導体基板１０に対し
てエピタキシャル成長させる。このとき、化合物層の長
さをゲート電極領域形成予定領域の長さよりも短くす
る。その後、サイドウォール３４を含むゲート電極領域
２６を形成する。 ［工程−３１０］〜［工程−３２０］ ゲート電極領域２６及びソース・ドレイン領域形成予定
領域上にＴｉＳｉ2層５２を形成した後、ソース・ドレ
イン領域３６を形成する。 ［工程−３３０］ サイドウォール３４を除去する。 ［工程−３４０］ ＣｏＳｉ2層１８とソース・ドレイン領域３６との間に
存在する中間帯領域２８に不純物を導入し、中間帯領域
２８とその周囲のＳｉとのショットキー障壁を減ずる。
図９を参照して説明するが、その概要は以下のとおりで
ある。 ［工程−３００］ ゲート電極領域形成予定領域に金属層１６を堆積させ、
この金属層１６と半導体基板を構成する材料（Ｓｉ）と
を反応させて化合物層（シリサイド層）１８を形成し、
化合物層（シリサイド層）１８を半導体基板１０に対し
てエピタキシャル成長させる。このとき、化合物層の長
さをゲート電極領域形成予定領域の長さよりも短くす
る。その後、サイドウォール３４を含むゲート電極領域
２６を形成する。 ［工程−３１０］〜［工程−３２０］ ゲート電極領域２６及びソース・ドレイン領域形成予定
領域上にＴｉＳｉ2層５２を形成した後、ソース・ドレ
イン領域３６を形成する。 ［工程−３３０］ サイドウォール３４を除去する。 ［工程−３４０］ ＣｏＳｉ2層１８とソース・ドレイン領域３６との間に
存在する中間帯領域２８に不純物を導入し、中間帯領域
２８とその周囲のＳｉとのショットキー障壁を減ずる。
【００６４】以下、上記の工程を含む半導体装置の製造
方法を詳しく説明する。
方法を詳しく説明する。
【００６５】［工程−３００］ 先ず、通常の方法で、シリコン半導体基板１０に素子分
離領域１２を形成し、次いで、半導体基板の表面に厚さ
１０ｎｍの酸化膜１４を形成する。その後、次の工程で
ＣｏＳｉ2層を形成する領域から酸化膜を除去する。こ
の工程は実施例１の［工程−１００］と同様とすること
ができる。
離領域１２を形成し、次いで、半導体基板の表面に厚さ
１０ｎｍの酸化膜１４を形成する。その後、次の工程で
ＣｏＳｉ2層を形成する領域から酸化膜を除去する。こ
の工程は実施例１の［工程−１００］と同様とすること
ができる。
【００６６】次に、全面にＣｏ層１６を厚さ５ｎｍ堆積
させる。これと同時に、半導体基板を８００゜Ｃ程度に
加熱することによって、エピタキシャル成長したＣｏＳ
ｉ2層１８が形成される。この工程は実施例１の［工程
−１１０］と同様とすることができる。
させる。これと同時に、半導体基板を８００゜Ｃ程度に
加熱することによって、エピタキシャル成長したＣｏＳ
ｉ2層１８が形成される。この工程は実施例１の［工程
−１１０］と同様とすることができる。
【００６７】次に、不要なＣｏ層１６を除去し、更に、
酸化膜１４を除去する。この工程は実施例１の［工程−
１２０］と同様とすることができる。
酸化膜１４を除去する。この工程は実施例１の［工程−
１２０］と同様とすることができる。
【００６８】次いで、半導体基板の露出したシリコン半
導体基板１０のＳｉ上及びＣｏＳｉ2層１８上に選択的
に膜厚１０ｎｍのシリコン膜２０をエピタキシャル成長
させ、その後、形成されたシリコン膜２０の表面を酸化
し、ゲート酸化膜２２を形成する。この工程は、実施例
１の［工程−１３０］と同様とすることができる。
導体基板１０のＳｉ上及びＣｏＳｉ2層１８上に選択的
に膜厚１０ｎｍのシリコン膜２０をエピタキシャル成長
させ、その後、形成されたシリコン膜２０の表面を酸化
し、ゲート酸化膜２２を形成する。この工程は、実施例
１の［工程−１３０］と同様とすることができる。
【００６９】次に、ゲート電極領域を形成するために、
ゲート酸化膜２２の上に厚さ２００ｎｍのポリシリコン
層２４を形成し、次いで、ポリシリコン層２４のエッチ
ングを行う。この工程は、実施例１の［工程−１４０］
と同様とすることができる。
ゲート酸化膜２２の上に厚さ２００ｎｍのポリシリコン
層２４を形成し、次いで、ポリシリコン層２４のエッチ
ングを行う。この工程は、実施例１の［工程−１４０］
と同様とすることができる。
【００７０】ここで、重要な点は、ポリシリコン層２４
の長さがＣｏＳｉ2層１８の長さよりも長いことにあ
る。即ち、ソース・ドレイン領域形成予定領域とＣｏＳ
ｉ2層１８の間には、半導体基板を構成する材料（Ｓ
ｉ）から成る中間帯領域２８が残されている。このよう
な構造にすることで、トランジスタ素子がＯＦＦ状態の
とき、ＣｏＳｉ2層１８によってソース領域とドレイン
領域が短絡することを防止できる。
の長さがＣｏＳｉ2層１８の長さよりも長いことにあ
る。即ち、ソース・ドレイン領域形成予定領域とＣｏＳ
ｉ2層１８の間には、半導体基板を構成する材料（Ｓ
ｉ）から成る中間帯領域２８が残されている。このよう
な構造にすることで、トランジスタ素子がＯＦＦ状態の
とき、ＣｏＳｉ2層１８によってソース領域とドレイン
領域が短絡することを防止できる。
【００７１】その後、ＬＤＤ構造を形成するためのイオ
ン注入を行う。イオン注入の条件は、実施例１の［工程
−１５０］と同様とすることができる。
ン注入を行う。イオン注入の条件は、実施例１の［工程
−１５０］と同様とすることができる。
【００７２】次に、厚さ４００ｎｍのＳｉＯ2層を全面
に形成し、その後、異方性エッチングによりＳｉＯ2層
をエッチングし、ポリシリコン層２４の側壁にサイドウ
ォール３４を形成する。この工程は、実施例１の［工程
−１７０］のサイドウォール形成条件と同様である。
に形成し、その後、異方性エッチングによりＳｉＯ2層
をエッチングし、ポリシリコン層２４の側壁にサイドウ
ォール３４を形成する。この工程は、実施例１の［工程
−１７０］のサイドウォール形成条件と同様である。
【００７３】［工程−３１０］ 次に、全面に厚さ３０ｎｍのチタン（Ｔｉ）層をスパッ
タリング法で形成し、ＲＴＡ及び未反応のＴｉの除去を
行う。これらの条件は、実施例２の［工程−２８０］と
同様とすることができる。こうして、ソース・ドレイン
領域形成予定領域上及びゲート電極領域２６上にＴｉＳ
ｉ2層５２が形成される。サイドウォール３４上にはＴ
ｉＳｉ2層は形成されない。
タリング法で形成し、ＲＴＡ及び未反応のＴｉの除去を
行う。これらの条件は、実施例２の［工程−２８０］と
同様とすることができる。こうして、ソース・ドレイン
領域形成予定領域上及びゲート電極領域２６上にＴｉＳ
ｉ2層５２が形成される。サイドウォール３４上にはＴ
ｉＳｉ2層は形成されない。
【００７４】［工程−３２０］ 次に、ソース・ドレイン領域３６を形成するためにイオ
ン注入を行う。イオン注入の条件は、実施例１の［工程
−１７５］と同様とすることができる。この状態の半導
体素子の模式的な断面図を図９の（Ａ）に示す。
ン注入を行う。イオン注入の条件は、実施例１の［工程
−１７５］と同様とすることができる。この状態の半導
体素子の模式的な断面図を図９の（Ａ）に示す。
【００７５】［工程−３３０］ 次の工程は、実施例３に特有の工程である。即ち、ドラ
イエッチングを行い、サイドウォール３４を除去する
（図９の（Ｂ）参照）。エッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。
イエッチングを行い、サイドウォール３４を除去する
（図９の（Ｂ）参照）。エッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。
【００７６】［工程−３４０］ 次に、ＣｏＳｉ2層１８とその周囲のＳｉとのショット
キー障壁を減ずる目的で、中間帯領域２８の一部分を含
む領域に対して高濃度に不純物を斜めイオン注入する
（図９の（Ｃ）参照）。イオン注入の条件として、 ＮＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０16／ｃ
ｍ2 ＰＭＯＳの場合：Ａｓ+ ３０ＫｅＶ ５×１０15／ｃ
ｍ2 とすることができる。斜めイオン注入は、例えば、３０
ｒｐｍで回転させた半導体基板に対して、入射角６０度
でイオン注入を行うことで実施できる。不純物のイオン
注入量は、ＳｉとＣｏＳｉ2シリサイドとの電気的接続
を容易にするために、１×１０13／ｃｍ2程度以上であ
ればよい。斜めイオン注入のとき、ソース・ドレイン領
域３６上及びゲート電極２６上に形成されたＴｉＳｉ2
層５２がマスクとして機能する。
キー障壁を減ずる目的で、中間帯領域２８の一部分を含
む領域に対して高濃度に不純物を斜めイオン注入する
（図９の（Ｃ）参照）。イオン注入の条件として、 ＮＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０16／ｃ
ｍ2 ＰＭＯＳの場合：Ａｓ+ ３０ＫｅＶ ５×１０15／ｃ
ｍ2 とすることができる。斜めイオン注入は、例えば、３０
ｒｐｍで回転させた半導体基板に対して、入射角６０度
でイオン注入を行うことで実施できる。不純物のイオン
注入量は、ＳｉとＣｏＳｉ2シリサイドとの電気的接続
を容易にするために、１×１０13／ｃｍ2程度以上であ
ればよい。斜めイオン注入のとき、ソース・ドレイン領
域３６上及びゲート電極２６上に形成されたＴｉＳｉ2
層５２がマスクとして機能する。
【００７７】［工程−３５０］ その後、ＳｉＯ2から成り層厚５００ｎｍの層間絶縁層
４０をＣＶＤ法で形成する。次いで、Ｎ2中、１１００
゜Ｃで１０秒間のアニールを行う。これによって、不純
物の拡散が行われ接合領域が形成されると同時に、Ｔｉ
Ｓｉ2層５２を活性化する。ソース・ドレイン領域上及
びゲート電極上には、選択的に均一なＴｉＳｉ2層が形
成され、シート抵抗の低減化（８Ω／ｓｑ）を実現でき
る。次いで、レジストパターニングを施し、ドライエッ
チングによって層間絶縁層４０に開口部４２を形成す
る。更に、配線層４４を形成し、その後、レジストパタ
ーニングを行い、配線層をドライエッチングすることに
よって、配線を形成する。以上の各工程は、実施例１の
［工程−１８０］〜［工程−１９０］で述べた各工程と
同様である。尚、配線層４４の形成前に、アンモニア過
水に半導体基板を浸漬することによって、層間絶縁層に
開口部を形成する際の副生成物であるＴｉＦ3等のチタ
ン窒化物を除去することが望ましい。
４０をＣＶＤ法で形成する。次いで、Ｎ2中、１１００
゜Ｃで１０秒間のアニールを行う。これによって、不純
物の拡散が行われ接合領域が形成されると同時に、Ｔｉ
Ｓｉ2層５２を活性化する。ソース・ドレイン領域上及
びゲート電極上には、選択的に均一なＴｉＳｉ2層が形
成され、シート抵抗の低減化（８Ω／ｓｑ）を実現でき
る。次いで、レジストパターニングを施し、ドライエッ
チングによって層間絶縁層４０に開口部４２を形成す
る。更に、配線層４４を形成し、その後、レジストパタ
ーニングを行い、配線層をドライエッチングすることに
よって、配線を形成する。以上の各工程は、実施例１の
［工程−１８０］〜［工程−１９０］で述べた各工程と
同様である。尚、配線層４４の形成前に、アンモニア過
水に半導体基板を浸漬することによって、層間絶縁層に
開口部を形成する際の副生成物であるＴｉＦ3等のチタ
ン窒化物を除去することが望ましい。
【００７８】以上、本発明の半導体装置を好ましい実施
例に基づき説明したが、本発明はこれらの実施例に限定
されない。実施例で説明した各工程の条件、数値等は例
示であり、製造装置、半導体装置に要求される特性に依
存して、適宜変更することができる。
例に基づき説明したが、本発明はこれらの実施例に限定
されない。実施例で説明した各工程の条件、数値等は例
示であり、製造装置、半導体装置に要求される特性に依
存して、適宜変更することができる。
【００７９】化合物層として、ＣｏＳｉ2層１８の代わ
りに、Ｓｉと格子定数がほぼ等しいＺｒＳｉ2、ＮｉＳ
ｉ2、ＰｄＳｉ2を使用することができる。また、Ｓｉに
対してエピタキシャル成長し得る金属、例えば、アルミ
ニウムを使用することもできる。また、ＴｉＳｉ2層５
２の代わりに、例えば、ＣｏＳｉ2、ＷＳｉ2、ＭｏＳｉ
2等の各種シリサイド層や、Ｗ、Ｍｏ等の高融点金属、
あるいはＴｉＮ、ＴｉＢ、ＴｉＷ等のバリヤメタルを使
用することができる。
りに、Ｓｉと格子定数がほぼ等しいＺｒＳｉ2、ＮｉＳ
ｉ2、ＰｄＳｉ2を使用することができる。また、Ｓｉに
対してエピタキシャル成長し得る金属、例えば、アルミ
ニウムを使用することもできる。また、ＴｉＳｉ2層５
２の代わりに、例えば、ＣｏＳｉ2、ＷＳｉ2、ＭｏＳｉ
2等の各種シリサイド層や、Ｗ、Ｍｏ等の高融点金属、
あるいはＴｉＮ、ＴｉＢ、ＴｉＷ等のバリヤメタルを使
用することができる。
【００８０】金属層あるいは化合物層１８とゲート酸化
膜２２との間に形成されたシリコン膜２０の厚さは一定
でなくともよい。即ち、図１０の（Ａ）に示すように、
チャネルのプロファイルに合わせて、金属層あるいは化
合物層１８の深さ方向の位置を変化させることができ
る。金属層あるいは化合物層１８の全てがチャネルに含
まれていてもよい。金属層あるいは化合物層は多層構造
とすることもできる。また、金属層あるいは化合物層
は、チャネル長方向に１つの層に限定されるものではな
く、図１０の（Ｂ）に示すように、複数の層がチャネル
長方向に形成されてもよい。
膜２２との間に形成されたシリコン膜２０の厚さは一定
でなくともよい。即ち、図１０の（Ａ）に示すように、
チャネルのプロファイルに合わせて、金属層あるいは化
合物層１８の深さ方向の位置を変化させることができ
る。金属層あるいは化合物層１８の全てがチャネルに含
まれていてもよい。金属層あるいは化合物層は多層構造
とすることもできる。また、金属層あるいは化合物層
は、チャネル長方向に１つの層に限定されるものではな
く、図１０の（Ｂ）に示すように、複数の層がチャネル
長方向に形成されてもよい。
【００８１】半導体装置として、専らＭＯＳ型半導体装
置を説明したが、接合型ＦＥＴ（ＪＦＥＴ）にも本発明
を応用することができる。本発明を適用したＪＦＥＴの
模式的な断面図図１１に示す。この場合、シリコン半導
体基板を用い、金属層あるいは化合物層を、例えば、Ｃ
ｏＳｉ2から形成することができる。あるいは又、図１
３に模式的な断面図を示すように、ＧａＡｓ基板を用
い、金属層あるいは化合物層を、例えば、Ｃｕ（Ａ3結
晶構造）（１００）から形成することができる。
置を説明したが、接合型ＦＥＴ（ＪＦＥＴ）にも本発明
を応用することができる。本発明を適用したＪＦＥＴの
模式的な断面図図１１に示す。この場合、シリコン半導
体基板を用い、金属層あるいは化合物層を、例えば、Ｃ
ｏＳｉ2から形成することができる。あるいは又、図１
３に模式的な断面図を示すように、ＧａＡｓ基板を用
い、金属層あるいは化合物層を、例えば、Ｃｕ（Ａ3結
晶構造）（１００）から形成することができる。
【００８２】（実施例４） 実施例４は、シリコン半導体基板が用いられ、ＣｏＳｉ
2から成る化合物層を有するＪＦＥＴに関する。以下、
本発明を適用したかかるＪＦＥＴの製造工程の概要を、
図１２を参照して説明する。 ［工程−４００］ ｎ型シリコン基板６０上にｎ型シリコン層６２をエピタ
キシャル成長させる。その後、ｎ型シリコン層６２にＬ
ＯＣＯＳ構造から成る素子分離領域を形成する（図１２
の（Ａ）参照）。ｎ型シリコン層のエピタキシャル成長
条件を例えば以下のとおりとすることができる。 使用ガス：ＳｉＨ4／Ｈ2／１０ppmＰＨ3−Ｈ2＝０．２
リットル／１００リットル／１０sccm 温度 ：１０３０゜Ｃ 圧力 ：１ atom 成長速度：０．１μｍ 膜厚 ：０．０５μｍ
2から成る化合物層を有するＪＦＥＴに関する。以下、
本発明を適用したかかるＪＦＥＴの製造工程の概要を、
図１２を参照して説明する。 ［工程−４００］ ｎ型シリコン基板６０上にｎ型シリコン層６２をエピタ
キシャル成長させる。その後、ｎ型シリコン層６２にＬ
ＯＣＯＳ構造から成る素子分離領域を形成する（図１２
の（Ａ）参照）。ｎ型シリコン層のエピタキシャル成長
条件を例えば以下のとおりとすることができる。 使用ガス：ＳｉＨ4／Ｈ2／１０ppmＰＨ3−Ｈ2＝０．２
リットル／１００リットル／１０sccm 温度 ：１０３０゜Ｃ 圧力 ：１ atom 成長速度：０．１μｍ 膜厚 ：０．０５μｍ
【００８３】［工程−４１０］ 次に、全面にｐ型シリコン層６４をエピタキシャル成長
させてパターニングを行い、その後、ＣｏＳｉ2層６６
を形成した後ＣｏＳｉ2層６６のパターニングを行う。
更に、全面にｐ型シリコン層６８をエピタキシャル成長
させてパターニングを行う（図１２の（Ｂ）参照）。こ
うして、ｐ型のチャネルと、このｐ型チャネルに含まれ
たＣｏＳｉ2層６６から成る化合物層とから構成された
チャネル領域が形成される。尚、ｐ型シリコン層６４，
６８のエピタキシャル成長条件を例えば以下のとおりと
することができる。 使用ガス：ＳｉＨ4／Ｈ2／１０ppmＢ2Ｈ6−Ｈ2＝０．２
リットル／１００リットル／１０sccm 温度 ：１０３０゜Ｃ 圧力 ：１ atom 成長速度：０．１μｍ 膜厚 ：０．０５μｍ
させてパターニングを行い、その後、ＣｏＳｉ2層６６
を形成した後ＣｏＳｉ2層６６のパターニングを行う。
更に、全面にｐ型シリコン層６８をエピタキシャル成長
させてパターニングを行う（図１２の（Ｂ）参照）。こ
うして、ｐ型のチャネルと、このｐ型チャネルに含まれ
たＣｏＳｉ2層６６から成る化合物層とから構成された
チャネル領域が形成される。尚、ｐ型シリコン層６４，
６８のエピタキシャル成長条件を例えば以下のとおりと
することができる。 使用ガス：ＳｉＨ4／Ｈ2／１０ppmＢ2Ｈ6−Ｈ2＝０．２
リットル／１００リットル／１０sccm 温度 ：１０３０゜Ｃ 圧力 ：１ atom 成長速度：０．１μｍ 膜厚 ：０．０５μｍ
【００８４】［工程−４２０］ 次いで、ｎ型シリコン層７０をエピタキシャル成長させ
た後、パターニングを施す。
た後、パターニングを施す。
【００８５】［工程−４３０］ 次に、ＳｉＯ2から成る層間絶縁層７２を全面に例えば
ＣＶＤ法で形成し、例えばドライエッチング法で層間絶
縁層７２に開口部を形成した後、開口部をＷ／ＴｉＮプ
ラグ７４で埋め込み、更に、Ａｌ／Ｔｉ／ＴｉＯＮ／Ｔ
ｉ配線層７６を形成する（図１２の（Ｃ）参照）。
ＣＶＤ法で形成し、例えばドライエッチング法で層間絶
縁層７２に開口部を形成した後、開口部をＷ／ＴｉＮプ
ラグ７４で埋め込み、更に、Ａｌ／Ｔｉ／ＴｉＯＮ／Ｔ
ｉ配線層７６を形成する（図１２の（Ｃ）参照）。
【００８６】（実施例５） 実施例５は、ＧａＡｓ基板が用いられ、Ｃｕ（Ａ3結晶
構造）（１００）から成る金属層を有するＪＦＥＴの例
である。以下、図１３を参照して、かかるＪＦＥＴの製
造工程の概要を説明する。
構造）（１００）から成る金属層を有するＪＦＥＴの例
である。以下、図１３を参照して、かかるＪＦＥＴの製
造工程の概要を説明する。
【００８７】［工程−５００］ ＧａＡｓ基板８０上にＣｕ層８２を成膜する。尚、Ｃｕ
層はＡ3結晶構造を（１００）方向に単結晶成長させる
ことで形成することができる。Ｃｕの成膜条件を、例え
ば以下のとおりとすることができる。 使用ガス：Bis-hexa-fluo-acetylacetonate cupper [Cu
(HFA)2]＝１００sccm 成膜温度：２００゜Ｃ以上 膜厚 ：２０ｎｍ その後、ドライエッチングによってＣｕ層８２をパター
ニングする（図１３の（Ａ）参照）。
層はＡ3結晶構造を（１００）方向に単結晶成長させる
ことで形成することができる。Ｃｕの成膜条件を、例え
ば以下のとおりとすることができる。 使用ガス：Bis-hexa-fluo-acetylacetonate cupper [Cu
(HFA)2]＝１００sccm 成膜温度：２００゜Ｃ以上 膜厚 ：２０ｎｍ その後、ドライエッチングによってＣｕ層８２をパター
ニングする（図１３の（Ａ）参照）。
【００８８】［工程−５１０］ 全面にＧａＡｓ層８４をエピタキシャル成長させる。こ
れによって、ＧａＡｓから成るチャネルと、このチャネ
ルに含まれたＣｕ層８２から成る金属層から構成された
チャネル領域が形成される（図１３の（Ｂ）参照）。
れによって、ＧａＡｓから成るチャネルと、このチャネ
ルに含まれたＣｕ層８２から成る金属層から構成された
チャネル領域が形成される（図１３の（Ｂ）参照）。
【００８９】［工程−５２０］ 次いで、アルミニウムを成膜した後、パターニングを行
い、アルミニウムゲート８６を形成する。更に、ＡｕＧ
ｅを成膜した後、パターニングを行いソース／ドレイン
電極８８を形成する（図１３の（Ｃ）参照）。
い、アルミニウムゲート８６を形成する。更に、ＡｕＧ
ｅを成膜した後、パターニングを行いソース／ドレイン
電極８８を形成する（図１３の（Ｃ）参照）。
【００９０】
【発明の効果】本発明の半導体装置は、チャネルに少な
くとも一部分が含まれる金属層若しくは化合物層を備え
ているので、モビリティを増大させることができ、従来
の半導体装置と同一のデザインルールにおいても、トラ
ンジスタ素子の動作速度を速くすることができる。金属
層若しくは化合物層を半導体基板に対してエピタキシャ
ル成長させることによって、金属層若しくは化合物層の
電気伝導度を非常に高くすることができる。
くとも一部分が含まれる金属層若しくは化合物層を備え
ているので、モビリティを増大させることができ、従来
の半導体装置と同一のデザインルールにおいても、トラ
ンジスタ素子の動作速度を速くすることができる。金属
層若しくは化合物層を半導体基板に対してエピタキシャ
ル成長させることによって、金属層若しくは化合物層の
電気伝導度を非常に高くすることができる。
【００９１】また、中間帯領域を備えることによって、
通常のトランジスタ素子と同様のＯＮ−ＯＦＦ特性を有
し得る。また、金属層若しくは化合物層の周囲の半導体
基板を構成する材料に不純物を導入することによって、
金属層若しくは化合物層と、その周囲の材料との間の電
気的接触抵抗を小さくすることができる。
通常のトランジスタ素子と同様のＯＮ−ＯＦＦ特性を有
し得る。また、金属層若しくは化合物層の周囲の半導体
基板を構成する材料に不純物を導入することによって、
金属層若しくは化合物層と、その周囲の材料との間の電
気的接触抵抗を小さくすることができる。
【００９２】例えば、化合物層としてＣｏＳｉ2層を用
いた場合、Ｓｉを用いた場合と比較して１００倍程度抵
抗値が低くなる。チャネル領域におけるＳｉの抵抗値は
１ｍΩｃｍ程度であるが、ＣｏＳｉ2の抵抗値は１５μ
Ωｃｍまで低下させ得る。キャリアの平均速度ｖは抵抗
値に比例するので、キャリアの平均速度ｖが飛躍的に早
くなる。また、ＣｏＳｉ2をチャネル領域において成長
させた場合、ＣｏＳｉ2とＳｉの接合部において、基本
的にＣｏＳｉ2はバンドギャップを有さない。従って、
ＣｏＳｉ2のバンドギャップ制御を行う必要がない。Ｃ
ｏＳｉ2とＳｉとの障壁高さのみの制御を必要とするだ
けであり、障壁高さの制御は、Ａｓ、Ｂ等のイオン注入
で容易に且つ高精度で行うことができる。
いた場合、Ｓｉを用いた場合と比較して１００倍程度抵
抗値が低くなる。チャネル領域におけるＳｉの抵抗値は
１ｍΩｃｍ程度であるが、ＣｏＳｉ2の抵抗値は１５μ
Ωｃｍまで低下させ得る。キャリアの平均速度ｖは抵抗
値に比例するので、キャリアの平均速度ｖが飛躍的に早
くなる。また、ＣｏＳｉ2をチャネル領域において成長
させた場合、ＣｏＳｉ2とＳｉの接合部において、基本
的にＣｏＳｉ2はバンドギャップを有さない。従って、
ＣｏＳｉ2のバンドギャップ制御を行う必要がない。Ｃ
ｏＳｉ2とＳｉとの障壁高さのみの制御を必要とするだ
けであり、障壁高さの制御は、Ａｓ、Ｂ等のイオン注入
で容易に且つ高精度で行うことができる。
【図１】本発明の半導体装置及びその動作を説明するた
めの模式的な断面図である。
めの模式的な断面図である。
【図２】本発明の半導体装置の製造工程の第１の実施例
を説明するための半導体素子の模式的な断面図である。
を説明するための半導体素子の模式的な断面図である。
【図３】図２に引き続き、本発明の半導体装置の製造工
程を説明するための半導体素子の模式的な断面図であ
る。
程を説明するための半導体素子の模式的な断面図であ
る。
【図４】図３に引き続き、本発明の半導体装置の製造工
程を説明するための半導体素子の模式的な断面図であ
る。
程を説明するための半導体素子の模式的な断面図であ
る。
【図５】図４に引き続き、本発明の半導体装置の製造工
程を説明するための半導体素子の模式的な断面図であ
る。
程を説明するための半導体素子の模式的な断面図であ
る。
【図６】本発明の半導体装置の製造工程の第２の実施例
を説明するための半導体素子の模式的な断面図である。
を説明するための半導体素子の模式的な断面図である。
【図７】図６に引き続き、本発明の半導体装置の製造工
程を説明するための半導体素子の模式的な断面図であ
る。
程を説明するための半導体素子の模式的な断面図であ
る。
【図８】本発明の半導体装置の製造工程の第３の実施例
を説明するための半導体素子の模式的な断面図である。
を説明するための半導体素子の模式的な断面図である。
【図９】本発明の半導体装置の別の態様の模式的な断面
図である。
図である。
【図１０】図１に示した本発明の半導体装置の変形を示
す図である。
す図である。
【図１１】本発明の半導体装置の別の態様であるシリコ
ン半導体基板を用いた接合型ＦＥＴの模式的な一部断面
図である。
ン半導体基板を用いた接合型ＦＥＴの模式的な一部断面
図である。
【図１２】シリコン半導体基板を用いた接合型ＦＥＴの
製造工程を説明するための、素子の模式的な一部断面図
である。
製造工程を説明するための、素子の模式的な一部断面図
である。
【図１３】本発明の半導体装置の別の態様であるＧａＡ
ｓ基板を用いた接合型ＦＥＴの製造工程を説明するため
の、素子の模式的な一部断面図である。
ｓ基板を用いた接合型ＦＥＴの製造工程を説明するため
の、素子の模式的な一部断面図である。
【図１４】従来の半導体装置の製造工程を説明するため
の半導体素子の模式的な断面図である。
の半導体素子の模式的な断面図である。
１０ シリコン半導体基板 １２ 素子分離領域 １４ 酸化膜 １６ Ｃｏ層 １８ ＣｏＳｉ2層 ２０ シリコン膜 ２２ ゲート酸化膜 ２４ ポリシリコン層 ２６ ゲート電極領域 ２８ 中間帯領域 ３０ 浅いソース・ドレイン領域 ３４ サイドウォール ３６ ソース・ドレイン領域 ３８ チャネル領域 ４０ 層間絶縁層 ４２ 開口部 ４４ 配線層 ５２ ＴｉＳｉ2層 ６０ ｎ型基板 ６２，７０ ｎ型シリコン層 ６４，６８ ｐ型シリコン層 ６６ ＣｏＳｉ2層 ７２ 層間絶縁層 ７４ プラグ ７６ 配線層 ８０ ＧａＡｓ基板 ８２ Ｃｕ層 ８４ ＧａＡｓ層 ８６ アルミニウムゲート ８８ ソース／ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−56360（ＪＰ，Ａ) 特開 平３−3366（ＪＰ，Ａ) 特開 昭63−122177（ＪＰ，Ａ) 特開 昭60−210877（ＪＰ，Ａ) ｋｉｙｏｋａｚｕ Ｎａｋａｇａｗａ 他，Ａｔｏｍｉｃ ｌａｙｅｒ ｄｏｐ ｅｄ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒ ａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅ ｄ ｕｓｉｎｇ Ｓｉ ｍｏｌｅｃｕｌ ａｒ ｂｅａｍ ｅｐｉｔａｘｙ，Ａｐ ｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，米国，Ａ ｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ，1989年５月８ 日，Ｖｏｌ．54，Ｎｏ．19，1869−1871 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/78
Claims (9)
- 【請求項１】（Ａ）チャネル領域、 （Ｂ）該チャネル領域に隣接したソース・ドレイン領
域、及び、 （Ｃ）該チャネル領域の上方にゲート酸化膜を介して形
成されたゲート電極領域、 を有し、 該チャネル領域は、 （イ）半導体層から成るチャネル、 （ロ）チャネルと半導体基板との間に形成された金属層
若しくは半導体基板を構成する材料と金属との化合物
層、及び、 （ハ）金属層若しくは化合物層及びチャネルとソース・
ドレイン領域との間に設けられ、該半導体層及び半導体
基板から構成された中間帯領域、 から成ることを特徴とする半導体装置。 - 【請求項２】前記金属層若しくは化合物層は、半導体基
板に対してエピタキシャル成長可能な材料から構成され
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記中間帯領域の少なくとも一部に、ショ
ットキー障壁を減ずるために、不純物が導入されている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項４】前記導入された不純物の濃度は、１×１０
13／ｃｍ3以上であることを特徴とする請求項３に記載
の半導体装置。 - 【請求項５】前記中間帯領域の深さは、前記金属層若し
くは化合物層の下面の深さよりも深いことを特徴とする
請求項１に記載の半導体装置。 - 【請求項６】（ａ）半導体基板の表面のゲート電極領域
形成予定領域に、ゲート電極領域形成予定領域の長さよ
りも短い金属層若しくは半導体基板を構成する材料と金
属との化合物層を形成する工程と、 （ｂ）半導体基板及び金属層若しくは化合物層の上に半
導体層を形成し、以て、金属層若しくは化合物層の上に
該半導体層から成るチャネルを得、且つ、金属層若しく
は化合物層及びチャネルとソース・ドレイン領域形成予
定領域との間に、該半導体層及び半導体基板から成る中
間帯領域を得る工程と、 （ｃ）半導体層の表面にゲート酸化膜を形成した後、チ
ャネル及び中間帯領域の上方のゲート酸化膜上にゲート
電極領域を形成する工程と、 （ｄ）ソース・ドレイン領域形成予定領域を構成する少
なくとも該半導体層の部分にソース・ドレイン領域を形
成する工程、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】前記工程（ｃ）の後、ショットキー障壁を
減ずるために、中間帯領域に斜めイオン注入法によって
不純物を導入する工程を更に具備することを特徴とする
請求項６に記載の半導体装置の製造方法。 - 【請求項８】前記工程（ａ）において、半導体基板の表
面に金属層若しくは半導体基板を構成する材料と金属と
の化合物層を形成した後、不純物のイオン注入を行い、
次いで、金属層若しくは化合物の不要部分を除去するこ
とによって、ゲート電極領域形成予定領域に、ゲート電
極領域形成予定領域の長さよりも短い金属層若しくは化
合物を形成し、前記工程（ｂ）における半導体層を形成
する工程によって、該不純物のイオン注入によって不純
物が導入された金属層若しくは化合物層から中間帯領域
に不純物を拡散することにより、ショットキー障壁を減
ずるために不純物が導入された中間帯領域を得ることを
特徴とする請求項６に記載の半導体装置の製造方法。 - 【請求項９】前記工程（ｃ）の後、ゲート電極領域の側
壁にサイドウオールを形成し、次いで、露出した半導体
基板の表面上及びゲート電極領域上にマスクを形成し、 前記工程（ｄ）の後、サイドウオールを除去し、次い
で、ショットキー障壁を減ずるために、中間帯領域に斜
めイオン注入法によって不純物を導入する工程を更に具
備することを特徴とする請求項６に記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21323992A JP3301116B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置及びその製造方法 |
| US08/305,975 US5428234A (en) | 1992-07-20 | 1994-09-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21323992A JP3301116B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637120A JPH0637120A (ja) | 1994-02-10 |
| JP3301116B2 true JP3301116B2 (ja) | 2002-07-15 |
Family
ID=16635828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21323992A Expired - Fee Related JP3301116B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5428234A (ja) |
| JP (1) | JP3301116B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413949A (en) * | 1994-04-26 | 1995-05-09 | United Microelectronics Corporation | Method of making self-aligned MOSFET |
| JP2720827B2 (ja) * | 1994-07-05 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5869864A (en) * | 1994-10-04 | 1999-02-09 | Siemens Aktiengesellschaft | Field effect controlled semiconductor component |
| JPH08274073A (ja) * | 1995-03-31 | 1996-10-18 | Sony Corp | アルミニウム系金属膜のエッチング方法 |
| US5888903A (en) * | 1995-06-07 | 1999-03-30 | Texas Instruments Incorporated | Self-aligned silicide process |
| US5670393A (en) * | 1995-07-12 | 1997-09-23 | Lsi Logic Corporation | Method of making combined metal oxide semiconductor and junction field effect transistor device |
| JP4014676B2 (ja) | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP3634086B2 (ja) | 1996-08-13 | 2005-03-30 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置の作製方法 |
| JP4059939B2 (ja) * | 1996-08-23 | 2008-03-12 | 株式会社半導体エネルギー研究所 | パワーｍｏｓデバイス及びその作製方法 |
| US6703671B1 (en) * | 1996-08-23 | 2004-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| KR100500033B1 (ko) * | 1996-10-15 | 2005-09-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| JP4104701B2 (ja) | 1997-06-26 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6074960A (en) * | 1997-08-20 | 2000-06-13 | Micron Technology, Inc. | Method and composition for selectively etching against cobalt silicide |
| KR100240629B1 (ko) * | 1997-08-30 | 2000-01-15 | 정선종 | 테라급 집적이 가능한 대전효과 트랜지스터 및 그 제조방법 |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP4236722B2 (ja) * | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100273291B1 (ko) * | 1998-04-20 | 2001-01-15 | 김영환 | 모스 전계 효과 트랜지스터의 제조 방법 |
| US6180987B1 (en) * | 1999-02-11 | 2001-01-30 | Advanced Micro Devices, Inc. | Integrated circuit transistor with low-resistivity source/drain structures at least partially recessed within a dielectric base layer |
| JP4830179B2 (ja) * | 2000-06-28 | 2011-12-07 | 住友電気工業株式会社 | 接合型電界効果トランジスタ |
| DE10023871C1 (de) * | 2000-05-16 | 2001-09-27 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zum Herstellen eines Feldeffekttransistors |
| JP3768079B2 (ja) | 2000-07-25 | 2006-04-19 | シャープ株式会社 | トランジスタ |
| US6548335B1 (en) * | 2000-08-30 | 2003-04-15 | Advanced Micro Devices, Inc. | Selective epitaxy to reduce gate/gate dielectric interface roughness |
| US7838875B1 (en) | 2003-01-22 | 2010-11-23 | Tsang Dean Z | Metal transistor device |
| US7052553B1 (en) * | 2004-12-01 | 2006-05-30 | Lam Research Corporation | Wet cleaning of electrostatic chucks |
| US7436034B2 (en) * | 2005-12-19 | 2008-10-14 | International Business Machines Corporation | Metal oxynitride as a pFET material |
| JP5348171B2 (ja) * | 2011-04-15 | 2013-11-20 | 住友電気工業株式会社 | 接合型電界効果トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5681972A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Mos type field effect transistor |
| JPS6197964A (ja) * | 1984-10-19 | 1986-05-16 | Toshiba Corp | 半導体装置 |
-
1992
- 1992-07-20 JP JP21323992A patent/JP3301116B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-16 US US08/305,975 patent/US5428234A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ｋｉｙｏｋａｚｕ Ｎａｋａｇａｗａ他，Ａｔｏｍｉｃ ｌａｙｅｒ ｄｏｐｅｄ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｕｓｉｎｇ Ｓｉ ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，米国，Ａｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ，１９８９年５月８日，Ｖｏｌ．５４，Ｎｏ．１９，１８６９−１８７１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0637120A (ja) | 1994-02-10 |
| US5428234A (en) | 1995-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3301116B2 (ja) | 半導体装置及びその製造方法 | |
| US7645656B2 (en) | Structure and method for making strained channel field effect transistor using sacrificial spacer | |
| US6518136B2 (en) | Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication | |
| KR100440840B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| JP2630290B2 (ja) | 半導体装置の製造方法 | |
| US5691225A (en) | Method for fabricating semiconductor device having CMOS structure | |
| KR100307635B1 (ko) | ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법 | |
| JP2008227026A (ja) | 半導体装置の製造方法 | |
| JPH07263680A (ja) | 半導体装置の製造方法 | |
| JP2925008B2 (ja) | 半導体装置の製造方法 | |
| JP2001284598A (ja) | 半導体装置及びその製造方法 | |
| JPH07183486A (ja) | 半導体装置及びその製造方法 | |
| JPH10284722A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| WO2021227448A1 (zh) | 一种隧穿场效应晶体管的漏端负交叠区自对准制备方法 | |
| JP3444931B2 (ja) | 半導体装置及びその製造方法 | |
| KR100586178B1 (ko) | 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 | |
| JPH06291141A (ja) | 半導体装置の製造方法 | |
| JP2001053017A (ja) | 半導体装置の製造方法 | |
| JP2000294782A (ja) | 半導体装置の作製方法 | |
| JPH05198804A (ja) | 半導体装置及びその製造方法 | |
| JP3221924B2 (ja) | 半導体装置の製造方法 | |
| JP2002057118A (ja) | 半導体装置とその製造方法 | |
| JPH05343666A (ja) | 集積回路トランジスタ | |
| JPH0645598A (ja) | 半導体装置及びその製造方法 | |
| JP3376208B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080426 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100426 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |