JP2630290B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2630290B2 JP2630290B2 JP7013138A JP1313895A JP2630290B2 JP 2630290 B2 JP2630290 B2 JP 2630290B2 JP 7013138 A JP7013138 A JP 7013138A JP 1313895 A JP1313895 A JP 1313895A JP 2630290 B2 JP2630290 B2 JP 2630290B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- forming
- titanium
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 238000000034 method Methods 0.000 title claims description 33
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 109
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 102
- 229910052710 silicon Inorganic materials 0.000 claims description 65
- 239000010703 silicon Substances 0.000 claims description 65
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 62
- 239000010936 titanium Substances 0.000 claims description 51
- 238000010438 heat treatment Methods 0.000 claims description 50
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 48
- 229910052719 titanium Inorganic materials 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 47
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 44
- 125000006850 spacer group Chemical group 0.000 claims description 40
- 230000015572 biosynthetic process Effects 0.000 claims description 39
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 35
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 claims description 23
- 229910021352 titanium disilicide Inorganic materials 0.000 claims description 23
- 239000007790 solid phase Substances 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 11
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 11
- 239000012071 phase Substances 0.000 claims description 7
- 230000007704 transition Effects 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 239000010408 film Substances 0.000 description 320
- 239000010410 layer Substances 0.000 description 161
- 229910008484 TiSi Inorganic materials 0.000 description 60
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 5
- 238000007654 immersion Methods 0.000 description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 239000011259 mixed solution Substances 0.000 description 4
- 229910017604 nitric acid Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000007731 hot pressing Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にチタンを用いたサイサイド構造のＭＯＳトラ
ンジスタの製造方法に関する。
関し、特にチタンを用いたサイサイド構造のＭＯＳトラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化に伴ない、ＭＯＳト
ランジスタのソース・ドレイン領域（の一部）をなすソ
ース・ドレイン拡散層の接合の深さも浅くする必要があ
る。さらに、ソース・ドレイン拡散層の接合の深さを単
に浅くするだけではなく、ソース・ドレイン領域自体の
抵抗値も低くする必要がある。その方法の１つとして、
接合の深さの浅い拡散層を形成した後、その拡散層の表
面に例えばチタンシリサイド（２ケイ化チタン；ＴｉＳ
ｉ2 ）を形成する方法がある。このような方法として、
例えば特開平２−１１２０号公報に開示された方法があ
る。
ランジスタのソース・ドレイン領域（の一部）をなすソ
ース・ドレイン拡散層の接合の深さも浅くする必要があ
る。さらに、ソース・ドレイン拡散層の接合の深さを単
に浅くするだけではなく、ソース・ドレイン領域自体の
抵抗値も低くする必要がある。その方法の１つとして、
接合の深さの浅い拡散層を形成した後、その拡散層の表
面に例えばチタンシリサイド（２ケイ化チタン；ＴｉＳ
ｉ2 ）を形成する方法がある。このような方法として、
例えば特開平２−１１２０号公報に開示された方法があ
る。
【０００３】半導体装置の製造工程の断面図である図５
を参照すると、上記特開平２−１１２０号公報に記載さ
れた半導体装置の製造方法は、次のようになっている。
を参照すると、上記特開平２−１１２０号公報に記載さ
れた半導体装置の製造方法は、次のようになっている。
【０００４】まず、シリコン基板４０１表面の素子分離
領域にフィールド酸化膜４０２を形成し、素子形成領域
にゲート酸化膜４０３を形成し、多結晶シリコンゲート
電極４０４を形成する。全面に酸化シリコン膜を形成
し、これをエッチバックして多結晶シリコンゲート電極
４０４側面にサイドウォール・スペーサ４０５を形成す
る。高濃度不純物のイオン注入等により、接合の深さが
０．１μｍのソース・ドレイン拡散層４０６を形成す
る。続いて、膜厚１００ｎｍのチタン膜４２８と膜厚２
００ｎｍの非晶質シリコン膜４２９とを順次堆積する
〔図５（ａ）〕。次に、公知のフォト・リスグラフィ技
術により、多結晶シリコンゲート電極４０４上の非晶質
シリコン膜を除去するように非晶質シリコン膜４２９を
パターニングして、非晶質シリコン膜４２９ａを残置さ
せる。この非晶質シリコン膜４２９ａの端部はサイドウ
ォール・スペーサ４０５上にある〔図５（ｂ）〕。
領域にフィールド酸化膜４０２を形成し、素子形成領域
にゲート酸化膜４０３を形成し、多結晶シリコンゲート
電極４０４を形成する。全面に酸化シリコン膜を形成
し、これをエッチバックして多結晶シリコンゲート電極
４０４側面にサイドウォール・スペーサ４０５を形成す
る。高濃度不純物のイオン注入等により、接合の深さが
０．１μｍのソース・ドレイン拡散層４０６を形成す
る。続いて、膜厚１００ｎｍのチタン膜４２８と膜厚２
００ｎｍの非晶質シリコン膜４２９とを順次堆積する
〔図５（ａ）〕。次に、公知のフォト・リスグラフィ技
術により、多結晶シリコンゲート電極４０４上の非晶質
シリコン膜を除去するように非晶質シリコン膜４２９を
パターニングして、非晶質シリコン膜４２９ａを残置さ
せる。この非晶質シリコン膜４２９ａの端部はサイドウ
ォール・スペーサ４０５上にある〔図５（ｂ）〕。
【０００５】続いて、６００℃の急速熱処理（ＲＴＡ）
によりシリサイド化反応を起させる。このとき、多結晶
シリコンゲート電極４０４とチタン膜４２８との反応に
より、多結晶シリコンゲート電極４０４の上面を覆うＴ
ｉＳｉ2 （２ケイ化チタン）膜４３０Ａが形成される。
また、非晶質シリコン膜４２９ａとチタン膜４２８との
反応により、少なくともソース・ドレイン拡散層４０６
表面を覆うＴｉＳｉ2膜４３０Ｂが形成される。ＴｉＳ
ｉ2 膜４３０ＡとＴｉＳｉ2 膜４３０Ｂとに挟まれたサ
イドウォール・スペーサ４０５表面には、チタン膜４２
８ａが残置される〔図５（ｃ）〕。次に、未反応のチタ
ン膜４２８ａのみを選択的にエッチング除去し、半導体
装置が形成される〔図５（ｄ）〕。
によりシリサイド化反応を起させる。このとき、多結晶
シリコンゲート電極４０４とチタン膜４２８との反応に
より、多結晶シリコンゲート電極４０４の上面を覆うＴ
ｉＳｉ2 （２ケイ化チタン）膜４３０Ａが形成される。
また、非晶質シリコン膜４２９ａとチタン膜４２８との
反応により、少なくともソース・ドレイン拡散層４０６
表面を覆うＴｉＳｉ2膜４３０Ｂが形成される。ＴｉＳ
ｉ2 膜４３０ＡとＴｉＳｉ2 膜４３０Ｂとに挟まれたサ
イドウォール・スペーサ４０５表面には、チタン膜４２
８ａが残置される〔図５（ｃ）〕。次に、未反応のチタ
ン膜４２８ａのみを選択的にエッチング除去し、半導体
装置が形成される〔図５（ｄ）〕。
【０００６】上記シリサイド化反応では、ソース・ドレ
イン拡散層４０６上に非晶質シリコン膜４２９ａが存在
するため、チタン膜４２８とソース・ドレイン拡散層４
０６との反応は起らないものとしている。これにより、
浅い接合の深さを有したソース・ドレイン拡散層４０６
が保持されるとともに、このソース・ドレイン拡散層４
０６の表面に直接に接触するＴｉＳｉ2 膜４３０Ｂの存
在のためにソース・ドレイン領域の低抵抗化が実現され
る。
イン拡散層４０６上に非晶質シリコン膜４２９ａが存在
するため、チタン膜４２８とソース・ドレイン拡散層４
０６との反応は起らないものとしている。これにより、
浅い接合の深さを有したソース・ドレイン拡散層４０６
が保持されるとともに、このソース・ドレイン拡散層４
０６の表面に直接に接触するＴｉＳｉ2 膜４３０Ｂの存
在のためにソース・ドレイン領域の低抵抗化が実現され
る。
【０００７】ＭＯＳトランジスタのソース・ドレイン領
域（の一部）をなすソース・ドレイン拡散層の接合の深
さを浅くし，さらにソース・ドレイン領域自体の抵抗値
を低くする別の方法として、例えば特開平２−２２２１
５３号公報（もしくは、アイ・イー・イー・イー，エレ
クトロン−デバイス−レターズ，第１２巻，第３号，８
９−９１ページ，１９９１年（ＩＥＥＥ，ＥＬＥＣＴＲ
ＯＮ−ＤＥＶＩＣＥ−ＬＥＴＴＥＲＳ，Ｖｏｌ．１２，
Ｎｏ．３，ｐｐ８９−９１，１９９１））に記載された
方法がある。この方法では、ソース・ドレイン拡散層の
形成予定領域となるシリコン基板の表面に単結晶シリコ
ン層の薄膜を選択エピタキシャル成長させた後、等価的
に接合の深さの深いソース・ドレイン拡散層を形成し、
さらに、このソース・ドレイン拡散層の表面をシリサイ
ド化している。
域（の一部）をなすソース・ドレイン拡散層の接合の深
さを浅くし，さらにソース・ドレイン領域自体の抵抗値
を低くする別の方法として、例えば特開平２−２２２１
５３号公報（もしくは、アイ・イー・イー・イー，エレ
クトロン−デバイス−レターズ，第１２巻，第３号，８
９−９１ページ，１９９１年（ＩＥＥＥ，ＥＬＥＣＴＲ
ＯＮ−ＤＥＶＩＣＥ−ＬＥＴＴＥＲＳ，Ｖｏｌ．１２，
Ｎｏ．３，ｐｐ８９−９１，１９９１））に記載された
方法がある。この方法では、ソース・ドレイン拡散層の
形成予定領域となるシリコン基板の表面に単結晶シリコ
ン層の薄膜を選択エピタキシャル成長させた後、等価的
に接合の深さの深いソース・ドレイン拡散層を形成し、
さらに、このソース・ドレイン拡散層の表面をシリサイ
ド化している。
【０００８】半導体装置の製造工程の断面図である図６
を参照すると、上記特開平２−２２２１５３号公報に記
載された半導体装置の製造方法の詳細は、次のようにな
っている。
を参照すると、上記特開平２−２２２１５３号公報に記
載された半導体装置の製造方法の詳細は、次のようにな
っている。
【０００９】まず、Ｐ型シリコン基板５０１表面の素子
分離領域にフィールド酸化膜５０２を形成し、素子形成
領域に膜厚が５〜９０ｎｍのゲート酸化膜５０３を形成
し、多結晶シリコンゲート電極５０４を形成する。この
多結晶シリコンゲート電極５０４上面は、膜厚が５０〜
１００ｎｍの酸化シリコン膜５１３により覆われてい
る。フィールド酸化膜５０２と多結晶シリコンゲート電
極５０４とをマスクにしたイオン注入等により、不純物
濃度が５×１０17ｃｍ-3〜１×１０20ｃｍ-3のＮ- 型拡
散層５２６を形成する。膜厚が２０〜９０ｎｍの酸化シ
リコン膜を全面に形成し、これ（とゲート酸化膜５０３
と）をエッチバックして多結晶シリコンゲート電極５０
４側面に第１のサイドウォール・スペーサ５０５を形成
する。この段階で、Ｎ- 型拡散層５２６表面には自然酸
化膜５１６が形成されている〔図６（ａ）〕。
分離領域にフィールド酸化膜５０２を形成し、素子形成
領域に膜厚が５〜９０ｎｍのゲート酸化膜５０３を形成
し、多結晶シリコンゲート電極５０４を形成する。この
多結晶シリコンゲート電極５０４上面は、膜厚が５０〜
１００ｎｍの酸化シリコン膜５１３により覆われてい
る。フィールド酸化膜５０２と多結晶シリコンゲート電
極５０４とをマスクにしたイオン注入等により、不純物
濃度が５×１０17ｃｍ-3〜１×１０20ｃｍ-3のＮ- 型拡
散層５２６を形成する。膜厚が２０〜９０ｎｍの酸化シ
リコン膜を全面に形成し、これ（とゲート酸化膜５０３
と）をエッチバックして多結晶シリコンゲート電極５０
４側面に第１のサイドウォール・スペーサ５０５を形成
する。この段階で、Ｎ- 型拡散層５２６表面には自然酸
化膜５１６が形成されている〔図６（ａ）〕。
【００１０】次に、自然酸化膜２１６を除去する〔図６
（ｂ）〕。その後、膜厚が１００〜２００ｎｍの単結晶
シリコン層５３６をＮ- 型拡散層５２６表面に選択的に
エピタキシャル成長させる。この単結晶シリコン層５３
６は、ファセットを有している〔図６（ｃ）〕。
（ｂ）〕。その後、膜厚が１００〜２００ｎｍの単結晶
シリコン層５３６をＮ- 型拡散層５２６表面に選択的に
エピタキシャル成長させる。この単結晶シリコン層５３
６は、ファセットを有している〔図６（ｃ）〕。
【００１１】次に、膜厚１００〜２００ｎｍの酸化シリ
コン膜を全面に形成し、この酸化シリコン膜と酸化シリ
コン膜５１３とをエッチバックし、第１のサイドウォー
ル・スペーサ５０５の側面を覆う第２のサイドウォール
・スペーサ５１５を形成するとともに多結晶シリコンゲ
ート電極５０４上面を露出させる。続いて、フィールド
酸化膜５０２およびサイドウォール・スペーサ５０５，
５１５をマスクにしたイオン注入等により、Ｎ+ 型拡散
層５４６を形成する。このＮ+ 型拡散層５４６は、上記
Ｎ- 型拡散層５２６を貫通している〔図６（ｄ）〕。こ
こで、第２のサイドウォール・スペーサ５１５を形成す
る目的は、Ｎ+ 型拡散層形成のためのイオン注入に際し
て、単結晶シリコン層５３６のファセット直下における
Ｎ+ 型拡散層の接合の深さが局部的に深くなるのを避け
るためである。
コン膜を全面に形成し、この酸化シリコン膜と酸化シリ
コン膜５１３とをエッチバックし、第１のサイドウォー
ル・スペーサ５０５の側面を覆う第２のサイドウォール
・スペーサ５１５を形成するとともに多結晶シリコンゲ
ート電極５０４上面を露出させる。続いて、フィールド
酸化膜５０２およびサイドウォール・スペーサ５０５，
５１５をマスクにしたイオン注入等により、Ｎ+ 型拡散
層５４６を形成する。このＮ+ 型拡散層５４６は、上記
Ｎ- 型拡散層５２６を貫通している〔図６（ｄ）〕。こ
こで、第２のサイドウォール・スペーサ５１５を形成す
る目的は、Ｎ+ 型拡散層形成のためのイオン注入に際し
て、単結晶シリコン層５３６のファセット直下における
Ｎ+ 型拡散層の接合の深さが局部的に深くなるのを避け
るためである。
【００１２】次に、全面にチタン膜を形成し、窒素雰囲
気でのＲＴＡにより多結晶シリコンゲート電極５０４上
面，Ｎ+ 型拡散層５４６表面に選択的にＴｉＳｉ2 膜５
５４，５５６を形成する。その後、未反応のチタン膜
（および窒化チタン膜）を選択的に除去し、サリサイド
構造のＮチャネルＭＯＳトランジスタを形成する。この
トランジスタのソース・ドレイン領域５０６は、Ｎ- 型
拡散層５２６とＮ+ 型拡散層５４６とＴｉＳｉ2 膜５５
６とから構成される〔図６（ｅ）〕。
気でのＲＴＡにより多結晶シリコンゲート電極５０４上
面，Ｎ+ 型拡散層５４６表面に選択的にＴｉＳｉ2 膜５
５４，５５６を形成する。その後、未反応のチタン膜
（および窒化チタン膜）を選択的に除去し、サリサイド
構造のＮチャネルＭＯＳトランジスタを形成する。この
トランジスタのソース・ドレイン領域５０６は、Ｎ- 型
拡散層５２６とＮ+ 型拡散層５４６とＴｉＳｉ2 膜５５
６とから構成される〔図６（ｅ）〕。
【００１３】上記Ｎ+ 型拡散層５４６は、等価的に接合
の深さは深いものの、当初のＰ型シリコン基板５０１の
表面から見れば実効的な接合の深さは浅くなっている。
このこととＴｉＳｉ2 膜５５６の存在とから、上記第２
の方法により、ソース・ドレイン拡散層の接合の深さを
浅くし，さらにソース・ドレイン領域自体の抵抗値を低
くすることが可能となる。
の深さは深いものの、当初のＰ型シリコン基板５０１の
表面から見れば実効的な接合の深さは浅くなっている。
このこととＴｉＳｉ2 膜５５６の存在とから、上記第２
の方法により、ソース・ドレイン拡散層の接合の深さを
浅くし，さらにソース・ドレイン領域自体の抵抗値を低
くすることが可能となる。
【００１４】
【発明が解決しようとする課題】上記第１の方法では、
ソース・ドレイン拡散層４０６の接合の深さが浅く，こ
れに伴なってチタン膜４２８の膜厚も薄くすることが必
要となる。このためこの方法は、接合の深さが浅い拡散
層を形成する困難性があり、さらに、チタン膜の薄さか
らくるＴｉＳｉ2 膜の膜厚の薄さのためにソース・ドレ
イン領域の低抵抗化が困難になる。それに加えて、非晶
質シリコン膜４２９ａを残置するフォト・リソグラフィ
を考えると、サイドウォール・スペーサ４０５の幅がこ
のフォト・リソグラフィ工程でのアライメント・マージ
ンより厚くなければならず、このとき、ソース・ドレイ
ン拡散層４０６が多結晶シリコンゲート電極４０４とオ
フ・セットにならないようにするにはこのソース・ドレ
イン拡散層４０６の接合の深さをあまり浅くするこのは
できなくなる。また、ソース・ドレイン拡散層４０６表
面に直接に接触するＴｉＳｉ2 膜４３０Ｂがソース・ド
レイン拡散層４０６に自己整合的に形成されるのではな
いため、このＴｉＳｉ2 膜４３０Ｂは再度パターニング
することが必要となる。これらのことから、この方法を
微細化に適用するのは困難である。
ソース・ドレイン拡散層４０６の接合の深さが浅く，こ
れに伴なってチタン膜４２８の膜厚も薄くすることが必
要となる。このためこの方法は、接合の深さが浅い拡散
層を形成する困難性があり、さらに、チタン膜の薄さか
らくるＴｉＳｉ2 膜の膜厚の薄さのためにソース・ドレ
イン領域の低抵抗化が困難になる。それに加えて、非晶
質シリコン膜４２９ａを残置するフォト・リソグラフィ
を考えると、サイドウォール・スペーサ４０５の幅がこ
のフォト・リソグラフィ工程でのアライメント・マージ
ンより厚くなければならず、このとき、ソース・ドレイ
ン拡散層４０６が多結晶シリコンゲート電極４０４とオ
フ・セットにならないようにするにはこのソース・ドレ
イン拡散層４０６の接合の深さをあまり浅くするこのは
できなくなる。また、ソース・ドレイン拡散層４０６表
面に直接に接触するＴｉＳｉ2 膜４３０Ｂがソース・ド
レイン拡散層４０６に自己整合的に形成されるのではな
いため、このＴｉＳｉ2 膜４３０Ｂは再度パターニング
することが必要となる。これらのことから、この方法を
微細化に適用するのは困難である。
【００１５】上記第２の方法では、自然酸化膜５１６の
除去とＣＶＤ法による単結晶シリコン層５３６の選択エ
ピタキシャル成長とが必要なため、生産効率が低下す
る。また、単結晶シリコン層５３６のファセットに起因
する不具合を解消するために第２のサイドウォール・ス
ペーサ５１５（とＮ- 型拡散層５２６と）が必要とな
り、Ｎ+ 型拡散層５４６と多結晶シリコンゲート電極５
０４とのマージン（間隔）を確保しなければならないこ
とから、この方法も微細化に適用するのは困難である。
除去とＣＶＤ法による単結晶シリコン層５３６の選択エ
ピタキシャル成長とが必要なため、生産効率が低下す
る。また、単結晶シリコン層５３６のファセットに起因
する不具合を解消するために第２のサイドウォール・ス
ペーサ５１５（とＮ- 型拡散層５２６と）が必要とな
り、Ｎ+ 型拡散層５４６と多結晶シリコンゲート電極５
０４とのマージン（間隔）を確保しなければならないこ
とから、この方法も微細化に適用するのは困難である。
【００１６】したがって本発明の目的は、実効的に接合
の深さの浅いソース・ドレイン拡散層を有し，低抵抗化
されたソース・ドレイン領域を有するサリサイド構造の
ＭＯＳトランジスタの製造方法において、生産効率に支
障を生じずに，容易に製造でき，かつ微細化に適した製
造方法を提供することにある。
の深さの浅いソース・ドレイン拡散層を有し，低抵抗化
されたソース・ドレイン領域を有するサリサイド構造の
ＭＯＳトランジスタの製造方法において、生産効率に支
障を生じずに，容易に製造でき，かつ微細化に適した製
造方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、一導電型のシリコン基板の表面
の素子分離領域にフィールド酸化膜を形成し、このシリ
コン基板の表面の素子形成領域にゲート酸化膜を形成
し、このシリコン基板の表面のゲート電極形成予定領域
に多結晶シリコン膜パターンを形成する工程と、全面に
所望の膜厚の絶縁膜を形成し、この絶縁膜および上記ゲ
ート酸化膜を異方性エッチングによりエッチバックして
これらの多結晶シリコン膜パターンの側面にこの絶縁膜
からなるサイドウォール・スペーサを形成し、このシリ
コン基板の表面のソース・ドレイン形成予定領域のゲー
ト酸化膜を除去する工程と、全面に所定膜厚の第１のチ
タン膜を形成する工程と、全面に所定膜厚の非晶質シリ
コン膜を形成する工程と、第１の熱処理により、全面に
第１の２ケイ化チタン膜を形成する工程と、第２の熱処
理により、上記ソース・ドレイン形成予定領域表面に直
接に接触する単結晶シリコン層を固相成長させ、上記多
結晶シリコン膜パターン上面に直接に接触する多結晶シ
リコン層を固相成長させる工程と、上記非晶質シリコン
膜および上記第１の２ケイ化チタン膜を順次除去し、上
記フィールド酸化膜および上記サイドウォール・スペー
サをマスクにして高濃度の逆導電型不純物をイオン注入
する工程と、全面に第２のチタン膜を形成し、第３の熱
処理により上記単結晶シリコン層表面および上記多結晶
シリコン層表面に選択的にＣ４９構造の第２の２ケイ化
チタン膜を形成し、未反応のこの第２のチタン膜を除去
し、第４の熱処理によりこれらの第２の２ケイ化チタン
膜をＣ５４構造に相転移させる工程とを有する。
造方法の第１の態様は、一導電型のシリコン基板の表面
の素子分離領域にフィールド酸化膜を形成し、このシリ
コン基板の表面の素子形成領域にゲート酸化膜を形成
し、このシリコン基板の表面のゲート電極形成予定領域
に多結晶シリコン膜パターンを形成する工程と、全面に
所望の膜厚の絶縁膜を形成し、この絶縁膜および上記ゲ
ート酸化膜を異方性エッチングによりエッチバックして
これらの多結晶シリコン膜パターンの側面にこの絶縁膜
からなるサイドウォール・スペーサを形成し、このシリ
コン基板の表面のソース・ドレイン形成予定領域のゲー
ト酸化膜を除去する工程と、全面に所定膜厚の第１のチ
タン膜を形成する工程と、全面に所定膜厚の非晶質シリ
コン膜を形成する工程と、第１の熱処理により、全面に
第１の２ケイ化チタン膜を形成する工程と、第２の熱処
理により、上記ソース・ドレイン形成予定領域表面に直
接に接触する単結晶シリコン層を固相成長させ、上記多
結晶シリコン膜パターン上面に直接に接触する多結晶シ
リコン層を固相成長させる工程と、上記非晶質シリコン
膜および上記第１の２ケイ化チタン膜を順次除去し、上
記フィールド酸化膜および上記サイドウォール・スペー
サをマスクにして高濃度の逆導電型不純物をイオン注入
する工程と、全面に第２のチタン膜を形成し、第３の熱
処理により上記単結晶シリコン層表面および上記多結晶
シリコン層表面に選択的にＣ４９構造の第２の２ケイ化
チタン膜を形成し、未反応のこの第２のチタン膜を除去
し、第４の熱処理によりこれらの第２の２ケイ化チタン
膜をＣ５４構造に相転移させる工程とを有する。
【００１８】好ましくは、上記フィールド酸化膜および
上記多結晶シリコン膜パターンとをマスクにして、上記
ソース・ドレイン形成予定領域に低濃度の逆導電型不純
物をイオン注入する工程を有する。
上記多結晶シリコン膜パターンとをマスクにして、上記
ソース・ドレイン形成予定領域に低濃度の逆導電型不純
物をイオン注入する工程を有する。
【００１９】本発明の半導体装置の製造方法の第２の態
様は、一導電型のシリコン基板の表面の素子分離領域に
フィールド酸化膜を形成し、このシリコン基板の表面の
素子形成領域にゲート酸化膜を形成し、このシリコン基
板の表面のゲート電極形成予定領域に多結晶シリコン膜
パターンを形成する工程と、全面に所望の膜厚の絶縁膜
を形成し、この絶縁膜および上記ゲート酸化膜を異方性
エッチングによりエッチバックしてこれらの多結晶シリ
コン膜パターンの側面にこの絶縁膜からなるサイドウォ
ール・スペーサを形成し、このシリコン基板の表面のソ
ース・ドレイン形成予定領域のゲート酸化膜を除去する
工程と、全面に所要膜厚のチタン膜を形成する工程と、
第１の熱処理により、上記ソース・ドレイン形成予定領
域表面と上記多結晶シリコン膜パターン上面とにそれぞ
れ選択的にＣ４９構造の２ケイ化チタン膜を形成する工
程と、未反応の上記チタン膜を選択的に除去し、全面に
所定膜厚の非晶質シリコン膜を形成する工程と、第２の
熱処理により、上記ソース・ドレイン形成予定領域表面
に直接に接触する単結晶シリコン層を固相成長させ、上
記多結晶シリコン膜パターン上面に直接に接触する多結
晶シリコン層を固相成長させる工程と、上記非晶質シリ
コン膜を選択的に除去し、上記フィールド酸化膜および
上記サイドウォール・スペーサをマスクにして高濃度の
逆導電型不純物をイオン注入と熱押し込みとを行ない、
逆導電型高濃度拡散層を形成すると同時に上記Ｃ４９構
造の２ケイ化チタン膜をＣ５４構造の２ケイ化チタン膜
に相転移する工程とを有する。
様は、一導電型のシリコン基板の表面の素子分離領域に
フィールド酸化膜を形成し、このシリコン基板の表面の
素子形成領域にゲート酸化膜を形成し、このシリコン基
板の表面のゲート電極形成予定領域に多結晶シリコン膜
パターンを形成する工程と、全面に所望の膜厚の絶縁膜
を形成し、この絶縁膜および上記ゲート酸化膜を異方性
エッチングによりエッチバックしてこれらの多結晶シリ
コン膜パターンの側面にこの絶縁膜からなるサイドウォ
ール・スペーサを形成し、このシリコン基板の表面のソ
ース・ドレイン形成予定領域のゲート酸化膜を除去する
工程と、全面に所要膜厚のチタン膜を形成する工程と、
第１の熱処理により、上記ソース・ドレイン形成予定領
域表面と上記多結晶シリコン膜パターン上面とにそれぞ
れ選択的にＣ４９構造の２ケイ化チタン膜を形成する工
程と、未反応の上記チタン膜を選択的に除去し、全面に
所定膜厚の非晶質シリコン膜を形成する工程と、第２の
熱処理により、上記ソース・ドレイン形成予定領域表面
に直接に接触する単結晶シリコン層を固相成長させ、上
記多結晶シリコン膜パターン上面に直接に接触する多結
晶シリコン層を固相成長させる工程と、上記非晶質シリ
コン膜を選択的に除去し、上記フィールド酸化膜および
上記サイドウォール・スペーサをマスクにして高濃度の
逆導電型不純物をイオン注入と熱押し込みとを行ない、
逆導電型高濃度拡散層を形成すると同時に上記Ｃ４９構
造の２ケイ化チタン膜をＣ５４構造の２ケイ化チタン膜
に相転移する工程とを有する。
【００２０】好ましくは、上記フィールド酸化膜および
上記多結晶シリコン膜パターンとをマスクにして、上記
ソース・ドレイン形成予定領域に低濃度の逆導電型不純
物をイオン注入する工程を有する。
上記多結晶シリコン膜パターンとをマスクにして、上記
ソース・ドレイン形成予定領域に低濃度の逆導電型不純
物をイオン注入する工程を有する。
【００２１】本発明の半導体装置の製造方法の第３の態
様は、一導電型のシリコン基板の表面の素子分離領域に
フィールド酸化膜を形成し、このシリコン基板の表面の
素子形成領域にゲート酸化膜を形成し、このシリコン基
板の表面のゲート電極形成予定領域に多結晶シリコン膜
パターンを形成する工程と、全面に所望の膜厚の絶縁膜
を形成し、この絶縁膜および上記ゲート酸化膜を異方性
エッチングによりエッチバックしてこれらの多結晶シリ
コン膜パターンの側面にこの絶縁膜からなるサイドウォ
ール・スペーサを形成し、このシリコン基板の表面のソ
ース・ドレイン形成予定領域のゲート酸化膜を除去する
工程と、全面に所定膜厚のシリコンリッチなケイ化チタ
ン膜を形成する工程と、第１の熱処理により、上記ソー
ス・ドレイン形成予定領域表面に直接に接触する単結晶
シリコン層を固相成長させ、上記多結晶シリコン膜パタ
ーン上面に直接に接触する多結晶シリコン層を固相成長
させるとともに、これらの単結晶シリコン層表面および
これらの多結晶シリコン層表面を覆う部分の上記シリコ
ンリッチなケイ化チタン膜を第１の２ケイ化チタン膜に
変換する工程と、未反応の上記シリコンリッチなケイ化
チタン膜および上記第１の２ケイ化チタン膜を選択的に
除去する工程と、上記フィールド酸化膜および上記サイ
ドウォール・スペーサをマスクにして高濃度の逆導電型
不純物をイオン注入する工程と、全面にチタン膜を形成
し、第２の熱処理により上記単結晶シリコン層表面およ
び上記多結晶シリコン層表面に選択的にＣ４９構造の第
２の２ケイ化チタン膜を形成し、未反応のことチタン膜
を除去し、第３の熱処理により第２の２ケイ化チタン膜
をＣ５４構造に相転移させる工程とを有する。
様は、一導電型のシリコン基板の表面の素子分離領域に
フィールド酸化膜を形成し、このシリコン基板の表面の
素子形成領域にゲート酸化膜を形成し、このシリコン基
板の表面のゲート電極形成予定領域に多結晶シリコン膜
パターンを形成する工程と、全面に所望の膜厚の絶縁膜
を形成し、この絶縁膜および上記ゲート酸化膜を異方性
エッチングによりエッチバックしてこれらの多結晶シリ
コン膜パターンの側面にこの絶縁膜からなるサイドウォ
ール・スペーサを形成し、このシリコン基板の表面のソ
ース・ドレイン形成予定領域のゲート酸化膜を除去する
工程と、全面に所定膜厚のシリコンリッチなケイ化チタ
ン膜を形成する工程と、第１の熱処理により、上記ソー
ス・ドレイン形成予定領域表面に直接に接触する単結晶
シリコン層を固相成長させ、上記多結晶シリコン膜パタ
ーン上面に直接に接触する多結晶シリコン層を固相成長
させるとともに、これらの単結晶シリコン層表面および
これらの多結晶シリコン層表面を覆う部分の上記シリコ
ンリッチなケイ化チタン膜を第１の２ケイ化チタン膜に
変換する工程と、未反応の上記シリコンリッチなケイ化
チタン膜および上記第１の２ケイ化チタン膜を選択的に
除去する工程と、上記フィールド酸化膜および上記サイ
ドウォール・スペーサをマスクにして高濃度の逆導電型
不純物をイオン注入する工程と、全面にチタン膜を形成
し、第２の熱処理により上記単結晶シリコン層表面およ
び上記多結晶シリコン層表面に選択的にＣ４９構造の第
２の２ケイ化チタン膜を形成し、未反応のことチタン膜
を除去し、第３の熱処理により第２の２ケイ化チタン膜
をＣ５４構造に相転移させる工程とを有する。
【００２２】好ましくは、上記フィールド酸化膜および
上記多結晶シリコン膜パターンとをマスクにして、上記
ソース・ドレイン形成予定領域に低濃度の逆導電型不純
物をイオン注入する工程を有する。
上記多結晶シリコン膜パターンとをマスクにして、上記
ソース・ドレイン形成予定領域に低濃度の逆導電型不純
物をイオン注入する工程を有する。
【００２３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２４】半導体装置の製造工程の断面図である図１
と主要製造工程におけるソース・ドレイン領域になる部
分での深さ方向の構成元素の濃度プロファイルを示す図
２とを併せてを参照すると、本発明の第１の実施例によ
るＮチャネルＭＯＳトランジスタは、以下のように形成
される。
と主要製造工程におけるソース・ドレイン領域になる部
分での深さ方向の構成元素の濃度プロファイルを示す図
２とを併せてを参照すると、本発明の第１の実施例によ
るＮチャネルＭＯＳトランジスタは、以下のように形成
される。
【００２５】まず、Ｐ型シリコン基板１０１表面の素子
分離領域に選択酸化によりフィールド酸化膜１０２を形
成し、素子形成領域に熱酸化により膜厚が５ｎｍ程度の
ゲート酸化膜１０３を形成する。ＣＶＤ法等により全面
に膜厚２００ｎｍ程度のＮ+型の多結晶シリコン膜を形
成し、この膜をパターニングしてゲート電極形成予定領
域にＮ+ 型の多結晶シリコン膜パターン１２４を形成す
る。ゲート酸化膜１０３上でのこの多結晶シリコン膜パ
ターン１２４の幅（ゲート長）は０．１２μｍ程度であ
る。フィールド酸化膜１０２と多結晶シリコン膜パター
ン１２４とをマスクにして、３×１０-14 ｃｍ-2の砒素
の５ｋｅＶでのイオン注入を行ない、１０００℃，１５
秒間のＲＴＡを行ない、４０ｎｍ程度の接合の深さを有
するＮ-型拡散層１２６を形成する。ＣＶＤ法により、
膜厚が５０ｎｍ程度の酸化シリコン膜（図示せず）を全
面に形成する。この酸化シリコン膜（とゲート酸化膜１
０３と）をエッチバックして多結晶シリコン膜パターン
１２４側面にサイドウォール・スペーサ１０５を形成す
る。稀弗酸液に浸漬して、Ｎ- 型拡散層１２６表面を清
浄化する。この段階で、Ｎ- 型拡散層１２６表面には
１．５ｎｍ前後の膜厚を有する自然酸化膜１１６が形成
されている。なお、サイドウォール・スペーサ１０５を
構成する材料は、酸化シリコン膜に限定されるものでは
なく、窒化シリコン膜でもよい。次に、アルゴン（Ａ
ｒ）中での連続スパッタリングにより、膜厚５０ｎｍ程
度の第１のチタン膜１２８と膜厚１００ｎｍ程度の非晶
質シリコン膜１２９とを順次全面に形成する〔図１
（ａ），図２（ａ）〕。なお、非晶質シリコン膜１２９
の形成方法はスパッタリングに限定されるものではな
く、ＣＶＤ法でもよい。
分離領域に選択酸化によりフィールド酸化膜１０２を形
成し、素子形成領域に熱酸化により膜厚が５ｎｍ程度の
ゲート酸化膜１０３を形成する。ＣＶＤ法等により全面
に膜厚２００ｎｍ程度のＮ+型の多結晶シリコン膜を形
成し、この膜をパターニングしてゲート電極形成予定領
域にＮ+ 型の多結晶シリコン膜パターン１２４を形成す
る。ゲート酸化膜１０３上でのこの多結晶シリコン膜パ
ターン１２４の幅（ゲート長）は０．１２μｍ程度であ
る。フィールド酸化膜１０２と多結晶シリコン膜パター
ン１２４とをマスクにして、３×１０-14 ｃｍ-2の砒素
の５ｋｅＶでのイオン注入を行ない、１０００℃，１５
秒間のＲＴＡを行ない、４０ｎｍ程度の接合の深さを有
するＮ-型拡散層１２６を形成する。ＣＶＤ法により、
膜厚が５０ｎｍ程度の酸化シリコン膜（図示せず）を全
面に形成する。この酸化シリコン膜（とゲート酸化膜１
０３と）をエッチバックして多結晶シリコン膜パターン
１２４側面にサイドウォール・スペーサ１０５を形成す
る。稀弗酸液に浸漬して、Ｎ- 型拡散層１２６表面を清
浄化する。この段階で、Ｎ- 型拡散層１２６表面には
１．５ｎｍ前後の膜厚を有する自然酸化膜１１６が形成
されている。なお、サイドウォール・スペーサ１０５を
構成する材料は、酸化シリコン膜に限定されるものでは
なく、窒化シリコン膜でもよい。次に、アルゴン（Ａ
ｒ）中での連続スパッタリングにより、膜厚５０ｎｍ程
度の第１のチタン膜１２８と膜厚１００ｎｍ程度の非晶
質シリコン膜１２９とを順次全面に形成する〔図１
（ａ），図２（ａ）〕。なお、非晶質シリコン膜１２９
の形成方法はスパッタリングに限定されるものではな
く、ＣＶＤ法でもよい。
【００２６】次に、４００〜５００℃の窒素雰囲気で３
０分間程度の第１の熱処理を行なう。これにより、チタ
ン膜１２８と非晶質シリコン膜１２９との間にシリサイ
ド化反応が起り、膜厚９０ｎｍ程度のＴｉＳｉ2 膜１３
０（厳密には２ケイ化チタンより多少シリコンリッチで
ある）が全面に形成され、膜厚７５ｎｍ程度の非晶質シ
リコン膜１２９ａがＴｉＳｉ2 膜１３０上の全面に残置
される。このとき、自然酸化膜１１６は残置している。
この第１の熱処理の温度範囲では、自然酸化膜１１６を
介してのＮ- 型拡散層１２６もしくは多結晶シリコン膜
パターン１２４を構成するシリコンとチタン膜１２８と
の反応は起らず、上記の反応が優先的に起る〔図１
（ｂ），図２（ｂ）〕。なお、上記第１の熱処理をあま
り高い温度で行なうのは好ましくない。後述する第２の
熱処理の温度範囲でこの処理を行なうと、ＴｉＳｉ2 膜
１３０の形成と同時に単結晶シリコン層等が形成され、
これら単結晶シリコン層を所望の膜厚に形成することが
困難になる。すなわち、自然酸化膜１１６の存在のもと
に上記温度範囲で第１の熱処理を行なうならば、Ｎ- 型
拡散層１２６および多結晶シリコン膜パターン１２４を
構成するシリコンは寄与せずにシリサイド化反応が進行
し，終了することから、一様なＴｉＳｉ2 膜１３０が得
られることになる。
０分間程度の第１の熱処理を行なう。これにより、チタ
ン膜１２８と非晶質シリコン膜１２９との間にシリサイ
ド化反応が起り、膜厚９０ｎｍ程度のＴｉＳｉ2 膜１３
０（厳密には２ケイ化チタンより多少シリコンリッチで
ある）が全面に形成され、膜厚７５ｎｍ程度の非晶質シ
リコン膜１２９ａがＴｉＳｉ2 膜１３０上の全面に残置
される。このとき、自然酸化膜１１６は残置している。
この第１の熱処理の温度範囲では、自然酸化膜１１６を
介してのＮ- 型拡散層１２６もしくは多結晶シリコン膜
パターン１２４を構成するシリコンとチタン膜１２８と
の反応は起らず、上記の反応が優先的に起る〔図１
（ｂ），図２（ｂ）〕。なお、上記第１の熱処理をあま
り高い温度で行なうのは好ましくない。後述する第２の
熱処理の温度範囲でこの処理を行なうと、ＴｉＳｉ2 膜
１３０の形成と同時に単結晶シリコン層等が形成され、
これら単結晶シリコン層を所望の膜厚に形成することが
困難になる。すなわち、自然酸化膜１１６の存在のもと
に上記温度範囲で第１の熱処理を行なうならば、Ｎ- 型
拡散層１２６および多結晶シリコン膜パターン１２４を
構成するシリコンは寄与せずにシリサイド化反応が進行
し，終了することから、一様なＴｉＳｉ2 膜１３０が得
られることになる。
【００２７】次に、５００〜６００℃（上記第１の熱処
理より高い）の窒素雰囲気で３時間の第２の熱処理を行
なう。この第２の熱処理では、自然酸化膜１１６はＴｉ
Ｓｉ2 膜１３０のチタンと反応して、それぞれ多結晶シ
リコン膜パターン１２４上面およびＮ- 型拡散層１２６
表面から除去される。これは自然酸化膜１１６での酸素
とシリコンとの結合が弱いためであり、熱酸化によるフ
ィールド酸化膜１０２（およびゲート酸化膜１０３）や
ＣＶＤ法により形成された酸化シリコン膜からなるサイ
ドウォール・スペーサ１０５のように酸素とシリコンと
の結合が強い場合にはこのような現象は起らない。この
第２の熱処理を長時間行なうと、系全体のエネルギーを
下るために、ＴｉＳｉ2 膜１３０を介して多結晶シリコ
ン膜パターン１２４上面上およびＮ- 型拡散層１２６表
面上にある部分では、その部分の非晶質シリコン膜１２
９ａからシリコンがそれぞれＴｉＳｉ2 膜１３０を通過
して多結晶シリコン膜パターン１２４上面およびＮ- 型
拡散層１２６表面に達するように移動する。その結果、
多結晶シリコン膜パターン１２４表面には選択的に膜厚
７０程度の多結晶シリコン層１３４が固相成長し、Ｎ-
型拡散層１２６表面には選択的に膜厚７０程度の単結晶
シリコン層１３６が固相エピタキシャル成長し、ＴｉＳ
ｉ2 膜１３０はＴｉＳｉ2 膜１３０ａとなり、ＴｉＳｉ
2 膜１３０ａを介してフィールド酸化膜１０２表面上お
よびサイドウォール・スペーサ１０５表面上にのみ非晶
質シリコン膜１２９ｂが残置される〔図１（ｃ），図２
（ｃ）〕。
理より高い）の窒素雰囲気で３時間の第２の熱処理を行
なう。この第２の熱処理では、自然酸化膜１１６はＴｉ
Ｓｉ2 膜１３０のチタンと反応して、それぞれ多結晶シ
リコン膜パターン１２４上面およびＮ- 型拡散層１２６
表面から除去される。これは自然酸化膜１１６での酸素
とシリコンとの結合が弱いためであり、熱酸化によるフ
ィールド酸化膜１０２（およびゲート酸化膜１０３）や
ＣＶＤ法により形成された酸化シリコン膜からなるサイ
ドウォール・スペーサ１０５のように酸素とシリコンと
の結合が強い場合にはこのような現象は起らない。この
第２の熱処理を長時間行なうと、系全体のエネルギーを
下るために、ＴｉＳｉ2 膜１３０を介して多結晶シリコ
ン膜パターン１２４上面上およびＮ- 型拡散層１２６表
面上にある部分では、その部分の非晶質シリコン膜１２
９ａからシリコンがそれぞれＴｉＳｉ2 膜１３０を通過
して多結晶シリコン膜パターン１２４上面およびＮ- 型
拡散層１２６表面に達するように移動する。その結果、
多結晶シリコン膜パターン１２４表面には選択的に膜厚
７０程度の多結晶シリコン層１３４が固相成長し、Ｎ-
型拡散層１２６表面には選択的に膜厚７０程度の単結晶
シリコン層１３６が固相エピタキシャル成長し、ＴｉＳ
ｉ2 膜１３０はＴｉＳｉ2 膜１３０ａとなり、ＴｉＳｉ
2 膜１３０ａを介してフィールド酸化膜１０２表面上お
よびサイドウォール・スペーサ１０５表面上にのみ非晶
質シリコン膜１２９ｂが残置される〔図１（ｃ），図２
（ｃ）〕。
【００２８】なお、上記第２の熱処理は、非晶質シリコ
ン膜が多結晶シリコン膜に変換しない温度範囲で行なう
のが好ましい。非晶質シリコン膜が多結晶シリコン膜に
変換するような温度でこの熱処理を行なうと、温度が高
いにもかかわらず、ＴｉＳｉ2 膜１３０ａを介してのシ
リコンのＮ- 型拡散層１２６表面等への移動が容易では
なくなり、特に単結晶シリコン層１３６の膜厚の制御が
困難になる。
ン膜が多結晶シリコン膜に変換しない温度範囲で行なう
のが好ましい。非晶質シリコン膜が多結晶シリコン膜に
変換するような温度でこの熱処理を行なうと、温度が高
いにもかかわらず、ＴｉＳｉ2 膜１３０ａを介してのシ
リコンのＮ- 型拡散層１２６表面等への移動が容易では
なくなり、特に単結晶シリコン層１３６の膜厚の制御が
困難になる。
【００２９】次に、弗酸（ＨＦ），硝酸（ＨＮＯ3 ），
酢酸（ＣＨ3 ＣＯＯＨ）および水（Ｈ2 Ｏ）の混合液に
浸漬して、非晶質シリコン膜１２９ｂを選択的にエッチ
ング除去する。さらに、過酸化水素（Ｈ2 Ｏ2 ）と硝酸
との混合液に浸漬して、ＴｉＳｉ2 膜１３０ａを選択的
にエッチング除去する。フィールド酸化膜１０２とサイ
ドウォール・スペーサ１０５とをマスクにして、５×１
０-15 ｃｍ-2の砒素の３０ｋｅＶでのイオン注入を行な
い、１０００℃，１０秒間のＲＴＡと７００℃の電気炉
で１時間の熱処理とを行なう。このイオン注入と一連の
熱処理とにより、多結晶シリコン層１３４および単結晶
シリコン層１３６もそれぞれＮ+ 型になり、Ｎ+ 型の多
結晶シリコン膜パターン１４４とＮ+ 型拡散層１４６と
が形成される。Ｎ+ 型拡散層１４６の接合の深さは等価
的に深く１３０ｎｍ程度であるものの、当初のＰ型シリ
コン基板１０１表面（Ｎ- 型拡散層１２６表面）からは
実効的に浅く６０ｎｍ程度となり、Ｎ+ 型拡散層１４６
はＮ- 型拡散層１２６を１０ｎｍ程度深く突抜けている
ことになる〔図１（ｄ）〕。ここで、上記非晶質シリコ
ン膜１２９を膜厚は、Ｎ+ 型拡散層１４６の接合の深さ
の設定により決定される。すなわち、必要とする単結晶
シリコン層１３６の膜厚により決定される。この非晶質
シリコン膜１２９の膜厚の設定に付随して、上記第１の
チタン膜１２８の膜厚が決定される。なお、本実施例で
は、多結晶シリコン層１３４は形成段階からＮ+ 型にし
てあるが、ノンドープでもよい。これは例えば膜厚２０
０ｎｍ程度ならば、多結晶シリコン膜での拡散係数は単
結晶シリコンでの拡散係数より充分に高いことから、上
記Ｎ+ 型拡散層１４６形成のためのイオン注入および一
連の熱処理によりノンドープの多結晶シリコン膜パター
ンもＮ+ 型にすることが可能である。
酢酸（ＣＨ3 ＣＯＯＨ）および水（Ｈ2 Ｏ）の混合液に
浸漬して、非晶質シリコン膜１２９ｂを選択的にエッチ
ング除去する。さらに、過酸化水素（Ｈ2 Ｏ2 ）と硝酸
との混合液に浸漬して、ＴｉＳｉ2 膜１３０ａを選択的
にエッチング除去する。フィールド酸化膜１０２とサイ
ドウォール・スペーサ１０５とをマスクにして、５×１
０-15 ｃｍ-2の砒素の３０ｋｅＶでのイオン注入を行な
い、１０００℃，１０秒間のＲＴＡと７００℃の電気炉
で１時間の熱処理とを行なう。このイオン注入と一連の
熱処理とにより、多結晶シリコン層１３４および単結晶
シリコン層１３６もそれぞれＮ+ 型になり、Ｎ+ 型の多
結晶シリコン膜パターン１４４とＮ+ 型拡散層１４６と
が形成される。Ｎ+ 型拡散層１４６の接合の深さは等価
的に深く１３０ｎｍ程度であるものの、当初のＰ型シリ
コン基板１０１表面（Ｎ- 型拡散層１２６表面）からは
実効的に浅く６０ｎｍ程度となり、Ｎ+ 型拡散層１４６
はＮ- 型拡散層１２６を１０ｎｍ程度深く突抜けている
ことになる〔図１（ｄ）〕。ここで、上記非晶質シリコ
ン膜１２９を膜厚は、Ｎ+ 型拡散層１４６の接合の深さ
の設定により決定される。すなわち、必要とする単結晶
シリコン層１３６の膜厚により決定される。この非晶質
シリコン膜１２９の膜厚の設定に付随して、上記第１の
チタン膜１２８の膜厚が決定される。なお、本実施例で
は、多結晶シリコン層１３４は形成段階からＮ+ 型にし
てあるが、ノンドープでもよい。これは例えば膜厚２０
０ｎｍ程度ならば、多結晶シリコン膜での拡散係数は単
結晶シリコンでの拡散係数より充分に高いことから、上
記Ｎ+ 型拡散層１４６形成のためのイオン注入および一
連の熱処理によりノンドープの多結晶シリコン膜パター
ンもＮ+ 型にすることが可能である。
【００３０】続いて、スパッタリングにより、全面に膜
厚３０ｎｍ程度の第２のチタン膜（図示せず）を形成す
る。第３の熱処理である６５０℃で３０秒間のＲＴＡを
行ない、多結晶シリコン膜パターン１４４上面とＮ+ 型
拡散層１４６表面とにそれぞれＣ４９構造のＴｉＳｉ2
膜（図示せず）を選択的に形成する。未反応の第２のチ
タン膜をウェット・エッチングにより選択的に除去す
る。その後、第４の熱処理である８５０℃で３０秒間の
ＲＴＡを行ない、多結晶シリコン膜パターン１４４上面
とＮ+ 型拡散層１４６表面とに形成されたＣ４９構造の
ＴｉＳｉ2 膜をそれぞれＣ５４構造のＴｉＳｉ2 膜１５
４とＣ５４構造のＴｉＳｉ2 膜１５６とに相転移させ
る。その結果、Ｎ+ 型の多結晶シリコン膜パターン１４
４とＴｉＳｉ2 膜１５４とからなるゲート電極１０４，
およびＮ- 型拡散層１２６とＮ+ 型拡散層１４６とＴｉ
Ｓｉ2 膜１５６とからなるソース・ドレイン領域１０６
の形成が終了する〔図１（ｅ）〕。なお、第２のチタン
膜からＣ５４構造のＴｉＳｉ2膜１５４，１５６を形成
するのに第３の熱処理と未反応のチタン膜の除去と第４
の熱処理とを行なっているが、これはサイドウォール・
スペーサ１０５表面でのブリッジング現象によりＴｉＳ
ｉ2 膜１５４とＴｉＳｉ2 膜１５６との間のリーク電流
の増大，短絡を回避し、凝集によるＴｉＳｉ2 膜１５４
の抵抗値の増大を阻止するためである。その後、（図示
は省略するが）公知の技術により層間絶縁膜の形成，コ
ンタクト孔の開口，金属配線の形成等を行ない、Ｎチャ
ネルＭＯＳトランジスタが完成する。
厚３０ｎｍ程度の第２のチタン膜（図示せず）を形成す
る。第３の熱処理である６５０℃で３０秒間のＲＴＡを
行ない、多結晶シリコン膜パターン１４４上面とＮ+ 型
拡散層１４６表面とにそれぞれＣ４９構造のＴｉＳｉ2
膜（図示せず）を選択的に形成する。未反応の第２のチ
タン膜をウェット・エッチングにより選択的に除去す
る。その後、第４の熱処理である８５０℃で３０秒間の
ＲＴＡを行ない、多結晶シリコン膜パターン１４４上面
とＮ+ 型拡散層１４６表面とに形成されたＣ４９構造の
ＴｉＳｉ2 膜をそれぞれＣ５４構造のＴｉＳｉ2 膜１５
４とＣ５４構造のＴｉＳｉ2 膜１５６とに相転移させ
る。その結果、Ｎ+ 型の多結晶シリコン膜パターン１４
４とＴｉＳｉ2 膜１５４とからなるゲート電極１０４，
およびＮ- 型拡散層１２６とＮ+ 型拡散層１４６とＴｉ
Ｓｉ2 膜１５６とからなるソース・ドレイン領域１０６
の形成が終了する〔図１（ｅ）〕。なお、第２のチタン
膜からＣ５４構造のＴｉＳｉ2膜１５４，１５６を形成
するのに第３の熱処理と未反応のチタン膜の除去と第４
の熱処理とを行なっているが、これはサイドウォール・
スペーサ１０５表面でのブリッジング現象によりＴｉＳ
ｉ2 膜１５４とＴｉＳｉ2 膜１５６との間のリーク電流
の増大，短絡を回避し、凝集によるＴｉＳｉ2 膜１５４
の抵抗値の増大を阻止するためである。その後、（図示
は省略するが）公知の技術により層間絶縁膜の形成，コ
ンタクト孔の開口，金属配線の形成等を行ない、Ｎチャ
ネルＭＯＳトランジスタが完成する。
【００３１】上記第１の実施例では、単結晶シリコン層
１３６の形成が固相エピタキシャル成長であり、この単
結晶シリコン層１３６はファセットを有さない。このこ
とと、単結晶シリコン層１３６を形成した後にＮ+ 型拡
散層１４６を形成することとから、上記特開平２−１１
２０号公報（従来の第１の方法）および上記特開平２−
２２２１５３号公報（従来の第２の方法）に開示された
方法と異なり、本実施例では実効的に幅の狭いサイドウ
ォール・スペーサを採用しても実効的に接合の深さの浅
いソース・ドレイン拡散層を形成することが容易にな
る。さらにこれらソース・ドレイン拡散層を形成した後
にこれらの表面に自己整合的にＣ５４構造のＴｉＳｉ2
膜を形成することから、ＴｉＳｉ2 膜の膜厚を極端に薄
くする必要もなくなり、ソース・ドレイン領域（および
ゲート電極）の抵抗値を高することが避けられる。さら
にまた、本実施例によれば、ＣＶＤ法による単結晶シリ
コン層の選択エピタキシャル成長および自然酸化膜の除
去等の生産効率の低い工程やアライメント・マージンの
厳しいフォト・リソグラフィ工程も不要となり、サリサ
イド構造を有する微細なＭＯＳトランジスタが容易に製
造できる。
１３６の形成が固相エピタキシャル成長であり、この単
結晶シリコン層１３６はファセットを有さない。このこ
とと、単結晶シリコン層１３６を形成した後にＮ+ 型拡
散層１４６を形成することとから、上記特開平２−１１
２０号公報（従来の第１の方法）および上記特開平２−
２２２１５３号公報（従来の第２の方法）に開示された
方法と異なり、本実施例では実効的に幅の狭いサイドウ
ォール・スペーサを採用しても実効的に接合の深さの浅
いソース・ドレイン拡散層を形成することが容易にな
る。さらにこれらソース・ドレイン拡散層を形成した後
にこれらの表面に自己整合的にＣ５４構造のＴｉＳｉ2
膜を形成することから、ＴｉＳｉ2 膜の膜厚を極端に薄
くする必要もなくなり、ソース・ドレイン領域（および
ゲート電極）の抵抗値を高することが避けられる。さら
にまた、本実施例によれば、ＣＶＤ法による単結晶シリ
コン層の選択エピタキシャル成長および自然酸化膜の除
去等の生産効率の低い工程やアライメント・マージンの
厳しいフォト・リソグラフィ工程も不要となり、サリサ
イド構造を有する微細なＭＯＳトランジスタが容易に製
造できる。
【００３２】なお、上記第１の実施例では、Ｎ- 型拡散
層１２６を形成していたが、これを有さないＮチャネル
ＭＯＳトランジスタの形成にも本実施例は適用できる。
この場合、ソース・ドレイン領域１０６とゲート電極１
０４とがオフ・セットにならぬように、サイドウォール
・スペーサ１０５の幅の設定と、単結晶シリコン層１３
６（チタン膜１２８および非晶質シリコン膜１２９）の
膜厚設定と、Ｎ+ 型拡散層１４６の接合の深さの設定と
を総合的に配慮することが必要である。
層１２６を形成していたが、これを有さないＮチャネル
ＭＯＳトランジスタの形成にも本実施例は適用できる。
この場合、ソース・ドレイン領域１０６とゲート電極１
０４とがオフ・セットにならぬように、サイドウォール
・スペーサ１０５の幅の設定と、単結晶シリコン層１３
６（チタン膜１２８および非晶質シリコン膜１２９）の
膜厚設定と、Ｎ+ 型拡散層１４６の接合の深さの設定と
を総合的に配慮することが必要である。
【００３３】上記第１の実施例ではチタン膜１２８上に
非晶質シリコン膜１２９を形成したが、チタン膜１２８
と非晶質シリコン膜１２９との間に別の高融点金属膜を
形成しておく場合にも本実施例を応用できる。この別の
高融点金属膜としては、コバルト（Ｃｏ）膜，タングス
テン（Ｗ）膜あるいはニッケル（Ｎｉ）膜などがある。
チタン膜とこれら別の高融点金属膜との積層金属膜を採
用する場合、第１の熱処理により一様なシリサイド膜を
全面に形成し、第２の熱処理により単結晶シリコン層を
固相エピタキシャル成長させるためには、下層がチタン
膜からなることが重要である。
非晶質シリコン膜１２９を形成したが、チタン膜１２８
と非晶質シリコン膜１２９との間に別の高融点金属膜を
形成しておく場合にも本実施例を応用できる。この別の
高融点金属膜としては、コバルト（Ｃｏ）膜，タングス
テン（Ｗ）膜あるいはニッケル（Ｎｉ）膜などがある。
チタン膜とこれら別の高融点金属膜との積層金属膜を採
用する場合、第１の熱処理により一様なシリサイド膜を
全面に形成し、第２の熱処理により単結晶シリコン層を
固相エピタキシャル成長させるためには、下層がチタン
膜からなることが重要である。
【００３４】また、上記第１の実施例はＮチャネルＭＯ
Ｓトランジスタに適用したものであるが、本実施例はこ
れに限定されるものではなく、ＰチャネルＭＯＳトラン
ジスタあるいはＣＭＯＳトランジスタの製造方法にも応
用できる。
Ｓトランジスタに適用したものであるが、本実施例はこ
れに限定されるものではなく、ＰチャネルＭＯＳトラン
ジスタあるいはＣＭＯＳトランジスタの製造方法にも応
用できる。
【００３５】ＣＭＯＳトランジスタの製造方法に上記第
１の実施例を応用する場合、所要の導電型のシリコン基
板の表面に所要のウェルを形成し、ゲート電極形成予定
領域にＮ+ 型の多結晶シリコン膜パターン１２４の代り
に（例えば膜厚２００ｎｍ程度の）ノンドープの多結晶
シリコン膜パターンを形成し、Ｎ- 型拡散層１２６の形
成と前後してＰ- 型拡散層を形成し、さらに、Ｎ+ 型拡
散層１４６を形成した後、５×１０-15 ｃｍ-2の２弗化
ボロン（ＢＦ2 ）の２０ｋｅＶでのイオン注入，１００
０℃で１０秒間のＲＴＡおよび７００℃の電気炉で１時
間の熱処理により、等価的に１３０ｎｍ程度の接合の深
さ（Ｎ+ 型拡散層１４６と同じ）を有するＰ+ 型拡散層
を形成する。これらのことを除いて、上記第１の実施例
の同様の製造方法により形成できる。上記特開平２−１
１２０号公報（従来の第１の方法）をＣＭＯＳトランジ
スタ（もしくはＰチャネルＭＯＳトランジスタ）に適用
する場合、Ｐ+ 型拡散層を形成した後にチタン膜および
非晶質シリコン膜の形成，ＴｉＳｉ2 膜の形成が行なわ
れるが、シリサイド化反応のための熱処理温度が高いこ
とからも、この反応はＰ+ 型拡散層表面でも発生してし
まい、Ｐ+ 型拡散層表面に形成されるＴｉＳｉ2 膜の膜
厚はＮ+ 型拡散層表面に形成されるＴｉＳｉ2 膜の膜厚
より厚くなる。そのため、Ｐ+ 型拡散層の接合の深さは
これを見込んでさらに深くしておくことが必要となり、
ますます微細化への適用が困難になる。これに対して、
ＣＭＯＳトランジスタの製造方法に本実施例を応用する
場合、Ｐ+ 型拡散層（Ｎ+ 型拡散層）を形成する前に、
これらの形成予定領域に固相エピタキシャル成長による
単結晶シリコン層を形成しておくため、このような支障
は回避される。
１の実施例を応用する場合、所要の導電型のシリコン基
板の表面に所要のウェルを形成し、ゲート電極形成予定
領域にＮ+ 型の多結晶シリコン膜パターン１２４の代り
に（例えば膜厚２００ｎｍ程度の）ノンドープの多結晶
シリコン膜パターンを形成し、Ｎ- 型拡散層１２６の形
成と前後してＰ- 型拡散層を形成し、さらに、Ｎ+ 型拡
散層１４６を形成した後、５×１０-15 ｃｍ-2の２弗化
ボロン（ＢＦ2 ）の２０ｋｅＶでのイオン注入，１００
０℃で１０秒間のＲＴＡおよび７００℃の電気炉で１時
間の熱処理により、等価的に１３０ｎｍ程度の接合の深
さ（Ｎ+ 型拡散層１４６と同じ）を有するＰ+ 型拡散層
を形成する。これらのことを除いて、上記第１の実施例
の同様の製造方法により形成できる。上記特開平２−１
１２０号公報（従来の第１の方法）をＣＭＯＳトランジ
スタ（もしくはＰチャネルＭＯＳトランジスタ）に適用
する場合、Ｐ+ 型拡散層を形成した後にチタン膜および
非晶質シリコン膜の形成，ＴｉＳｉ2 膜の形成が行なわ
れるが、シリサイド化反応のための熱処理温度が高いこ
とからも、この反応はＰ+ 型拡散層表面でも発生してし
まい、Ｐ+ 型拡散層表面に形成されるＴｉＳｉ2 膜の膜
厚はＮ+ 型拡散層表面に形成されるＴｉＳｉ2 膜の膜厚
より厚くなる。そのため、Ｐ+ 型拡散層の接合の深さは
これを見込んでさらに深くしておくことが必要となり、
ますます微細化への適用が困難になる。これに対して、
ＣＭＯＳトランジスタの製造方法に本実施例を応用する
場合、Ｐ+ 型拡散層（Ｎ+ 型拡散層）を形成する前に、
これらの形成予定領域に固相エピタキシャル成長による
単結晶シリコン層を形成しておくため、このような支障
は回避される。
【００３６】半導体装置の製造工程の断面図である図３
を参照すると、本発明の第２の実施例によるＮチャネル
ＭＯＳトランジスタは、以下のように形成される。
を参照すると、本発明の第２の実施例によるＮチャネル
ＭＯＳトランジスタは、以下のように形成される。
【００３７】まず、Ｐ型シリコン基板２０１表面の素子
分離領域に選択酸化によりフィールド酸化膜２０２を形
成し、素子形成領域に熱酸化により膜厚が５ｎｍ程度の
ゲート酸化膜２０３を形成する。ＣＶＤ法等により全面
に膜厚２００ｎｍ程度の多結晶シリコン膜（Ｎ+ 型もし
くはノンドープ）を形成し、この膜をパターニングして
ゲート電極形成予定領域に多結晶シリコン膜パターン２
２４を形成する。ゲート酸化膜２０３上でのこの多結晶
シリコン膜パターン２２４の幅（ゲート長）は０．１２
μｍ程度である。ＣＶＤ法により膜厚が２０ｎｍ程度の
酸化シリコン膜を全面に形成し、これ（とゲート酸化膜
２０３と）をエッチバックして多結晶シリコン膜パター
ン２２４側面にサイドウォール・スペーサ２０５を形成
する。なお、サイドウォール・スペーサ２０５を構成す
る材料は、酸化シリコン膜に限定されるものではなく、
窒化シリコン膜でもよい。稀弗酸液に浸漬して、Ｐ型シ
リコン基板２０１の露出面を清浄化する。次に、アルゴ
ン中でのスパッタリングにより、膜厚３５ｎｍ程度のチ
タン膜２５３を全面に形成する。次に、第１の熱処理と
して６５０℃で３０秒間のＲＴＡを行ない、多結晶シリ
コン膜パターン２２４上面とソース・ドレイン拡散層の
形成予定領域であるＰ型シリコン基板２０１表面とに、
それぞれ選択的に膜厚６０ｎｍ程度のＣ４９構造のＴｉ
Ｓｉ2 膜２５４とＴｉＳｉ2 膜２５６とを形成する〔図
３（ａ）〕。
分離領域に選択酸化によりフィールド酸化膜２０２を形
成し、素子形成領域に熱酸化により膜厚が５ｎｍ程度の
ゲート酸化膜２０３を形成する。ＣＶＤ法等により全面
に膜厚２００ｎｍ程度の多結晶シリコン膜（Ｎ+ 型もし
くはノンドープ）を形成し、この膜をパターニングして
ゲート電極形成予定領域に多結晶シリコン膜パターン２
２４を形成する。ゲート酸化膜２０３上でのこの多結晶
シリコン膜パターン２２４の幅（ゲート長）は０．１２
μｍ程度である。ＣＶＤ法により膜厚が２０ｎｍ程度の
酸化シリコン膜を全面に形成し、これ（とゲート酸化膜
２０３と）をエッチバックして多結晶シリコン膜パター
ン２２４側面にサイドウォール・スペーサ２０５を形成
する。なお、サイドウォール・スペーサ２０５を構成す
る材料は、酸化シリコン膜に限定されるものではなく、
窒化シリコン膜でもよい。稀弗酸液に浸漬して、Ｐ型シ
リコン基板２０１の露出面を清浄化する。次に、アルゴ
ン中でのスパッタリングにより、膜厚３５ｎｍ程度のチ
タン膜２５３を全面に形成する。次に、第１の熱処理と
して６５０℃で３０秒間のＲＴＡを行ない、多結晶シリ
コン膜パターン２２４上面とソース・ドレイン拡散層の
形成予定領域であるＰ型シリコン基板２０１表面とに、
それぞれ選択的に膜厚６０ｎｍ程度のＣ４９構造のＴｉ
Ｓｉ2 膜２５４とＴｉＳｉ2 膜２５６とを形成する〔図
３（ａ）〕。
【００３８】次に、過酸化水素と硝酸との混合液に浸漬
して、未反応のチタン膜２５３を選択的に除去する。そ
の後、膜厚７０ｎｍ程度の非晶質シリコン膜２２９を全
面に形成する〔図３（ｂ）〕。本実施例では、上記第１
の実施例と異なり、ＴｉＳｉ2 膜２５４，２５６を形成
した後に非晶質シリコン膜２２９を形成するため、上記
第１の実施例の第１のチタン膜１２８の膜厚の設定の制
約に比べて、チタン膜２５３の膜厚の設定にはある程度
の自由度がある。
して、未反応のチタン膜２５３を選択的に除去する。そ
の後、膜厚７０ｎｍ程度の非晶質シリコン膜２２９を全
面に形成する〔図３（ｂ）〕。本実施例では、上記第１
の実施例と異なり、ＴｉＳｉ2 膜２５４，２５６を形成
した後に非晶質シリコン膜２２９を形成するため、上記
第１の実施例の第１のチタン膜１２８の膜厚の設定の制
約に比べて、チタン膜２５３の膜厚の設定にはある程度
の自由度がある。
【００３９】次に、５００〜６００℃（上記第１の熱処
理より高い）の窒素雰囲気で２時間の第２の熱処理を行
なう。これにより、多結晶シリコン膜パターン２２４上
面には選択的に膜厚７０ｎｍ程度の多結晶シリコン層２
３４が固相成長し、ソース・ドレイン拡散層の形成予定
領域であるＰ型シリコン基板２０１表面には選択的に膜
厚７０ｎｍ程度の単結晶シリコン層２３６が固相エピタ
キシャル成長し、ＴｉＳｉ2 膜２５４は多結晶シリコン
層２３４表面を覆う姿態を有したＴｉＳｉ2 膜２５４ａ
に置換され、ＴｉＳｉ2 膜２５６は単結晶シリコン層２
３６表面を覆う姿態を有したＴｉＳｉ2 膜２５６ａに置
換され、フィールド酸化膜２０２表面上およびサイドウ
ォール・スペーサ２０５表面上にのみ非晶質シリコン膜
２２９ａが残置される。多結晶シリコン層２３４および
単結晶シリコン層２３６の膜厚は、非晶質シリコン膜２
２９の膜厚と第２の熱処理の条件とにより決定される
〔図３（ｃ）〕。
理より高い）の窒素雰囲気で２時間の第２の熱処理を行
なう。これにより、多結晶シリコン膜パターン２２４上
面には選択的に膜厚７０ｎｍ程度の多結晶シリコン層２
３４が固相成長し、ソース・ドレイン拡散層の形成予定
領域であるＰ型シリコン基板２０１表面には選択的に膜
厚７０ｎｍ程度の単結晶シリコン層２３６が固相エピタ
キシャル成長し、ＴｉＳｉ2 膜２５４は多結晶シリコン
層２３４表面を覆う姿態を有したＴｉＳｉ2 膜２５４ａ
に置換され、ＴｉＳｉ2 膜２５６は単結晶シリコン層２
３６表面を覆う姿態を有したＴｉＳｉ2 膜２５６ａに置
換され、フィールド酸化膜２０２表面上およびサイドウ
ォール・スペーサ２０５表面上にのみ非晶質シリコン膜
２２９ａが残置される。多結晶シリコン層２３４および
単結晶シリコン層２３６の膜厚は、非晶質シリコン膜２
２９の膜厚と第２の熱処理の条件とにより決定される
〔図３（ｃ）〕。
【００４０】次に、非晶質シリコン膜２２９ａを上記第
１の実施例と同様の方法により選択的に除去する。フィ
ールド酸化膜２０２とサイドウォール・スペーサ２０５
とをマスクにして、５×１０-15 ｃｍ-2の砒素の７０ｋ
ｅＶでのイオン注入を行ない、７５０℃の電気炉で３０
分間の熱押し込みを行なう。このイオン注入と熱押し込
みとにより、Ｎ+ 型の多結晶シリコン膜パターン２４４
とＮ+ 型拡散層２４６とが形成される。同時に、Ｃ４９
構造のＴｉＳｉ2 膜２５４ａ，２５６ａは、それぞれＣ
５４構造のＴｉＳｉ2 膜２５４ｂ，２５６ｂに相転移す
る。Ｎ+ 型拡散層２４６の接合の深さは等価的に深く１
２０ｎｍ程度ある。この結果、Ｎ+ 型の多結晶シリコン
膜パターン２４４とＴｉＳｉ2 膜２５４ｂとからなるゲ
ート電極２０４，およびＮ+ 型拡散層２４６とＴｉＳｉ
2 膜２５６ｂとからなるソース・ドレイン領域２０６の
形成が終了する〔図３（ｄ）〕。なお、Ｎ+ 型拡散層２
４６形成のためのイオン注入および熱押し込みの上記条
件は、所望の接合の深さ，ＴｉＳｉ2 膜２５６ｂの膜厚
および単結晶シリコン層２３６の膜厚を考慮して決定さ
れる。その後、（図示は省略するが）公知の技術により
層間絶縁膜の形成，コンタクト孔の開口，金属配線の形
成等を行ない、ＮチャネルＭＯＳトランジスタが完成す
る。
１の実施例と同様の方法により選択的に除去する。フィ
ールド酸化膜２０２とサイドウォール・スペーサ２０５
とをマスクにして、５×１０-15 ｃｍ-2の砒素の７０ｋ
ｅＶでのイオン注入を行ない、７５０℃の電気炉で３０
分間の熱押し込みを行なう。このイオン注入と熱押し込
みとにより、Ｎ+ 型の多結晶シリコン膜パターン２４４
とＮ+ 型拡散層２４６とが形成される。同時に、Ｃ４９
構造のＴｉＳｉ2 膜２５４ａ，２５６ａは、それぞれＣ
５４構造のＴｉＳｉ2 膜２５４ｂ，２５６ｂに相転移す
る。Ｎ+ 型拡散層２４６の接合の深さは等価的に深く１
２０ｎｍ程度ある。この結果、Ｎ+ 型の多結晶シリコン
膜パターン２４４とＴｉＳｉ2 膜２５４ｂとからなるゲ
ート電極２０４，およびＮ+ 型拡散層２４６とＴｉＳｉ
2 膜２５６ｂとからなるソース・ドレイン領域２０６の
形成が終了する〔図３（ｄ）〕。なお、Ｎ+ 型拡散層２
４６形成のためのイオン注入および熱押し込みの上記条
件は、所望の接合の深さ，ＴｉＳｉ2 膜２５６ｂの膜厚
および単結晶シリコン層２３６の膜厚を考慮して決定さ
れる。その後、（図示は省略するが）公知の技術により
層間絶縁膜の形成，コンタクト孔の開口，金属配線の形
成等を行ない、ＮチャネルＭＯＳトランジスタが完成す
る。
【００４１】上記第２の実施例は、上記第１の実施例の
有する効果を有している。さらに、本実施例では上記第
１の実施例とことなり第２のチタン膜を必要としない等
のことから、本実施例の方が上記第１の実施例より簡潔
な製造方法となる。
有する効果を有している。さらに、本実施例では上記第
１の実施例とことなり第２のチタン膜を必要としない等
のことから、本実施例の方が上記第１の実施例より簡潔
な製造方法となる。
【００４２】なお、上記第２の実施例ではＮ- 型拡散層
を設けていないが、ＬＤＤ構造のソース・ドレイン拡散
層のＮチャネルＭＯＳトランジスタの製造に本実施例を
適用することは容易である。この場合には、チタン膜２
５３がシリサイド化してＴｉＳｉ2 膜２５６になるとき
に減る分を考慮してＮ- 型拡散層の接合の深さを設定
し、サイドウォール・スペーサ２０５の幅を厚目に設定
することが必要である。また、本実施例は、上記第１の
実施例と同様に、ＰチャネルＭＯＳトランジスタあるい
はＣＭＯＳトランジスタの製造方法にも応用できる。
を設けていないが、ＬＤＤ構造のソース・ドレイン拡散
層のＮチャネルＭＯＳトランジスタの製造に本実施例を
適用することは容易である。この場合には、チタン膜２
５３がシリサイド化してＴｉＳｉ2 膜２５６になるとき
に減る分を考慮してＮ- 型拡散層の接合の深さを設定
し、サイドウォール・スペーサ２０５の幅を厚目に設定
することが必要である。また、本実施例は、上記第１の
実施例と同様に、ＰチャネルＭＯＳトランジスタあるい
はＣＭＯＳトランジスタの製造方法にも応用できる。
【００４３】ＣＭＯＳトランジスタの製造方法に上記第
２の実施例を応用する場合、Ｐ+ 型拡散層は、Ｎ+ 型拡
散層２４６を形成した後、５×１０-15 ｃｍ-2の２弗化
ボロン（ＢＦ2 ）を５０ｋｅＶでイオン注入し、７５０
℃の電気炉で３０分間の熱処理により形成される。この
Ｐ+ 型拡散層も等価的に１２０ｎｍ程度の接合の深さ
（Ｎ+ 型拡散層２４６と同じ）を有する 半導体装置の製造工程の断面図である図４を参照する
と、本発明の第３の実施例によるＮチャネルＭＯＳトラ
ンジスタは、以下のように形成される。
２の実施例を応用する場合、Ｐ+ 型拡散層は、Ｎ+ 型拡
散層２４６を形成した後、５×１０-15 ｃｍ-2の２弗化
ボロン（ＢＦ2 ）を５０ｋｅＶでイオン注入し、７５０
℃の電気炉で３０分間の熱処理により形成される。この
Ｐ+ 型拡散層も等価的に１２０ｎｍ程度の接合の深さ
（Ｎ+ 型拡散層２４６と同じ）を有する 半導体装置の製造工程の断面図である図４を参照する
と、本発明の第３の実施例によるＮチャネルＭＯＳトラ
ンジスタは、以下のように形成される。
【００４４】まず、Ｐ型シリコン基板３０１表面の素子
分離領域に選択酸化によりフィールド酸化膜３０２を形
成し、素子形成領域に熱酸化により膜厚が５ｎｍ程度の
ゲート酸化膜３０３を形成する。ＣＶＤ法等により全面
に膜厚２００ｎｍ程度の多結晶シリコン膜（Ｎ+ 型もし
くはノンドープ）を形成し、この膜をパターニングして
ゲート電極形成予定領域に多結晶シリコン膜パターン３
２４を形成する。ゲート酸化膜３０３上でのこの多結晶
シリコン膜パターン３２４の幅（ゲート長）は０．１２
μｍ程度である。ＣＶＤ法により膜厚が２０ｎｍ程度の
酸化シリコン膜を全面に形成し、これ（とゲート酸化膜
３０３と）をエッチバックして多結晶シリコン膜パター
ン３２４側面にサイドウォール・スペーサ３０５を形成
する。なお、サイドウォール・スペーサ３０５を構成す
る材料は、酸化シリコン膜に限定されるものではなく、
窒化シリコン膜でもよい。稀弗酸液に浸漬して、Ｐ型シ
リコン基板３０１の露出表面を清浄化する。この段階で
は、Ｐ型シリコン基板３０１の露出表面等には自然酸化
膜３１６が残っている。次に、アルゴン中でのスパッタ
リングにより、膜厚１５０ｎｍ程度のシリコンリッチな
ＴｉＳｉX 膜３２７（Ｘ〉２，例えばＸ＝４）を全面に
形成する〔図４（ａ）〕。
分離領域に選択酸化によりフィールド酸化膜３０２を形
成し、素子形成領域に熱酸化により膜厚が５ｎｍ程度の
ゲート酸化膜３０３を形成する。ＣＶＤ法等により全面
に膜厚２００ｎｍ程度の多結晶シリコン膜（Ｎ+ 型もし
くはノンドープ）を形成し、この膜をパターニングして
ゲート電極形成予定領域に多結晶シリコン膜パターン３
２４を形成する。ゲート酸化膜３０３上でのこの多結晶
シリコン膜パターン３２４の幅（ゲート長）は０．１２
μｍ程度である。ＣＶＤ法により膜厚が２０ｎｍ程度の
酸化シリコン膜を全面に形成し、これ（とゲート酸化膜
３０３と）をエッチバックして多結晶シリコン膜パター
ン３２４側面にサイドウォール・スペーサ３０５を形成
する。なお、サイドウォール・スペーサ３０５を構成す
る材料は、酸化シリコン膜に限定されるものではなく、
窒化シリコン膜でもよい。稀弗酸液に浸漬して、Ｐ型シ
リコン基板３０１の露出表面を清浄化する。この段階で
は、Ｐ型シリコン基板３０１の露出表面等には自然酸化
膜３１６が残っている。次に、アルゴン中でのスパッタ
リングにより、膜厚１５０ｎｍ程度のシリコンリッチな
ＴｉＳｉX 膜３２７（Ｘ〉２，例えばＸ＝４）を全面に
形成する〔図４（ａ）〕。
【００４５】次に、５００℃で３時間の第１の熱処理を
行なう。これにより、多結晶シリコン膜パターン３２４
上面では、膜厚５０ｎｍ程度の多結晶シリコン層３３４
が固相成長し、この多結晶シリコン層３３４表面は第１
のＴｉＳｉ2 膜３３０により覆われる。また、Ｐ型シリ
コン基板３０１の露出表面では、膜厚５０ｎｍ程度の単
結晶シリコン層３３６が固相エピタキシャル成長し、こ
の単結晶シリコン層３３６表面もＴｉＳｉ2 膜３３０に
より覆われる。さらに、フィールド酸化膜３０２表面お
よびサイドウォール・スペーサ３０５表面には、ＴｉＳ
ｉX 膜３２７ａが残置される。多結晶シリコン膜パター
ン３２４上面およびＰ型シリコン基板３０１の露出表面
では、ＴｉＳｉX 膜３２７ａから過剰なシリコンがこれ
らの面に析出し、その結果ＴｉＳｉX 膜３２７ａが第１
のＴｉＳｉ2 膜３３０に変換される〔図４（ｂ）〕。
行なう。これにより、多結晶シリコン膜パターン３２４
上面では、膜厚５０ｎｍ程度の多結晶シリコン層３３４
が固相成長し、この多結晶シリコン層３３４表面は第１
のＴｉＳｉ2 膜３３０により覆われる。また、Ｐ型シリ
コン基板３０１の露出表面では、膜厚５０ｎｍ程度の単
結晶シリコン層３３６が固相エピタキシャル成長し、こ
の単結晶シリコン層３３６表面もＴｉＳｉ2 膜３３０に
より覆われる。さらに、フィールド酸化膜３０２表面お
よびサイドウォール・スペーサ３０５表面には、ＴｉＳ
ｉX 膜３２７ａが残置される。多結晶シリコン膜パター
ン３２４上面およびＰ型シリコン基板３０１の露出表面
では、ＴｉＳｉX 膜３２７ａから過剰なシリコンがこれ
らの面に析出し、その結果ＴｉＳｉX 膜３２７ａが第１
のＴｉＳｉ2 膜３３０に変換される〔図４（ｂ）〕。
【００４６】次に、過酸化水素と硝酸との混合液に浸漬
して、上記ＴｉＳｉX 膜３２７ａおよびＴｉＳｉ2 膜３
３０を選択的にエッチング除去する。フィールド酸化膜
３０２とサイドウォール・スペーサ３０５とをマスクに
して、３×１０-15 ｃｍ-2の砒素の３０ｋｅＶでのイオ
ン注入を行ない、１０００℃，１０秒間のＲＴＡを行な
う。このイオン注入と熱処理とにより、多結晶シリコン
層３３４および単結晶シリコン層３３６もそれぞれＮ+
型になり、Ｎ+ 型の多結晶シリコン膜パターン３４４と
Ｎ+ 型拡散層３４６とが形成される。Ｎ+ 型拡散層３４
６の接合の深さは等価的に深く１００ｎｍ程度であるも
のの、当初のＰ型シリコン基板３０１表面からは実効的
に浅く５０ｎｍ程度となる〔図４（ｃ）〕。
して、上記ＴｉＳｉX 膜３２７ａおよびＴｉＳｉ2 膜３
３０を選択的にエッチング除去する。フィールド酸化膜
３０２とサイドウォール・スペーサ３０５とをマスクに
して、３×１０-15 ｃｍ-2の砒素の３０ｋｅＶでのイオ
ン注入を行ない、１０００℃，１０秒間のＲＴＡを行な
う。このイオン注入と熱処理とにより、多結晶シリコン
層３３４および単結晶シリコン層３３６もそれぞれＮ+
型になり、Ｎ+ 型の多結晶シリコン膜パターン３４４と
Ｎ+ 型拡散層３４６とが形成される。Ｎ+ 型拡散層３４
６の接合の深さは等価的に深く１００ｎｍ程度であるも
のの、当初のＰ型シリコン基板３０１表面からは実効的
に浅く５０ｎｍ程度となる〔図４（ｃ）〕。
【００４７】続いて、スパッタリングにより、全面に膜
厚２５ｎｍ程度のチタン膜（図示せず）を形成する。第
２の熱処理である６５０℃で３０秒間のＲＴＡを行な
い、多結晶シリコン膜パターン３４４上面とＮ+ 型拡散
層３４６表面とにそれぞれＣ４９構造のＴｉＳｉ2 膜
（図示せず）を選択的に形成する。未反応のチタン膜を
ウェット・エッチングにより選択的に除去する。その
後、第３の熱処理である７８０℃で６０秒間のＲＴＡを
行ない、多結晶シリコン膜パターン３４４上面とＮ+型
拡散層３４６表面とに形成されたＣ４９構造のＴｉＳｉ
2 膜をそれぞれＣ５４構造のＴｉＳｉ2 膜３５４とＣ５
４構造のＴｉＳｉ2 膜３５６とに相転移させる。その結
果、Ｎ+ 型の多結晶シリコン膜パターン３４４とＴｉＳ
ｉ2 膜３５４とからなるゲート電極３０４，およびＮ+
型拡散層３４６とＴｉＳｉ2 膜３５６とからなるソース
・ドレイン領域３０６の形成が終了する〔図４
（ｄ）〕。その後、（図示は省略するが）公知の技術に
より層間絶縁膜の形成，コンタクト孔の開口，金属配線
の形成等を行ない、ＮチャネルＭＯＳトランジスタが完
成する。
厚２５ｎｍ程度のチタン膜（図示せず）を形成する。第
２の熱処理である６５０℃で３０秒間のＲＴＡを行な
い、多結晶シリコン膜パターン３４４上面とＮ+ 型拡散
層３４６表面とにそれぞれＣ４９構造のＴｉＳｉ2 膜
（図示せず）を選択的に形成する。未反応のチタン膜を
ウェット・エッチングにより選択的に除去する。その
後、第３の熱処理である７８０℃で６０秒間のＲＴＡを
行ない、多結晶シリコン膜パターン３４４上面とＮ+型
拡散層３４６表面とに形成されたＣ４９構造のＴｉＳｉ
2 膜をそれぞれＣ５４構造のＴｉＳｉ2 膜３５４とＣ５
４構造のＴｉＳｉ2 膜３５６とに相転移させる。その結
果、Ｎ+ 型の多結晶シリコン膜パターン３４４とＴｉＳ
ｉ2 膜３５４とからなるゲート電極３０４，およびＮ+
型拡散層３４６とＴｉＳｉ2 膜３５６とからなるソース
・ドレイン領域３０６の形成が終了する〔図４
（ｄ）〕。その後、（図示は省略するが）公知の技術に
より層間絶縁膜の形成，コンタクト孔の開口，金属配線
の形成等を行ない、ＮチャネルＭＯＳトランジスタが完
成する。
【００４８】上記第３の実施例は、上記第１の実施例の
有する効果を有している。
有する効果を有している。
【００４９】なお、上記第３の実施例でもＮ- 型拡散層
を設けていないが、ＬＤＤ構造のソース・ドレイン拡散
層のＮチャネルＭＯＳトランジスタの製造に本実施例を
適用することは容易である。
を設けていないが、ＬＤＤ構造のソース・ドレイン拡散
層のＮチャネルＭＯＳトランジスタの製造に本実施例を
適用することは容易である。
【００５０】上記第３の実施例では、単結晶シリコン層
３３６を固相エピタキシャル成長されるためのソースと
してシリコンリッチなＴｉＳｉX 膜３２７を用いたが、
シリコンリッチでチタンとチタン以外の高融点金属とを
含んでいる高融点金属シリサイド膜をこのＴｉＳｉX 膜
３２７の代りに用いる場合、本実施例の応用は可能であ
る。
３３６を固相エピタキシャル成長されるためのソースと
してシリコンリッチなＴｉＳｉX 膜３２７を用いたが、
シリコンリッチでチタンとチタン以外の高融点金属とを
含んでいる高融点金属シリサイド膜をこのＴｉＳｉX 膜
３２７の代りに用いる場合、本実施例の応用は可能であ
る。
【００５１】また、上記第３の実施例は、上記第１，第
２の実施例と同様に、ＰチャネルＭＯＳトランジスタあ
るいはＣＭＯＳトランジスタの製造方法にも応用でき
る。
２の実施例と同様に、ＰチャネルＭＯＳトランジスタあ
るいはＣＭＯＳトランジスタの製造方法にも応用でき
る。
【００５２】ＣＭＯＳトランジスタの製造方法に上記第
２の実施例を応用する場合、Ｐ+ 型拡散層は、Ｎ+ 型拡
散層３４６を形成した後、３×１０-15 ｃｍ-2の２弗化
ボロン（ＢＦ2 ）を１０ｋｅＶでイオン注入し、６５０
℃，３０秒間のＲＴＡにより形成される。このＰ+ 型拡
散層も等価的に１００ｎｍ程度の接合の深さ（Ｎ+ 型拡
散層３４６と同じ）を有する。
２の実施例を応用する場合、Ｐ+ 型拡散層は、Ｎ+ 型拡
散層３４６を形成した後、３×１０-15 ｃｍ-2の２弗化
ボロン（ＢＦ2 ）を１０ｋｅＶでイオン注入し、６５０
℃，３０秒間のＲＴＡにより形成される。このＰ+ 型拡
散層も等価的に１００ｎｍ程度の接合の深さ（Ｎ+ 型拡
散層３４６と同じ）を有する。
【００５３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ソース・ドレイン拡散層が形成されるべ
きシリコン基板の表面に、自然酸化膜を除去することな
く、２ケイ化チタン膜もしくはシリコンリッチなケイ化
チタン膜をソースとする固相エピタクシャル成長による
単結晶シリコン層を形成し、その後にこの単結晶シリコ
ン層を含めたシリコン基板の表面に接合の深さの実効的
に浅いソース・ドレイン拡散層を形成する。この単結晶
シリコン層は、ＣＶＤ法による選択エピタキシャル・単
結晶シリコン層の異なり、ファセットを有さない。ま
た、絶縁膜からなるサイドウォール・スペーサの膜厚を
必要以上に厚くする必要はない。さらにまた、このソー
ス・ドレイン拡散層の接合の深さは等価的には深くなる
が、当初のシリコン基板表面から見た実効的な深さは浅
くできる。
の製造方法は、ソース・ドレイン拡散層が形成されるべ
きシリコン基板の表面に、自然酸化膜を除去することな
く、２ケイ化チタン膜もしくはシリコンリッチなケイ化
チタン膜をソースとする固相エピタクシャル成長による
単結晶シリコン層を形成し、その後にこの単結晶シリコ
ン層を含めたシリコン基板の表面に接合の深さの実効的
に浅いソース・ドレイン拡散層を形成する。この単結晶
シリコン層は、ＣＶＤ法による選択エピタキシャル・単
結晶シリコン層の異なり、ファセットを有さない。ま
た、絶縁膜からなるサイドウォール・スペーサの膜厚を
必要以上に厚くする必要はない。さらにまた、このソー
ス・ドレイン拡散層の接合の深さは等価的には深くなる
が、当初のシリコン基板表面から見た実効的な深さは浅
くできる。
【００５４】このため、本発明によれば、実効的に接合
の深さの浅いソース・ドレイン拡散層を有し，低抵抗化
されたソース・ドレイン領域を有し，サリサイド構造の
微細なＭＯＳトランジスタが、生産効率に支障を生じず
に，容易に製造できる。
の深さの浅いソース・ドレイン拡散層を有し，低抵抗化
されたソース・ドレイン領域を有し，サリサイド構造の
微細なＭＯＳトランジスタが、生産効率に支障を生じず
に，容易に製造できる。
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】上記第１の実施例の構成を説明するための図で
あり、主要製造工程におけるソース・ドレイン領域にな
る部分での深さ方向の構成元素の濃度プロファイルを示
す図である。
あり、主要製造工程におけるソース・ドレイン領域にな
る部分での深さ方向の構成元素の濃度プロファイルを示
す図である。
【図３】本発明の第２の実施例の製造工程と断面図であ
る。
る。
【図４】本発明の第３の実施例の製造工程の断面図であ
る。
る。
【図５】従来の半導体装置の製造工程の断面図である。
【図６】別の従来の半導体装置の製造工程の断面図であ
る。
る。
【符号の説明】 １０１，２０１，３０１，５０１ Ｐ型シリコン基板 １０２，２０２，３０２，４０２，５０２ フィール
ド酸化膜 １０３，２０３，３０３，４０３，５０３ ゲート酸
化膜 １０４，２０４，３０４ ゲート電極 １０５，２０５，３０５，４０５，５０５，５１５
サイドウォール・スペーサ １０６，２０６，３０６，５０６ ソース・ドレイン
領域 １１６，３１６，５１６ 自然酸化膜 １２４，１４４，２２４，２４４，３２４，３４４
多結晶シリコン膜パターン １２６，５２６ Ｎ- 型拡散層 １２８，２５３，４２８，４２８ａ チタン膜 １２９，１２９ａ，１２９ｂ，２２９，２２９ａ，４２
９，４２９ａ 非晶質シリコン膜 １３０，１３０ａ，１５４，１５６，２５４，２５４
ａ，２５４ｂ，２５６，２５６ａ，２５６ｂ，３３０，
３５４，３５６，４３０Ａ，４３０Ｂ，５５４，５５６
ＴｉＳｉ2 膜 １３４，２３４，３３４ 多結晶シリコン層 １３６，２３６，３３６，５３６ 単結晶シリコン層 １４６，２４６，３４６，５４６ Ｎ+ 型拡散層 ３２７，３２７ａ ＴｉＳｉX 膜（Ｘ〉２） ４０１ シリコン基板 ４０４，５０４ 多結晶シリコンゲート電極 ４０６ ソース・ドレイン拡散層 ５１３ 酸化シリコン膜
ド酸化膜 １０３，２０３，３０３，４０３，５０３ ゲート酸
化膜 １０４，２０４，３０４ ゲート電極 １０５，２０５，３０５，４０５，５０５，５１５
サイドウォール・スペーサ １０６，２０６，３０６，５０６ ソース・ドレイン
領域 １１６，３１６，５１６ 自然酸化膜 １２４，１４４，２２４，２４４，３２４，３４４
多結晶シリコン膜パターン １２６，５２６ Ｎ- 型拡散層 １２８，２５３，４２８，４２８ａ チタン膜 １２９，１２９ａ，１２９ｂ，２２９，２２９ａ，４２
９，４２９ａ 非晶質シリコン膜 １３０，１３０ａ，１５４，１５６，２５４，２５４
ａ，２５４ｂ，２５６，２５６ａ，２５６ｂ，３３０，
３５４，３５６，４３０Ａ，４３０Ｂ，５５４，５５６
ＴｉＳｉ2 膜 １３４，２３４，３３４ 多結晶シリコン層 １３６，２３６，３３６，５３６ 単結晶シリコン層 １４６，２４６，３４６，５４６ Ｎ+ 型拡散層 ３２７，３２７ａ ＴｉＳｉX 膜（Ｘ〉２） ４０１ シリコン基板 ４０４，５０４ 多結晶シリコンゲート電極 ４０６ ソース・ドレイン拡散層 ５１３ 酸化シリコン膜
Claims (6)
- 【請求項１】 一導電型のシリコン基板の表面の素子分
離領域にフィールド酸化膜を形成し、該シリコン基板の
表面の素子形成領域にゲート酸化膜を形成し、該シリコ
ン基板の表面のゲート電極形成予定領域に多結晶シリコ
ン膜パターンを形成する工程と、 全面に所望の膜厚の絶縁膜を形成し、該絶縁膜および前
記ゲート酸化膜を異方性エッチングによりエッチバック
して該多結晶シリコン膜パターンの側面に該絶縁膜から
なるサイドウォール・スペーサを形成し、該シリコン基
板の表面のソース・ドレイン形成予定領域のゲート酸化
膜を除去する工程と、 全面に所定膜厚の第１のチタン膜を形成する工程と、 全面に所定膜厚の非晶質シリコン膜を形成する工程と、 第１の熱処理により、全面に第１の２ケイ化チタン膜を
形成する工程と、 第２の熱処理により、前記ソース・ドレイン形成予定領
域表面に直接に接触する単結晶シリコン層を固相成長さ
せ、前記多結晶シリコン膜パターン上面に直接に接触す
る多結晶シリコン層を固相成長させる工程と、 前記非晶質シリコン膜および前記第１の２ケイ化チタン
膜を順次除去し、前記フィールド酸化膜および前記サイ
ドウォール・スペーサをマスクにして高濃度の逆導電型
不純物をイオン注入する工程と、 全面に第２のチタン膜を形成し、第３の熱処理により前
記単結晶シリコン層表面および前記多結晶シリコン層表
面に選択的にＣ４９構造の第２の２ケイ化チタン膜を形
成し、未反応の該第２のチタン膜を除去し、第４の熱処
理により該第２の２ケイ化チタン膜をＣ５４構造に相転
移させる工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記フィールド酸化膜および前記多結晶
シリコン膜パターンとをマスクにして、前記ソース・ド
レイン形成予定領域に低濃度の逆導電型不純物をイオン
注入する工程を有することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 一導電型のシリコン基板の表面の素子分
離領域にフィールド酸化膜を形成し、該シリコン基板の
表面の素子形成領域にゲート酸化膜を形成し、該シリコ
ン基板の表面のゲート電極形成予定領域に多結晶シリコ
ン膜パターンを形成する工程と、 全面に所望の膜厚の絶縁膜を形成し、該絶縁膜および前
記ゲート酸化膜を異方性エッチングによりエッチバック
して該多結晶シリコン膜パターンの側面に該絶縁膜から
なるサイドウォール・スペーサを形成し、該シリコン基
板の表面のソース・ドレイン形成予定領域のゲート酸化
膜を除去する工程と、 全面に所要膜厚のチタン膜を形成する工程と、 第１の熱処理により、前記ソース・ドレイン形成予定領
域表面と前記多結晶シリコン膜パターン上面とにそれぞ
れ選択的にＣ４９構造の２ケイ化チタン膜を形成する工
程と、 未反応の前記チタン膜を選択的に除去し、全面に所定膜
厚の非晶質シリコン膜を形成する工程と、 第２の熱処理により、前記ソース・ドレイン形成予定領
域表面に直接に接触する単結晶シリコン層を固相成長さ
せ、前記多結晶シリコン膜パターン上面に直接に接触す
る多結晶シリコン層を固相成長させる工程と、 前記非晶質シリコン膜を選択的に除去し、前記フィール
ド酸化膜および前記サイドウォール・スペーサをマスク
にして高濃度の逆導電型不純物をイオン注入と熱押し込
みとを行ない、逆導電型高濃度拡散層を形成すると同時
に前記Ｃ４９構造の２ケイ化チタン膜をＣ５４構造の２
ケイ化チタン膜に相転移する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項４】 前記フィールド酸化膜および前記多結晶
シリコン膜パターンとをマスクにして、前記ソース・ド
レイン形成予定領域に低濃度の逆導電型不純物をイオン
注入する工程を有することを特徴とする請求項３記載の
半導体装置の製造方法。 - 【請求項５】 一導電型のシリコン基板の表面の素子分
離領域にフィールド酸化膜を形成し、該シリコン基板の
表面の素子形成領域にゲート酸化膜を形成し、該シリコ
ン基板の表面のゲート電極形成予定領域に多結晶シリコ
ン膜パターンを形成する工程と、 全面に所望の膜厚の絶縁膜を形成し、該絶縁膜および前
記ゲート酸化膜を異方性エッチングによりエッチバック
して該多結晶シリコン膜パターンの側面に該絶縁膜から
なるサイドウォール・スペーサを形成し、該シリコン基
板の表面のソース・ドレイン形成予定領域のゲート酸化
膜を除去する工程と、 全面に所定膜厚のシリコンリッチなケイ化チタン膜を形
成する工程と、 第１の熱処理により、前記ソース・ドレイン形成予定領
域表面に直接に接触する単結晶シリコン層を固相成長さ
せ、前記多結晶シリコン膜パターン上面に直接に接触す
る多結晶シリコン層を固相成長させるとともに、該単結
晶シリコン層表面および該多結晶シリコン層表面を覆う
部分の前記シリコンリッチなケイ化チタン膜を第１の２
ケイ化チタン膜に変換する工程と、 未反応の前記シリコンリッチなケイ化チタン膜および前
記第１の２ケイ化チタン膜を選択的に除去する工程と、 前記フィールド酸化膜および前記サイドウォール・スペ
ーサをマスクにして高濃度の逆導電型不純物をイオン注
入する工程と、 全面にチタン膜を形成し、第２の熱処理により前記単結
晶シリコン層表面および前記多結晶シリコン層表面に選
択的にＣ４９構造の第２の２ケイ化チタン膜を形成し、
未反応の該チタン膜を除去し、第３の熱処理により該第
２の２ケイ化チタン膜をＣ５４構造に相転移させる工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記フィールド酸化膜および前記多結晶
シリコン膜パターンとをマスクにして、前記ソース・ド
レイン形成予定領域に低濃度の逆導電型不純物をイオン
注入する工程を有することを特徴とする請求項５記載の
半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013138A JP2630290B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
| US08/592,992 US5759899A (en) | 1995-01-30 | 1996-01-29 | Method of fabricating semiconductor device having a salicide structure |
| KR1019960002553A KR100196598B1 (ko) | 1995-01-30 | 1996-01-30 | 반도체 장치 제조 방법 |
| US09/028,374 US6121137A (en) | 1995-01-30 | 1998-02-24 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013138A JP2630290B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204187A JPH08204187A (ja) | 1996-08-09 |
| JP2630290B2 true JP2630290B2 (ja) | 1997-07-16 |
Family
ID=11824810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013138A Expired - Lifetime JP2630290B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5759899A (ja) |
| JP (1) | JP2630290B2 (ja) |
| KR (1) | KR100196598B1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
| JP3042444B2 (ja) * | 1996-12-27 | 2000-05-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3119190B2 (ja) * | 1997-01-24 | 2000-12-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| TW324836B (en) * | 1997-02-04 | 1998-01-11 | Winbond Electronics Corp | The manufacturing process of self-aligned silicide, CMP, self-aligned silicide semiconductor |
| JP4101901B2 (ja) * | 1997-04-25 | 2008-06-18 | シャープ株式会社 | 半導体装置の製造方法 |
| TW326551B (en) * | 1997-07-11 | 1998-02-11 | Holtek Microelectronics Inc | The manufacturing method for Ti-salicide in IC |
| US6306763B1 (en) * | 1997-07-18 | 2001-10-23 | Advanced Micro Devices, Inc. | Enhanced salicidation technique |
| US5856237A (en) * | 1997-10-20 | 1999-01-05 | Industrial Technology Research Institute | Insitu formation of TiSi2/TiN bi-layer structures using self-aligned nitridation treatment on underlying CVD-TiSi2 layer |
| JP2967477B2 (ja) * | 1997-11-26 | 1999-10-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6011272A (en) * | 1997-12-06 | 2000-01-04 | Advanced Micro Devices, Inc. | Silicided shallow junction formation and structure with high and low breakdown voltages |
| US6001697A (en) * | 1998-03-24 | 1999-12-14 | Mosel Vitelic Inc. | Process for manufacturing semiconductor devices having raised doped regions |
| US5998286A (en) * | 1998-03-26 | 1999-12-07 | United Semiconductor Circuit Corp. | Method to grow self-aligned silicon on a poly-gate, source and drain region |
| US6100191A (en) * | 1998-04-14 | 2000-08-08 | United Microelectronics Corp. | Method for forming self-aligned silicide layers on sub-quarter micron VLSI circuits |
| US6090676A (en) * | 1998-09-08 | 2000-07-18 | Advanced Micro Devices, Inc. | Process for making high performance MOSFET with scaled gate electrode thickness |
| KR100329769B1 (ko) | 1998-12-22 | 2002-07-18 | 박종섭 | 티타늄폴리사이드게이트전극형성방법 |
| JP3255134B2 (ja) * | 1999-01-22 | 2002-02-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2001189284A (ja) * | 1999-12-27 | 2001-07-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6630721B1 (en) * | 2000-05-16 | 2003-10-07 | Advanced Micro Devices, Inc. | Polysilicon sidewall with silicide formation to produce high performance MOSFETS |
| FR2815174A1 (fr) * | 2000-10-06 | 2002-04-12 | St Microelectronics Sa | Transistors mos miniaturises de type ldd |
| JP3605062B2 (ja) * | 2001-09-28 | 2004-12-22 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100506055B1 (ko) * | 2001-12-31 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그의 제조 방법 |
| US20030206893A1 (en) * | 2002-05-06 | 2003-11-06 | Sohail Malik | Cell proliferating agents |
| KR100432789B1 (ko) * | 2002-07-04 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6767831B1 (en) * | 2003-08-01 | 2004-07-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming cobalt salicides |
| US7161203B2 (en) * | 2004-06-04 | 2007-01-09 | Micron Technology, Inc. | Gated field effect device comprising gate dielectric having different K regions |
| WO2008085523A1 (en) * | 2007-01-12 | 2008-07-17 | Agere Systems, Inc. | Semiconductor device having improved interface adhesion of gate stack films and method of manufacturer therefore |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021120A (ja) * | 1988-02-19 | 1990-01-05 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US4998150A (en) * | 1988-12-22 | 1991-03-05 | Texas Instruments Incorporated | Raised source/drain transistor |
| NL8903158A (nl) * | 1989-12-27 | 1991-07-16 | Philips Nv | Werkwijze voor het contacteren van silicidesporen. |
| US5443996A (en) * | 1990-05-14 | 1995-08-22 | At&T Global Information Solutions Company | Process for forming titanium silicide local interconnect |
| US5313084A (en) * | 1992-05-29 | 1994-05-17 | Sgs-Thomson Microelectronics, Inc. | Interconnect structure for an integrated circuit |
| DE4219529C2 (de) * | 1992-06-15 | 1994-05-26 | Itt Ind Gmbh Deutsche | Verfahren zur Herstellung von Halbleiterbauelementen in CMOS-Technik mit "local interconnects" |
| US5849634A (en) * | 1994-04-15 | 1998-12-15 | Sharp Kk | Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3 |
| US5409853A (en) * | 1994-05-20 | 1995-04-25 | International Business Machines Corporation | Process of making silicided contacts for semiconductor devices |
-
1995
- 1995-01-30 JP JP7013138A patent/JP2630290B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-29 US US08/592,992 patent/US5759899A/en not_active Expired - Fee Related
- 1996-01-30 KR KR1019960002553A patent/KR100196598B1/ko not_active IP Right Cessation
-
1998
- 1998-02-24 US US09/028,374 patent/US6121137A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100196598B1 (ko) | 1999-07-01 |
| US6121137A (en) | 2000-09-19 |
| KR960030443A (ko) | 1996-08-17 |
| US5759899A (en) | 1998-06-02 |
| JPH08204187A (ja) | 1996-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2630290B2 (ja) | 半導体装置の製造方法 | |
| JP2586345B2 (ja) | コバルトシリサイド膜より成る半導体装置及び該装置の製造方法 | |
| US5428234A (en) | Semiconductor device | |
| JP3209164B2 (ja) | 半導体装置の製造方法 | |
| JP2630292B2 (ja) | 半導体装置の製造方法 | |
| JP2925008B2 (ja) | 半導体装置の製造方法 | |
| JP3009979B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09320988A (ja) | 半導体装置とその製造方法 | |
| JP3876401B2 (ja) | 半導体装置の製造方法 | |
| JP3496723B2 (ja) | 半導体装置の製造方法 | |
| JPH05315286A (ja) | 半導体装置の電極部及び電極部の形成方法 | |
| JPH05304108A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3394083B2 (ja) | 半導体装置及びその製造方法 | |
| JP3729368B2 (ja) | 半導体装置の製造方法 | |
| JP2758444B2 (ja) | 半導体装置の製造方法 | |
| JP3240174B2 (ja) | 半導体装置の製造方法 | |
| JP3581253B2 (ja) | 半導体装置およびその製造方法 | |
| JPH022136A (ja) | 半導体装置の製造方法 | |
| JP2845168B2 (ja) | 半導体装置の製造方法 | |
| JPH0897420A (ja) | 半導体装置及びその製造方法 | |
| JP3287621B2 (ja) | 半導体装置の製造方法 | |
| JP3640079B2 (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| JP3639745B2 (ja) | 半導体装置の製造方法 | |
| JP2712352B2 (ja) | パーミアブルベーストランジスタの製造方法 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970304 |