JP3255134B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＭＯＳトランジスタのゲート電極上およ
び拡散層上に選択的にシリサイド膜を形成するサリサイ
ド技術を用いた電極形成方法に関する。
法に関し、特にＭＯＳトランジスタのゲート電極上およ
び拡散層上に選択的にシリサイド膜を形成するサリサイ
ド技術を用いた電極形成方法に関する。
【０００２】
【従来の技術】半導体装置のゲート電極および拡散層上
に自己整合的にシリサイド膜を形成するサリサイド技術
（自己整合シリサイド、Self Align Silecide ）におい
ては、ゲート電極および拡散層上に、膜厚が均一で、か
つ安定した電気抵抗を有するシリサイド膜を形成するこ
とが重要である。このため、シリサイドの比抵抗が低
く、ｐ型およびｎ型の両者に対して適当なショットキー
障壁高さを有するチタン（Ｔｉ）を用いたサリサイド技
術が採用されている。しかしながら、半導体装置の微細
化に従ってゲート電極や拡散層の表面不純物濃度が高く
なり、さらにその寸法も微細化したときに、チタンを用
いたシリサイドでは、特にｎ型拡散層上において高抵抗
のＣ４９構造チタン・ダイシリサイド（ＴｉＳｉ2 ）か
ら、抵抗の低いＣ５４構造チタン・ダイシリサイドに相
転移する温度が高くなる。そのため、ｎ型にシリサイド
化の熱処理温度をあわせると、ｐ型導電層上では過剰な
シリサイド反応によるｐ−ｎ接合リーク特性の劣化やシ
リサイド膜の凝集という問題が生じる。逆に、ｐ型に熱
処理温度をあわせるとｎ型拡散層上ではシリサイド反応
不足によるシリサイド膜の薄膜化、高抵抗化、などの問
題を生じる。このため、ゲート電極および拡散層上に自
己整合的にシリサイド膜を形成する技術としては十分と
は言えない。
に自己整合的にシリサイド膜を形成するサリサイド技術
（自己整合シリサイド、Self Align Silecide ）におい
ては、ゲート電極および拡散層上に、膜厚が均一で、か
つ安定した電気抵抗を有するシリサイド膜を形成するこ
とが重要である。このため、シリサイドの比抵抗が低
く、ｐ型およびｎ型の両者に対して適当なショットキー
障壁高さを有するチタン（Ｔｉ）を用いたサリサイド技
術が採用されている。しかしながら、半導体装置の微細
化に従ってゲート電極や拡散層の表面不純物濃度が高く
なり、さらにその寸法も微細化したときに、チタンを用
いたシリサイドでは、特にｎ型拡散層上において高抵抗
のＣ４９構造チタン・ダイシリサイド（ＴｉＳｉ2 ）か
ら、抵抗の低いＣ５４構造チタン・ダイシリサイドに相
転移する温度が高くなる。そのため、ｎ型にシリサイド
化の熱処理温度をあわせると、ｐ型導電層上では過剰な
シリサイド反応によるｐ−ｎ接合リーク特性の劣化やシ
リサイド膜の凝集という問題が生じる。逆に、ｐ型に熱
処理温度をあわせるとｎ型拡散層上ではシリサイド反応
不足によるシリサイド膜の薄膜化、高抵抗化、などの問
題を生じる。このため、ゲート電極および拡散層上に自
己整合的にシリサイド膜を形成する技術としては十分と
は言えない。
【０００３】そこで例えば、K.Goto et al,Technical D
igest of IEEE International Electron Device Meetin
g 1995,pp449-452 (1995) には、コバルト（Ｃｏ）を用
いてゲート電極および拡散層上に自己整合的にシリサイ
ド膜を選択的に形成する手法が開示されている。この従
来技術を以下に説明する。図４は、この従来技術を製造
工程順に示した縦断面図である。まず図４（ａ）に示す
ように、一導電型のシリコン基板１０１上の所定の領域
に、ＬＯＣＯＳ法により素子分離領域１０２を形成し、
この素子分離領域１０２で画成される素子形成領域に、
ゲート酸化膜１０３、ゲートシリコン膜１０４を形成
し、さらにゲートシリコン膜１０５の側壁にサイドウォ
ール１０５を形成する。また、前記シリコン基板１０１
には、１００ｎｍのｎ+ ／ｐ接合深さを有するソース・
ドレイン領域としての逆導電型の拡散層１０６を形成
し、ＭＯＳトランジスタを形成する。しかる上で、前記
ＭＯＳトランジスタを覆うように、コバルト膜１０７ａ
をスパッタ法により１０ｎｍの厚みで形成し、続いてそ
の上層に窒化チタン（ＴｉＮ）膜１０８ｂをスパッタ法
により３０ｎｍの厚さで形成する。前記窒化チタン膜１
０８ｂはコバルトのシリサイド化のための熱処理時の酸
化を防止することを目的として形成されるものである。
igest of IEEE International Electron Device Meetin
g 1995,pp449-452 (1995) には、コバルト（Ｃｏ）を用
いてゲート電極および拡散層上に自己整合的にシリサイ
ド膜を選択的に形成する手法が開示されている。この従
来技術を以下に説明する。図４は、この従来技術を製造
工程順に示した縦断面図である。まず図４（ａ）に示す
ように、一導電型のシリコン基板１０１上の所定の領域
に、ＬＯＣＯＳ法により素子分離領域１０２を形成し、
この素子分離領域１０２で画成される素子形成領域に、
ゲート酸化膜１０３、ゲートシリコン膜１０４を形成
し、さらにゲートシリコン膜１０５の側壁にサイドウォ
ール１０５を形成する。また、前記シリコン基板１０１
には、１００ｎｍのｎ+ ／ｐ接合深さを有するソース・
ドレイン領域としての逆導電型の拡散層１０６を形成
し、ＭＯＳトランジスタを形成する。しかる上で、前記
ＭＯＳトランジスタを覆うように、コバルト膜１０７ａ
をスパッタ法により１０ｎｍの厚みで形成し、続いてそ
の上層に窒化チタン（ＴｉＮ）膜１０８ｂをスパッタ法
により３０ｎｍの厚さで形成する。前記窒化チタン膜１
０８ｂはコバルトのシリサイド化のための熱処理時の酸
化を防止することを目的として形成されるものである。
【０００４】続いて、図４（ｂ）のように、ランプ急速
加熱法により、窒素雰囲気中でシリコン基板１０１を５
５０℃、３０秒の第１の熱処理を施し、ゲートシリコン
膜１０４および拡散層１０６の表面部とコバルト膜１０
７ａとを反応させ、ＣｏｘＳｉｙ（ｘ≧ｙ）と言う組成
のコバルトシリサイド膜１０７ｂを自己整合的に形成す
る。続いて、図４（ｃ）のように、窒化チタン膜１０８
ｂ、およびフィールド上に残っている未反応のコバルト
膜１０７ａをウエットエッチングにより除去した後、ラ
ンプ急速加熱法により、窒素雰囲気中で７５０〜９００
℃、３０秒の第２の熱処理を施し、ゲートシリコン膜１
０４および拡散層１０６表面上の前記コバルトシリサイ
ド膜１０７ｂを熱的に安定で抵抗も低いコバルトダイシ
リサイド（ＣｏＳｉ2 ）膜１０７ｃに相転移させる。こ
の手法では、チタンのかわりにコバルトをシリサイド化
金属として用いることにより、上述の微細パターンや高
濃度不純物領域におけるＣ４９構造からＣ５４構造への
相転移温度上昇に起因する高抵抗化やシリサイド膜の凝
集などの問題を解決することができる。
加熱法により、窒素雰囲気中でシリコン基板１０１を５
５０℃、３０秒の第１の熱処理を施し、ゲートシリコン
膜１０４および拡散層１０６の表面部とコバルト膜１０
７ａとを反応させ、ＣｏｘＳｉｙ（ｘ≧ｙ）と言う組成
のコバルトシリサイド膜１０７ｂを自己整合的に形成す
る。続いて、図４（ｃ）のように、窒化チタン膜１０８
ｂ、およびフィールド上に残っている未反応のコバルト
膜１０７ａをウエットエッチングにより除去した後、ラ
ンプ急速加熱法により、窒素雰囲気中で７５０〜９００
℃、３０秒の第２の熱処理を施し、ゲートシリコン膜１
０４および拡散層１０６表面上の前記コバルトシリサイ
ド膜１０７ｂを熱的に安定で抵抗も低いコバルトダイシ
リサイド（ＣｏＳｉ2 ）膜１０７ｃに相転移させる。こ
の手法では、チタンのかわりにコバルトをシリサイド化
金属として用いることにより、上述の微細パターンや高
濃度不純物領域におけるＣ４９構造からＣ５４構造への
相転移温度上昇に起因する高抵抗化やシリサイド膜の凝
集などの問題を解決することができる。
【０００５】
【発明が解決しようとする課題】しかしながらサリサイ
ド技術は、金属膜をシリコン基板上全面に堆積し、シリ
コンの露出している領域上のみをシリサイド化すること
により低抵抗化する手法であるため、素子分離端やパタ
ーンエッジの近傍に存在する絶縁膜上の金属膜までシリ
サイド化反応に供してしまうことになる。そのため、図
４に示したコバルトのようにシリサイド化反応における
シリコンの消費量がチタンなどと比較して多い金属にお
いては、微細な半導体装置への適用に際して問題があ
る。すなわち、拡散層やゲート電極の微細化が進行し、
それにともない拡散層のｐ−ｎ接合深さも浅くなって行
った場合に、素子分離領域１０２の端部やゲート電極側
部のサイドウォール１０５の直下においてシリサイド膜
１０７ｃがシリコン基板１０１側に進行するという「シ
リサイドの食い込み」が生じる。このため、図５（ｂ）
にサイドウォール１０５の直下の状態を示すように、シ
リサイド膜１０７ｃが拡散層１０６のｐ−ｎ接合面に近
接する位置に存在し、これによる接合リーク、分離耐
圧、ゲート耐圧などの特性の劣化が懸念されるからであ
る。特に、ＬＤＤ構造の拡散層１０６ではＬＤＤ領域が
浅く形成されているために、その懸念はより大きなもの
となる。そのため、この手法もサリサイド技術として上
述の問題を根本的に解決することはできない。
ド技術は、金属膜をシリコン基板上全面に堆積し、シリ
コンの露出している領域上のみをシリサイド化すること
により低抵抗化する手法であるため、素子分離端やパタ
ーンエッジの近傍に存在する絶縁膜上の金属膜までシリ
サイド化反応に供してしまうことになる。そのため、図
４に示したコバルトのようにシリサイド化反応における
シリコンの消費量がチタンなどと比較して多い金属にお
いては、微細な半導体装置への適用に際して問題があ
る。すなわち、拡散層やゲート電極の微細化が進行し、
それにともない拡散層のｐ−ｎ接合深さも浅くなって行
った場合に、素子分離領域１０２の端部やゲート電極側
部のサイドウォール１０５の直下においてシリサイド膜
１０７ｃがシリコン基板１０１側に進行するという「シ
リサイドの食い込み」が生じる。このため、図５（ｂ）
にサイドウォール１０５の直下の状態を示すように、シ
リサイド膜１０７ｃが拡散層１０６のｐ−ｎ接合面に近
接する位置に存在し、これによる接合リーク、分離耐
圧、ゲート耐圧などの特性の劣化が懸念されるからであ
る。特に、ＬＤＤ構造の拡散層１０６ではＬＤＤ領域が
浅く形成されているために、その懸念はより大きなもの
となる。そのため、この手法もサリサイド技術として上
述の問題を根本的に解決することはできない。
【０００６】本発明の目的の一つは、低抵抗かつ安定し
た電気特性を有するシリサイド膜を、微細で不純物濃度
の高いゲート電極および拡散層上においても、接合リー
ク、分離耐圧、ゲート耐圧などの特性に劣化を生じるこ
となく、自己整合的に形成する手法を提供することにあ
る。
た電気特性を有するシリサイド膜を、微細で不純物濃度
の高いゲート電極および拡散層上においても、接合リー
ク、分離耐圧、ゲート耐圧などの特性に劣化を生じるこ
となく、自己整合的に形成する手法を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、ＭＯＳトランジスタの拡散層、さらには
ゲート電極上にシリサイド化金属としてコバルトあるい
はニッケルを用い、第１の熱処理に続いて未反応の第１
金属膜を除去した後、第２の熱処理を行うというシリサ
イド膜の形成工程において、第１の手法として、少なく
とも拡散層上に選択的に第１金属膜を形成する第１の工
程と、第１の熱処理を施して少なくとも前記拡散層と前
記第１金属膜とを反応させる第２の工程と、前記サイド
ウォールの一部を除去して、前記サイドウォールと前記
第２の工程によって形成された膜との間に隙間を形成す
る第３の工程と、第３の工程後に第１の熱処理よりも高
い温度で第２の熱処理を行う第４の工程を有することを
特徴とするものである。
の製造方法は、ＭＯＳトランジスタの拡散層、さらには
ゲート電極上にシリサイド化金属としてコバルトあるい
はニッケルを用い、第１の熱処理に続いて未反応の第１
金属膜を除去した後、第２の熱処理を行うというシリサ
イド膜の形成工程において、第１の手法として、少なく
とも拡散層上に選択的に第１金属膜を形成する第１の工
程と、第１の熱処理を施して少なくとも前記拡散層と前
記第１金属膜とを反応させる第２の工程と、前記サイド
ウォールの一部を除去して、前記サイドウォールと前記
第２の工程によって形成された膜との間に隙間を形成す
る第３の工程と、第３の工程後に第１の熱処理よりも高
い温度で第２の熱処理を行う第４の工程を有することを
特徴とするものである。
【０００８】さらに本発明におけるシリサイド膜の形成
工程の第２の手法として、ＭＯＳトランジスタを形成し
たシリコン基板上に第１金属膜を形成する第１の工程
と、第１の熱処理を施して少なくとも拡散層と第１金属
膜を反応させる第２の工程と、前記第１金属膜の未反応
部分を選択的に除去する第３の工程と、前記サイドウォ
ールの一部を除去して、前記サイドウォールと前記第３
の工程によって形成された膜との間に隙間を形成する第
４の工程と、第４の工程後に第１の熱処理よりも高い温
度で第２の熱処理を行う第５の工程を有することを特徴
とするものである。
工程の第２の手法として、ＭＯＳトランジスタを形成し
たシリコン基板上に第１金属膜を形成する第１の工程
と、第１の熱処理を施して少なくとも拡散層と第１金属
膜を反応させる第２の工程と、前記第１金属膜の未反応
部分を選択的に除去する第３の工程と、前記サイドウォ
ールの一部を除去して、前記サイドウォールと前記第３
の工程によって形成された膜との間に隙間を形成する第
４の工程と、第４の工程後に第１の熱処理よりも高い温
度で第２の熱処理を行う第５の工程を有することを特徴
とするものである。
【０００９】また本発明におけるシリサイド膜の形成工
程の第３の手法として、ＭＯＳトランジスタを形成した
シリコン基板上に第１金属膜を形成する第１の工程と、
前記第１金属膜上に第２金属膜を形成する第２の工程
と、第１の熱処理を施して少なくとも前記拡散層と第１
金属膜を反応させる第３の工程と、前記第２金属膜およ
び前記第１金属膜の未反応部分を選択的に除去する第４
の工程と、前記サイドウォールの一部を除去して、前記
サイドウォールと前記第４の工程によって形成された膜
との間に隙間を形成する第５の工程と、第５の工程後に
第１の熱処理よりも高い温度で第２の熱処理を行う第６
の工程を有することを特徴とするものでもある。
程の第３の手法として、ＭＯＳトランジスタを形成した
シリコン基板上に第１金属膜を形成する第１の工程と、
前記第１金属膜上に第２金属膜を形成する第２の工程
と、第１の熱処理を施して少なくとも前記拡散層と第１
金属膜を反応させる第３の工程と、前記第２金属膜およ
び前記第１金属膜の未反応部分を選択的に除去する第４
の工程と、前記サイドウォールの一部を除去して、前記
サイドウォールと前記第４の工程によって形成された膜
との間に隙間を形成する第５の工程と、第５の工程後に
第１の熱処理よりも高い温度で第２の熱処理を行う第６
の工程を有することを特徴とするものでもある。
【００１０】 〔発明の詳細な説明〕本発明の上記および他の目的、特
徴および利点を明確にすべく、添付した図面を参照しな
がら、本発明の実施の形態を以下に詳述する。
徴および利点を明確にすべく、添付した図面を参照しな
がら、本発明の実施の形態を以下に詳述する。
【００１１】（第１の実施形態）図１は本発明の第１の
実施形態の製造工程を示す縦断面図である。先ず、図１
（ａ）に示すように、一導電型のシリコン基板１０１上
の所定の領域に、深さ３００〜４００ｎｍ、幅２００〜
５００ｎｍの溝埋め込み構造のシリコン酸化膜からなる
素子分離領域１０２を形成する。次いで、前記素子分離
領域１０２で画成される素子形成領域に、厚さ５ｎｍの
ゲート酸化膜１０３と、幅１００〜２５０ｎｍ、厚さ１
００〜１５０ｎｍの多結晶シリコンより構成されるゲー
トシリコン膜１０４を形成する。さらに、前記ゲートシ
リコン膜１０４の側壁部にシリコン酸化膜により幅８０
〜１００ｎｍのサイドウォール１０５を形成する。ま
た、前記シリコン基板１０１には、前記サイドウォール
の両側部に逆導電型のソース・ドレイン領域としての拡
散層１０６を形成し、ＭＯＳトランジスタを形成する。
なお、前記サイドウォール１０５は、後工程でサイドウ
ォールを再度エッチバックするため、あらかじめ若干厚
めに形成しておいても良い。また、この実施形態では拡
散層１０６は、ＬＤＤ構造のソース・ドレインとして形
成している。
実施形態の製造工程を示す縦断面図である。先ず、図１
（ａ）に示すように、一導電型のシリコン基板１０１上
の所定の領域に、深さ３００〜４００ｎｍ、幅２００〜
５００ｎｍの溝埋め込み構造のシリコン酸化膜からなる
素子分離領域１０２を形成する。次いで、前記素子分離
領域１０２で画成される素子形成領域に、厚さ５ｎｍの
ゲート酸化膜１０３と、幅１００〜２５０ｎｍ、厚さ１
００〜１５０ｎｍの多結晶シリコンより構成されるゲー
トシリコン膜１０４を形成する。さらに、前記ゲートシ
リコン膜１０４の側壁部にシリコン酸化膜により幅８０
〜１００ｎｍのサイドウォール１０５を形成する。ま
た、前記シリコン基板１０１には、前記サイドウォール
の両側部に逆導電型のソース・ドレイン領域としての拡
散層１０６を形成し、ＭＯＳトランジスタを形成する。
なお、前記サイドウォール１０５は、後工程でサイドウ
ォールを再度エッチバックするため、あらかじめ若干厚
めに形成しておいても良い。また、この実施形態では拡
散層１０６は、ＬＤＤ構造のソース・ドレインとして形
成している。
【００１２】次いで、図１（ｂ）のように、前記シリコ
ン基板１０１の前記拡散層１０６の表面、及び前記ゲー
トシリコン膜１０４の表面等のシリコンが露出している
領域上のみに、コバルト膜１０７ａを、有機ソースを用
いた選択的化学的気相成長法（選択ＣＶＤ法）により１
０〜１５ｎｍの厚みで選択的に形成する。このコバルト
膜の選択ＣＶＤは、例えば有機ソースとして、ビス（ヘ
キサフルオロアセチルアセトナト）コバルト（II）（Ｃ
ｏ（Ｃ5 ＨＦ6 Ｏ2 ）2 ）を用い、基板温度２００〜４
００℃、キャリア水素ガス流量１００〜４００ｓｃｃ
ｍ、気化されたビス（ヘキサフルオロアセチルアセトナ
ト）コバルト（II）ガス流量１０〜４０ｓｃｃｍ、圧力
１０〜５０Ｐａの条件で行う。この条件では、コバルト
膜１０７ａの堆積速度は、露出しているシリコン領域の
面積にも依存するが、５〜１５ｎｍ／ｍｉｎ程度と比較
的遅いために薄いコバルト膜を高い均一性と再現性のも
とで形成することができる。そのため薄いシリサイド膜
が要求される、拡散層のｐ−ｎ接合深さの浅い半導体装
置に対しても適用しやすいと言う利点を有している。
ン基板１０１の前記拡散層１０６の表面、及び前記ゲー
トシリコン膜１０４の表面等のシリコンが露出している
領域上のみに、コバルト膜１０７ａを、有機ソースを用
いた選択的化学的気相成長法（選択ＣＶＤ法）により１
０〜１５ｎｍの厚みで選択的に形成する。このコバルト
膜の選択ＣＶＤは、例えば有機ソースとして、ビス（ヘ
キサフルオロアセチルアセトナト）コバルト（II）（Ｃ
ｏ（Ｃ5 ＨＦ6 Ｏ2 ）2 ）を用い、基板温度２００〜４
００℃、キャリア水素ガス流量１００〜４００ｓｃｃ
ｍ、気化されたビス（ヘキサフルオロアセチルアセトナ
ト）コバルト（II）ガス流量１０〜４０ｓｃｃｍ、圧力
１０〜５０Ｐａの条件で行う。この条件では、コバルト
膜１０７ａの堆積速度は、露出しているシリコン領域の
面積にも依存するが、５〜１５ｎｍ／ｍｉｎ程度と比較
的遅いために薄いコバルト膜を高い均一性と再現性のも
とで形成することができる。そのため薄いシリサイド膜
が要求される、拡散層のｐ−ｎ接合深さの浅い半導体装
置に対しても適用しやすいと言う利点を有している。
【００１３】続いて、図１（ｃ）のように、真空を破る
ことなく、コバルト膜の選択ＣＶＤを行ったチャンバー
中、あるいは同一ＣＶＤ装置の異なる真空チャンバー中
において、シリコン基板１０１を４５０〜５５０℃、３
０秒の第１の熱処理を施して、ゲートシリコン膜１０４
および拡散層１０６の表面部とコバルト膜１０７ａとを
反応させて、ＣｏｘＳｉｙ（ｘ≧ｙ）と言う組成のコバ
ルトシリサイド膜１０７ｂを自己整合的に形成する。こ
の第１の熱処理は、アルゴンあるいは窒素などの非酸化
性雰囲気中でのランプ急速加熱により行ってもかまわな
い。
ことなく、コバルト膜の選択ＣＶＤを行ったチャンバー
中、あるいは同一ＣＶＤ装置の異なる真空チャンバー中
において、シリコン基板１０１を４５０〜５５０℃、３
０秒の第１の熱処理を施して、ゲートシリコン膜１０４
および拡散層１０６の表面部とコバルト膜１０７ａとを
反応させて、ＣｏｘＳｉｙ（ｘ≧ｙ）と言う組成のコバ
ルトシリサイド膜１０７ｂを自己整合的に形成する。こ
の第１の熱処理は、アルゴンあるいは窒素などの非酸化
性雰囲気中でのランプ急速加熱により行ってもかまわな
い。
【００１４】しかる後、図１（ｄ）に示すように、ＣＦ
4 やＣ2 Ｆ6 などのフルオロカーボン系ガスを用いた異
方性を有する反応性イオンエッチング法によりサイドウ
ォール１０５をエッチバックして、コバルトシリサイド
膜１０７ｂとサイドウォール１０５のエッジ部との間
に、幅１０〜２０ｎｍの隙間を形成する。このとき、素
子分離領域１０２のシリコン酸化膜もエッチングされる
ため、素子形成領域との境界部が後退されることもあ
る。このエッチバックを過剰に行うとサイドウォール１
０５や素子分離領域のシリコン酸化膜の後退量が多くな
り、サイドウォール１０５がなくなってしまったり、素
子分離領域１０２が凹状になってしまうので注意を要す
る。またゲートシリコン膜１０４や拡散層１０６の後退
を防止するため、シリコンやシリサイド膜と酸化膜のエ
ッチング選択比についても留意する必要がある。
4 やＣ2 Ｆ6 などのフルオロカーボン系ガスを用いた異
方性を有する反応性イオンエッチング法によりサイドウ
ォール１０５をエッチバックして、コバルトシリサイド
膜１０７ｂとサイドウォール１０５のエッジ部との間
に、幅１０〜２０ｎｍの隙間を形成する。このとき、素
子分離領域１０２のシリコン酸化膜もエッチングされる
ため、素子形成領域との境界部が後退されることもあ
る。このエッチバックを過剰に行うとサイドウォール１
０５や素子分離領域のシリコン酸化膜の後退量が多くな
り、サイドウォール１０５がなくなってしまったり、素
子分離領域１０２が凹状になってしまうので注意を要す
る。またゲートシリコン膜１０４や拡散層１０６の後退
を防止するため、シリコンやシリサイド膜と酸化膜のエ
ッチング選択比についても留意する必要がある。
【００１５】続いて、図１（ｅ）のように、ランプ急速
加熱法により、窒素雰囲気中で７００〜８００℃、１０
〜３０秒の第２の熱処理を施し、ゲートシリコン膜１０
４および拡散層１０６表面に形成されている前記コバル
トシリサイド膜１０７ｂを熱的、電気的に安定なコバル
トダイシリサイド（ＣｏＳｉ2 ）膜１０７ｃに相転移さ
せる。このシリサイド反応過程、すなわち ＣｏＳｉ＋Ｓｉ→ＣｏＳｉ2 （III ） では拡散種が再びＣｏとなるために「食い込み」を生じ
やすい反応となるが、あらかじめ異方性エッチバックに
よりコバルトシリサイド膜１０７ｂとサイドウォール１
０５のエッジ部分との間には幅１０〜２０ｎｍの隙間を
形成してあり、さらにコバルト膜は選択成長であるた
め、素子分離領域１０２上のコバルト膜までシリサイド
化反応に供することがない。そのため素子分離領域１０
２の端部やサイドウォール１０５の端部での「シリサイ
ドの食い込み」を抑制することができる。
加熱法により、窒素雰囲気中で７００〜８００℃、１０
〜３０秒の第２の熱処理を施し、ゲートシリコン膜１０
４および拡散層１０６表面に形成されている前記コバル
トシリサイド膜１０７ｂを熱的、電気的に安定なコバル
トダイシリサイド（ＣｏＳｉ2 ）膜１０７ｃに相転移さ
せる。このシリサイド反応過程、すなわち ＣｏＳｉ＋Ｓｉ→ＣｏＳｉ2 （III ） では拡散種が再びＣｏとなるために「食い込み」を生じ
やすい反応となるが、あらかじめ異方性エッチバックに
よりコバルトシリサイド膜１０７ｂとサイドウォール１
０５のエッジ部分との間には幅１０〜２０ｎｍの隙間を
形成してあり、さらにコバルト膜は選択成長であるた
め、素子分離領域１０２上のコバルト膜までシリサイド
化反応に供することがない。そのため素子分離領域１０
２の端部やサイドウォール１０５の端部での「シリサイ
ドの食い込み」を抑制することができる。
【００１６】すなわち、図５（ａ）に、サイドウォール
１０５の端部の状態を示すように、コバルトダイシリサ
イド膜１０７ｃの端部がシリコン基板１０１に向けて進
行されることは殆どなく、拡散層１０６のｐ−ｎ接合に
近接されることはない。したがって、この手法によれ
ば、微細なパターンにおいても、パターンエッジでのシ
リサイド膜の「食い込み」を抑制できるため、素子間耐
圧特性、ｐ−ｎ接合リーク特性、ゲート耐圧特性に優
れ、安定した電気特性を有するコバルトダイシリサイド
膜をすべてのゲートおよび拡散層上に選択的に形成でき
る。
１０５の端部の状態を示すように、コバルトダイシリサ
イド膜１０７ｃの端部がシリコン基板１０１に向けて進
行されることは殆どなく、拡散層１０６のｐ−ｎ接合に
近接されることはない。したがって、この手法によれ
ば、微細なパターンにおいても、パターンエッジでのシ
リサイド膜の「食い込み」を抑制できるため、素子間耐
圧特性、ｐ−ｎ接合リーク特性、ゲート耐圧特性に優
れ、安定した電気特性を有するコバルトダイシリサイド
膜をすべてのゲートおよび拡散層上に選択的に形成でき
る。
【００１７】ここで、図１（ｂ）に示した工程での、コ
バルト膜１０７ａの選択的堆積は、前記実施形態で説明
したＣＶＤ法に限定されるものではなく、他の手法を用
いても構わない。例えば無電解メッキ法も有効な手法の
１つである。コバルトの無電解メッキに用いるメッキ液
は、塩化コバルトを主成分とするもので、これに還元剤
として塩酸ヒドラジン、錯化剤および緩衝剤として酒石
酸ナトリウム、ｐＨ調整剤としてアンモニア水が用いら
れているものを使用し、以下の要領でコバルト膜１０７
ａの堆積を行う。すなわち、シリコン基板１０１を、濃
度０．０５〜０．１ｇ／リットルの塩化パラジウム溶液
中に１０秒から３０秒間浸漬し、シリコン基板上でシリ
コンが露出している領域のみに選択的に、１〜３ｎｍ程
度の薄いパラジウム（Ｐｄ）膜（図示せず）を析出させ
た後、純水にてウエハを洗浄する。そして塩化コバルト
０．０５ｍｏｌ／リットル、塩酸ヒドラジン１．０ｍｏ
ｌ／リットル、および酒石酸ナトリウム０．４ｍｏｌ／
リットルより構成され、アンモニア水や苛性ソーダなど
によりｐＨ９程度に調整された、液温７０〜９０℃のメ
ッキ液中にウエハを浸漬し、シリコンが露出している領
域、すなわちゲートシリコン膜１０４および拡散層１０
６上に選択的に、コバルト膜１０７ａを１０〜１５ｎｍ
の厚みで形成するものである。この条件では、コバルト
膜１０７ａは３０ｎｍ／ｍｉｎ程度の成膜速度が得られ
ることになる。しかしコバルトの膜厚制御性の観点か
ら、成膜速度を低く抑えしたい場合には、メッキ液のｐ
Ｈを下げたり、メッキ温度を低温化してもよい。
バルト膜１０７ａの選択的堆積は、前記実施形態で説明
したＣＶＤ法に限定されるものではなく、他の手法を用
いても構わない。例えば無電解メッキ法も有効な手法の
１つである。コバルトの無電解メッキに用いるメッキ液
は、塩化コバルトを主成分とするもので、これに還元剤
として塩酸ヒドラジン、錯化剤および緩衝剤として酒石
酸ナトリウム、ｐＨ調整剤としてアンモニア水が用いら
れているものを使用し、以下の要領でコバルト膜１０７
ａの堆積を行う。すなわち、シリコン基板１０１を、濃
度０．０５〜０．１ｇ／リットルの塩化パラジウム溶液
中に１０秒から３０秒間浸漬し、シリコン基板上でシリ
コンが露出している領域のみに選択的に、１〜３ｎｍ程
度の薄いパラジウム（Ｐｄ）膜（図示せず）を析出させ
た後、純水にてウエハを洗浄する。そして塩化コバルト
０．０５ｍｏｌ／リットル、塩酸ヒドラジン１．０ｍｏ
ｌ／リットル、および酒石酸ナトリウム０．４ｍｏｌ／
リットルより構成され、アンモニア水や苛性ソーダなど
によりｐＨ９程度に調整された、液温７０〜９０℃のメ
ッキ液中にウエハを浸漬し、シリコンが露出している領
域、すなわちゲートシリコン膜１０４および拡散層１０
６上に選択的に、コバルト膜１０７ａを１０〜１５ｎｍ
の厚みで形成するものである。この条件では、コバルト
膜１０７ａは３０ｎｍ／ｍｉｎ程度の成膜速度が得られ
ることになる。しかしコバルトの膜厚制御性の観点か
ら、成膜速度を低く抑えしたい場合には、メッキ液のｐ
Ｈを下げたり、メッキ温度を低温化してもよい。
【００１８】なお、ここでは還元剤として塩酸ヒドラジ
ンを使用した無電解コバルトメッキ液を用いているが、
これに限定されるものではなく、他にも次亜リン酸ナト
リウムや水素化ホウ素ナトリウムを還元剤としたコバル
トメッキ液を使用しても構わない。さらに、シリサイド
化金属もコバルト膜に限定されるものではなく、ニッケ
ル（Ｎｉ）を用いても良い。無電解ニッケルメッキの場
合でも、硫酸ニッケルを主成分とし、還元剤として次亜
リン酸ナトリウム、水素化ホウ素ナトリウムあるいはジ
メチルアミンボランなどを用いたメッキ液を使用するこ
とができる。無電解メッキ工程において、もし仮に堆積
の選択性が低下して非選択になった場合でも、第１の熱
処理を行った後にアンモニアと過酸化水素水の混合水溶
液、あるいは塩酸と過酸化水素水の混合水溶液によりフ
ィールド上のコバルト膜やニッケル膜を除去することが
できる。
ンを使用した無電解コバルトメッキ液を用いているが、
これに限定されるものではなく、他にも次亜リン酸ナト
リウムや水素化ホウ素ナトリウムを還元剤としたコバル
トメッキ液を使用しても構わない。さらに、シリサイド
化金属もコバルト膜に限定されるものではなく、ニッケ
ル（Ｎｉ）を用いても良い。無電解ニッケルメッキの場
合でも、硫酸ニッケルを主成分とし、還元剤として次亜
リン酸ナトリウム、水素化ホウ素ナトリウムあるいはジ
メチルアミンボランなどを用いたメッキ液を使用するこ
とができる。無電解メッキ工程において、もし仮に堆積
の選択性が低下して非選択になった場合でも、第１の熱
処理を行った後にアンモニアと過酸化水素水の混合水溶
液、あるいは塩酸と過酸化水素水の混合水溶液によりフ
ィールド上のコバルト膜やニッケル膜を除去することが
できる。
【００１９】そして、無電解メッキ法によりコバルト膜
やニッケル膜を堆積した場合には、図１（ｃ）の工程に
おける、シリサイド化の第１の熱処理は、アルゴンや窒
素などの非酸化性雰囲気中においてランプ急速加熱法に
より行うことが望ましい。この第１の熱処理におけるシ
リサイド反応の初期過程、 Ｃｏ＋２Ｓｉ→Ｃｏ2 Ｓｉ （I ） の反応では拡散種がＣｏであるため、コバルトシリサイ
ド膜は沈み込むように形成されるが、低温で熱処理を行
っているために素子分離端やサイドウォール端において
も「シリサイドの食い込み」は生じない。また、図１
（ｅ）の工程における、シリサイド反応の第２の過程で
ある、 Ｃｏ2 Ｓｉ＋Ｓｉ→ＣｏＳｉ （II） では拡散種がＳｉであるため、素子分離領域の端部やサ
イドウォールの端部での「シリサイドの食い込み」は生
じない。
やニッケル膜を堆積した場合には、図１（ｃ）の工程に
おける、シリサイド化の第１の熱処理は、アルゴンや窒
素などの非酸化性雰囲気中においてランプ急速加熱法に
より行うことが望ましい。この第１の熱処理におけるシ
リサイド反応の初期過程、 Ｃｏ＋２Ｓｉ→Ｃｏ2 Ｓｉ （I ） の反応では拡散種がＣｏであるため、コバルトシリサイ
ド膜は沈み込むように形成されるが、低温で熱処理を行
っているために素子分離端やサイドウォール端において
も「シリサイドの食い込み」は生じない。また、図１
（ｅ）の工程における、シリサイド反応の第２の過程で
ある、 Ｃｏ2 Ｓｉ＋Ｓｉ→ＣｏＳｉ （II） では拡散種がＳｉであるため、素子分離領域の端部やサ
イドウォールの端部での「シリサイドの食い込み」は生
じない。
【００２０】（第２の実施形態）前記第１の実施形態で
は、シリサイド化する第１金属膜を選択的に堆積してい
るが、この第１金属膜は非選択に堆積する手法で構成す
ることができる。そのための構成を、第２の実施形態と
して図２に示す。図２は本実施の形態の製造工程を示す
縦断面図である。まず、図２（ａ）に示すように、第１
の実施の形態と同様の材料および手法を用いて、一導電
型のシリコン基板１０１上の所定の領域にシリコン酸化
膜より構成される深さ３００〜４００ｎｍ、幅２００〜
５００ｎｍの溝埋め込み構造の素子分離領域１０２、厚
さ５ｎｍのゲート酸化膜１０３、幅１００〜２５０ｎ
ｍ、厚さ１００〜１５０ｎｍの多結晶シリコンより構成
されるゲートシリコン膜１０４、前記ゲートシリコン膜
１０４の側壁部に設けられた幅８０〜１００ｎｍのシリ
コン酸化膜より構成されるサイドウォール１０５、前記
シリコン基板１０１の前記サイドウォール１０５の側部
に設けられた逆導電型の拡散層１０６より構成されるＭ
ＯＳトランジスタを形成する。この際、後工程でサイド
ウォール１０５を再度エッチバックするため、あらかじ
めサイドウォールを若干厚めに形成しておいても良い。
は、シリサイド化する第１金属膜を選択的に堆積してい
るが、この第１金属膜は非選択に堆積する手法で構成す
ることができる。そのための構成を、第２の実施形態と
して図２に示す。図２は本実施の形態の製造工程を示す
縦断面図である。まず、図２（ａ）に示すように、第１
の実施の形態と同様の材料および手法を用いて、一導電
型のシリコン基板１０１上の所定の領域にシリコン酸化
膜より構成される深さ３００〜４００ｎｍ、幅２００〜
５００ｎｍの溝埋め込み構造の素子分離領域１０２、厚
さ５ｎｍのゲート酸化膜１０３、幅１００〜２５０ｎ
ｍ、厚さ１００〜１５０ｎｍの多結晶シリコンより構成
されるゲートシリコン膜１０４、前記ゲートシリコン膜
１０４の側壁部に設けられた幅８０〜１００ｎｍのシリ
コン酸化膜より構成されるサイドウォール１０５、前記
シリコン基板１０１の前記サイドウォール１０５の側部
に設けられた逆導電型の拡散層１０６より構成されるＭ
ＯＳトランジスタを形成する。この際、後工程でサイド
ウォール１０５を再度エッチバックするため、あらかじ
めサイドウォールを若干厚めに形成しておいても良い。
【００２１】次いで、図２（ｂ）のように、シリコン基
板１０１上の全面にコバルト膜１０７ａをスパッタ法あ
るいはＣＶＤ法により１０〜２０ｎｍの厚みで堆積す
る。ＣＶＤ法によりシリコン基板上全面にコバルト膜を
堆積する場合には、第１の実施の形態において説明した
選択ＣＶＤのガス流量比を用い、成膜圧力を５００Ｐａ
程度まで高くする事により、非選択のＣＶＤとすること
ができる。続いて、図２（ｃ）のように、真空中でシリ
コン基板１０１を４５０〜５５０℃、１０〜３０秒の第
１の熱処理を施して、ゲートシリコン膜１０４および拡
散層１０６の表面部とコバルト膜１０７ａとを反応さ
せ、ＣｏｘＳｉｙ（ｘ≧ｙ）と言う組成のコバルトシリ
サイド膜１０７ｂを自己整合的に形成する。この第１の
熱処理はコバルト膜を堆積した後、真空を破らないで連
続して行われることが望ましいが、不可能である場合に
は非酸化性雰囲気中でランプ急速加熱法により行っても
かまわない。この第１の熱処理によるシリサイド反応の
初期過程の前記第１の実施形態と同じ（I)式の反応では
拡散種がＣｏであるため、コバルトシリサイド膜は沈み
込むように形成されるが、低温熱処理であるため、素子
分離端やサイドウォール端での「シリサイドの食い込
み」は生じない。次の、第１の実施形態と同じ（II) 式
の反応では、拡散種がＳｉであるため、やはり素子分離
端やサイドウォール端での「シリサイドの食い込み」は
生じない。
板１０１上の全面にコバルト膜１０７ａをスパッタ法あ
るいはＣＶＤ法により１０〜２０ｎｍの厚みで堆積す
る。ＣＶＤ法によりシリコン基板上全面にコバルト膜を
堆積する場合には、第１の実施の形態において説明した
選択ＣＶＤのガス流量比を用い、成膜圧力を５００Ｐａ
程度まで高くする事により、非選択のＣＶＤとすること
ができる。続いて、図２（ｃ）のように、真空中でシリ
コン基板１０１を４５０〜５５０℃、１０〜３０秒の第
１の熱処理を施して、ゲートシリコン膜１０４および拡
散層１０６の表面部とコバルト膜１０７ａとを反応さ
せ、ＣｏｘＳｉｙ（ｘ≧ｙ）と言う組成のコバルトシリ
サイド膜１０７ｂを自己整合的に形成する。この第１の
熱処理はコバルト膜を堆積した後、真空を破らないで連
続して行われることが望ましいが、不可能である場合に
は非酸化性雰囲気中でランプ急速加熱法により行っても
かまわない。この第１の熱処理によるシリサイド反応の
初期過程の前記第１の実施形態と同じ（I)式の反応では
拡散種がＣｏであるため、コバルトシリサイド膜は沈み
込むように形成されるが、低温熱処理であるため、素子
分離端やサイドウォール端での「シリサイドの食い込
み」は生じない。次の、第１の実施形態と同じ（II) 式
の反応では、拡散種がＳｉであるため、やはり素子分離
端やサイドウォール端での「シリサイドの食い込み」は
生じない。
【００２２】続いて、図２（ｄ）のように、素子分離領
域１０２上やサイドウォール１０５上に残った未反応の
コバルト膜１０７ａをアンモニアと過酸化水素水の混合
水溶液あるいは塩酸と過酸化水素水の混合水溶液を用い
たウエットエッチング法により選択的に除去する。そし
て、例えばＣＦ4 、Ｃ2 Ｆ6 、Ｃ4 Ｆ8 などのフルオロ
カーボン系ガスを用いた、異方性の反応性イオンエッチ
ング法によりサイドウォール１０５をエッチバックし、
コバルトシリサイド膜１０７ｂとサイドウォール１０５
のエッジ部との間に幅１０〜２０ｎｍの隙間を形成す
る。このエッチバックを過剰に行うとサイドウォール１
０５や素子分離領域１０２のシリコン酸化膜の後退量が
多くなり、サイドウォールがなくなってしまったり、素
子分離領域が凹になってしまうので注意を要することは
第１の実施形態と同じである。また、ゲートシリコン膜
１０４や拡散層１０６の後退を防止するため、シリコン
やシリサイド膜と酸化膜のエッチング選択比についても
留意する必要があることも同じである。
域１０２上やサイドウォール１０５上に残った未反応の
コバルト膜１０７ａをアンモニアと過酸化水素水の混合
水溶液あるいは塩酸と過酸化水素水の混合水溶液を用い
たウエットエッチング法により選択的に除去する。そし
て、例えばＣＦ4 、Ｃ2 Ｆ6 、Ｃ4 Ｆ8 などのフルオロ
カーボン系ガスを用いた、異方性の反応性イオンエッチ
ング法によりサイドウォール１０５をエッチバックし、
コバルトシリサイド膜１０７ｂとサイドウォール１０５
のエッジ部との間に幅１０〜２０ｎｍの隙間を形成す
る。このエッチバックを過剰に行うとサイドウォール１
０５や素子分離領域１０２のシリコン酸化膜の後退量が
多くなり、サイドウォールがなくなってしまったり、素
子分離領域が凹になってしまうので注意を要することは
第１の実施形態と同じである。また、ゲートシリコン膜
１０４や拡散層１０６の後退を防止するため、シリコン
やシリサイド膜と酸化膜のエッチング選択比についても
留意する必要があることも同じである。
【００２３】そして、図２（ｅ）のように、ランプ急速
加熱法により、窒素雰囲気中で７００〜８００℃、１０
〜３０秒の第２の熱処理を施し、ゲートシリコン膜１０
４および拡散層１０６表面に形成されている前記コバル
トシリサイド膜１０７ｂを電気抵抗が低く熱的に安定な
コバルトダイシリサイド（ＣｏＳｉ２）膜１０７ｃに相
転移させる。このシリサイド反応過程は、第１の実施形
態の（III)式と同じであり、ここでは、拡散種が再びＣ
ｏとなるために「食い込み」を生じやすい反応となる。
しかしながら、あらかじめ異方性エッチバックによりコ
バルトシリサイド膜１０７ｂとサイドウォール１０５の
エッジ部分との間に幅１０〜２０ｎｍの隙間を形成して
あるため、素子分離領域１０２の端部やサイドウォール
１０５の端部での「シリサイドの食い込み」を抑制する
ことができる。したがって、この第２の実施形態の手法
によれば、微細なパターンにおいてもパターンエッジで
のシリサイド膜の「食い込み」を抑制できるため、素子
間耐圧特性、ｐ−ｎ接合リーク特性、ゲート耐圧特性に
優れ、安定した電気特性を有するコバルトダイシリサイ
ド膜１０７ｃをゲートおよび拡散層上に選択的に形成で
きる。
加熱法により、窒素雰囲気中で７００〜８００℃、１０
〜３０秒の第２の熱処理を施し、ゲートシリコン膜１０
４および拡散層１０６表面に形成されている前記コバル
トシリサイド膜１０７ｂを電気抵抗が低く熱的に安定な
コバルトダイシリサイド（ＣｏＳｉ２）膜１０７ｃに相
転移させる。このシリサイド反応過程は、第１の実施形
態の（III)式と同じであり、ここでは、拡散種が再びＣ
ｏとなるために「食い込み」を生じやすい反応となる。
しかしながら、あらかじめ異方性エッチバックによりコ
バルトシリサイド膜１０７ｂとサイドウォール１０５の
エッジ部分との間に幅１０〜２０ｎｍの隙間を形成して
あるため、素子分離領域１０２の端部やサイドウォール
１０５の端部での「シリサイドの食い込み」を抑制する
ことができる。したがって、この第２の実施形態の手法
によれば、微細なパターンにおいてもパターンエッジで
のシリサイド膜の「食い込み」を抑制できるため、素子
間耐圧特性、ｐ−ｎ接合リーク特性、ゲート耐圧特性に
優れ、安定した電気特性を有するコバルトダイシリサイ
ド膜１０７ｃをゲートおよび拡散層上に選択的に形成で
きる。
【００２４】（第３の実施形態）また、本発明において
は、シリサイド化する第１金属膜を非選択に堆積し、酸
化防止膜により第１金属膜を被覆、保護する手法で構成
することも可能である。そのための構成を、第３の実施
形態として図３に示す。図３は本実施の形態の製造工程
を示す縦断面図である。先ず、図３（ａ）に示すよう
に、第１および第２の実施の形態と同様の材料および手
法を用いて、一導電型のシリコン基板１０１上の所定の
領域にシリコン酸化膜より構成される深さ３００〜４０
０ｎｍ、幅２００〜５００ｎｍの溝埋め込み構造の素子
分離領域１０２、厚さ５ｎｍのゲート酸化膜１０３、幅
１００〜２５０ｎｍ、厚さ１００〜１５０ｎｍの多結晶
シリコンより構成されるゲートシリコン膜１０４、前記
ゲートシリコン膜１０４の側壁部に設けられた幅８０〜
１００ｎｍのシリコン酸化膜より構成されるサイドウォ
ール１０５、前記シリコン基板１０１の前記サイドウォ
ール１０５の側部に設けられた逆導電型のソース・ドレ
イン領域としての拡散層１０６より構成されるＭＯＳト
ランジスタを形成する。この際、後工程でサイドウォー
ルを再度エッチバックするため、あらかじめサイドウォ
ールを若干厚めに形成しておいても良い。
は、シリサイド化する第１金属膜を非選択に堆積し、酸
化防止膜により第１金属膜を被覆、保護する手法で構成
することも可能である。そのための構成を、第３の実施
形態として図３に示す。図３は本実施の形態の製造工程
を示す縦断面図である。先ず、図３（ａ）に示すよう
に、第１および第２の実施の形態と同様の材料および手
法を用いて、一導電型のシリコン基板１０１上の所定の
領域にシリコン酸化膜より構成される深さ３００〜４０
０ｎｍ、幅２００〜５００ｎｍの溝埋め込み構造の素子
分離領域１０２、厚さ５ｎｍのゲート酸化膜１０３、幅
１００〜２５０ｎｍ、厚さ１００〜１５０ｎｍの多結晶
シリコンより構成されるゲートシリコン膜１０４、前記
ゲートシリコン膜１０４の側壁部に設けられた幅８０〜
１００ｎｍのシリコン酸化膜より構成されるサイドウォ
ール１０５、前記シリコン基板１０１の前記サイドウォ
ール１０５の側部に設けられた逆導電型のソース・ドレ
イン領域としての拡散層１０６より構成されるＭＯＳト
ランジスタを形成する。この際、後工程でサイドウォー
ルを再度エッチバックするため、あらかじめサイドウォ
ールを若干厚めに形成しておいても良い。
【００２５】次いで、図３（ｂ）のように、シリコン基
板１０１上全面にコバルト膜１０７ａをスパッタ法によ
り１０〜２０ｎｍの厚みで堆積し、続いてコバルト膜１
０７ａの上層にスパッタ法により厚さ２０〜３０ｎｍの
タングステン（Ｗ）膜１０８ａを堆積する。このタング
ステン膜１０８ａは、シリサイド化熱処理時のコバルト
の酸化を防止することを目的として形成されるもので、
コバルト膜１０７ａとタングステン膜１０８ａの堆積は
真空を破らない連続的な工程で行われる事が望ましい。
また酸化防止膜としてはタングステン膜以外にも窒化チ
タン（ＴｉＮ）膜などを用いてもよい。
板１０１上全面にコバルト膜１０７ａをスパッタ法によ
り１０〜２０ｎｍの厚みで堆積し、続いてコバルト膜１
０７ａの上層にスパッタ法により厚さ２０〜３０ｎｍの
タングステン（Ｗ）膜１０８ａを堆積する。このタング
ステン膜１０８ａは、シリサイド化熱処理時のコバルト
の酸化を防止することを目的として形成されるもので、
コバルト膜１０７ａとタングステン膜１０８ａの堆積は
真空を破らない連続的な工程で行われる事が望ましい。
また酸化防止膜としてはタングステン膜以外にも窒化チ
タン（ＴｉＮ）膜などを用いてもよい。
【００２６】続いて、図３（ｃ）のように、ランプ急速
加熱法により、窒素あるいは非酸化性の雰囲気中でシリ
コン基板１０１を４５０〜５５０℃、１０〜３０秒の第
１の熱処理を施して、ゲートシリコン膜１０４および拡
散層１０６の表面部とコバルト膜１０７ａとを反応さ
せ、ＣｏｘＳｉｙ（ｘ≧ｙ）と言う組成のコバルトシリ
サイド膜１０７ｂを自己整合的に形成する。この熱処理
工程では、タングステン膜１０８ａはシリコンと反応せ
ず、窒化されず、また酸素も通さないためにコバルト膜
１０７ａは酸化しない。この第１の熱処理によるシリサ
イド反応の初期過程は、第１の実施形態の（I)式と同じ
であり、この反応では拡散種がＣｏであるため、コバル
トシリサイド膜は沈み込むように形成されるが、低温熱
処理であるために素子分離端やサイドウォール端での
「シリサイドの食い込み」は生じない。次のシリサイド
反応過程である、第１の実施形態の（II) 式と同じ反応
では拡散種がＳｉとなるため、やはり素子分離領域１０
２の端部やサイドウォール１０５の端部での「シリサイ
ドの食い込み」は生じない。
加熱法により、窒素あるいは非酸化性の雰囲気中でシリ
コン基板１０１を４５０〜５５０℃、１０〜３０秒の第
１の熱処理を施して、ゲートシリコン膜１０４および拡
散層１０６の表面部とコバルト膜１０７ａとを反応さ
せ、ＣｏｘＳｉｙ（ｘ≧ｙ）と言う組成のコバルトシリ
サイド膜１０７ｂを自己整合的に形成する。この熱処理
工程では、タングステン膜１０８ａはシリコンと反応せ
ず、窒化されず、また酸素も通さないためにコバルト膜
１０７ａは酸化しない。この第１の熱処理によるシリサ
イド反応の初期過程は、第１の実施形態の（I)式と同じ
であり、この反応では拡散種がＣｏであるため、コバル
トシリサイド膜は沈み込むように形成されるが、低温熱
処理であるために素子分離端やサイドウォール端での
「シリサイドの食い込み」は生じない。次のシリサイド
反応過程である、第１の実施形態の（II) 式と同じ反応
では拡散種がＳｉとなるため、やはり素子分離領域１０
２の端部やサイドウォール１０５の端部での「シリサイ
ドの食い込み」は生じない。
【００２７】続いて、図３（ｄ）のように、タングステ
ン膜１０８ａに残った未反応のコバルト膜１０７ａをア
ンモニアと過酸化水素水の混合溶液および塩酸と過酸化
水素水の混合水溶液を用いたウエットエッチング法によ
り選択的に除去する。そして、例えばＣＦ4 、Ｃ
2 Ｆ6 、Ｃ4 Ｆ8 などのフルオロカーボン系のガスを用
いた、異方性の反応性イオンエッチング法によりサイド
ウォール１０５をエッチバックして、コバルトシリサイ
ド膜１０７ｂとサイドウォール１０５のエッジ部との間
に、幅１０〜２０ｎｍの隙間を形成する。このサイドウ
ォールエッチバックが過剰になると、サイドウォール１
０５の後退量が増加してサイドウォールがなくなってし
まうので注意を要すること、また同時にゲートや拡散層
上のシリコンやシリサイドがエッチングされないよう
に、これらのエッチングレートの選択比にも留意する必
要があることは前記各実施形態と同じである。
ン膜１０８ａに残った未反応のコバルト膜１０７ａをア
ンモニアと過酸化水素水の混合溶液および塩酸と過酸化
水素水の混合水溶液を用いたウエットエッチング法によ
り選択的に除去する。そして、例えばＣＦ4 、Ｃ
2 Ｆ6 、Ｃ4 Ｆ8 などのフルオロカーボン系のガスを用
いた、異方性の反応性イオンエッチング法によりサイド
ウォール１０５をエッチバックして、コバルトシリサイ
ド膜１０７ｂとサイドウォール１０５のエッジ部との間
に、幅１０〜２０ｎｍの隙間を形成する。このサイドウ
ォールエッチバックが過剰になると、サイドウォール１
０５の後退量が増加してサイドウォールがなくなってし
まうので注意を要すること、また同時にゲートや拡散層
上のシリコンやシリサイドがエッチングされないよう
に、これらのエッチングレートの選択比にも留意する必
要があることは前記各実施形態と同じである。
【００２８】そして、図３（ｅ）のように、ランプ急速
加熱法により、窒素雰囲気中で７００〜８００℃、１０
〜３０秒の第２の熱処理を施し、ゲートシリコン膜１０
４および拡散層１０６表面に形成されている前記コバル
トシリサイド膜１０７ｂを電気抵抗が低く、熱的に安定
なコバルトダイシリサイド（ＣｏＳｉ2 ）膜１０７ｃに
相転移させる。このシリサイド反応過程は、第１の実施
形態の（III)と同じであり、ここでは、拡散種が再びＣ
ｏとなるため、食い込みを生じやすい反応となるが、あ
らかじめコバルトシリサイド膜１０７ｂとサイドウォー
ル１０５のエッジ部分との間に、幅１０〜２０ｎｍの隙
間を形成してあるため、素子分離端やサイドウォール端
での「シリサイドの食い込み」を抑制することができ
る。この手法によれば、微細なパターンにおいても、パ
ターンエッジでのシリサイド膜の「食い込み」を抑制で
きるため、素子間耐圧特性、ｐ−ｎ接合リーク特性、ゲ
ート耐圧特性に優れ、安定した電気特性を有するコバル
トダイシリサイド膜をゲートおよび拡散層上に選択的に
形成できる。
加熱法により、窒素雰囲気中で７００〜８００℃、１０
〜３０秒の第２の熱処理を施し、ゲートシリコン膜１０
４および拡散層１０６表面に形成されている前記コバル
トシリサイド膜１０７ｂを電気抵抗が低く、熱的に安定
なコバルトダイシリサイド（ＣｏＳｉ2 ）膜１０７ｃに
相転移させる。このシリサイド反応過程は、第１の実施
形態の（III)と同じであり、ここでは、拡散種が再びＣ
ｏとなるため、食い込みを生じやすい反応となるが、あ
らかじめコバルトシリサイド膜１０７ｂとサイドウォー
ル１０５のエッジ部分との間に、幅１０〜２０ｎｍの隙
間を形成してあるため、素子分離端やサイドウォール端
での「シリサイドの食い込み」を抑制することができ
る。この手法によれば、微細なパターンにおいても、パ
ターンエッジでのシリサイド膜の「食い込み」を抑制で
きるため、素子間耐圧特性、ｐ−ｎ接合リーク特性、ゲ
ート耐圧特性に優れ、安定した電気特性を有するコバル
トダイシリサイド膜をゲートおよび拡散層上に選択的に
形成できる。
【００２９】ここで、前記した各実施形態は本発明の一
部を示したのに過ぎず、本発明の技術思想の範囲内にお
いて、各実施形態は適宜変更され得ることは明らかであ
る。
部を示したのに過ぎず、本発明の技術思想の範囲内にお
いて、各実施形態は適宜変更され得ることは明らかであ
る。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
シリサイド反応のための第１の熱処理終了後にゲート電
極の側壁部のサイドウォールをエッチバックしてサイド
ウォールと第１の熱処理により形成された膜との間に隙
間を形成した後、シリサイド反応のための第２の熱処理
を行うことにより、シリサイド化反応における少なくと
もサイドウォール端部でのシリサイドのシリコン基板に
対する食い込みを抑制することが可能となる。これによ
り、サイドウォール端部に存在する拡散層のｐ−ｎ接合
面にシリサイド膜の端部が近接されることが防止でき、
当該拡散層のｐ−ｎ接合リーク特性、素子間耐圧特性、
ゲート耐圧特性を改善し、安定した電気特性を有するシ
リサイド膜を少なくとも拡散層上に自己整合的に高い制
御性のもとで形成することが可能となる。
シリサイド反応のための第１の熱処理終了後にゲート電
極の側壁部のサイドウォールをエッチバックしてサイド
ウォールと第１の熱処理により形成された膜との間に隙
間を形成した後、シリサイド反応のための第２の熱処理
を行うことにより、シリサイド化反応における少なくと
もサイドウォール端部でのシリサイドのシリコン基板に
対する食い込みを抑制することが可能となる。これによ
り、サイドウォール端部に存在する拡散層のｐ−ｎ接合
面にシリサイド膜の端部が近接されることが防止でき、
当該拡散層のｐ−ｎ接合リーク特性、素子間耐圧特性、
ゲート耐圧特性を改善し、安定した電気特性を有するシ
リサイド膜を少なくとも拡散層上に自己整合的に高い制
御性のもとで形成することが可能となる。
【図１】本発明の第１の実施の形態における製造工程を
示す縦断面図である。
示す縦断面図である。
【図２】本発明の第２の実施の形態における製造工程を
示す縦断面図である。
示す縦断面図である。
【図３】本発明の第３の実施の形態における製造工程を
示す縦断面図である。
示す縦断面図である。
【図４】従来の発明の製造工程を示す縦断面図。
【図５】本発明による改善された状態と、従来の問題点
を説明するためのＭＯＳトランジスタの一部の断面図で
ある。
を説明するためのＭＯＳトランジスタの一部の断面図で
ある。
１０１ シリコン基板 １０２ 素子分離領域 １０３ ゲート酸化膜 １０４ ゲートシリコン膜 １０５ サイドウォール １０６ 拡散層 １０７ａ コバルト膜 １０７ｂ コバルトシリサイド膜 １０７ｃ コバルトダイシリサイド膜 １０８ａ タングステン膜 １０８ｂ 窒化チタン膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−248536（ＪＰ，Ａ) 特開 平８−340109（ＪＰ，Ａ) 特開 平４−186844（ＪＰ，Ａ) 特開 平８−45877（ＪＰ，Ａ) 特開 平10−294459（ＪＰ，Ａ) 特開 平５−166798（ＪＰ，Ａ) 特開 昭63−58929（ＪＰ，Ａ) 特開2000−91568（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/336
Claims (11)
- 【請求項１】 シリコン基板に設けられた素子分離領域
によって画成される素子形成領域内に、ゲート電極と、
前記ゲート電極の両側面に設けられるサイドウォール
と、前記サイドウォールの両側の前記素子形成領域に設
けられる拡散層と、少なくとも前記拡散層の表面に設け
られるシリサイド膜とを形成する工程を含む半導体装置
の製造方法において、前記シリサイド膜の形成工程とし
て、少なくとも前記拡散層上に選択的に第１金属膜を形
成する第１の工程と、第１の熱処理を施して少なくとも
前記拡散層と前記第１金属膜とを反応させる第２の工程
と、前記サイドウォールの一部を除去して、前記サイド
ウォールと前記第２の工程によって形成された膜との間
に隙間を形成する第３の工程と、第３の工程後に第１の
熱処理よりも高い温度で第２の熱処理を行う第４の工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極を多結晶シリコンで形成
し、前記第１金属膜を前記ゲート電極上にも形成する請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 シリコン基板に設けられた素子分離領域
によって画成される素子形成領域内に、ゲート電極と、
前記ゲート電極の両側面に設けられるサイドウォール
と、前記サイドウォールの両側の前記素子形成領域に設
けられる拡散層と、少なくとも前記拡散層の表面に設け
られるシリサイド膜とを形成する工程を含む半導体装置
の製造方法において、前記シリサイド膜の形成工程とし
て、前記シリコン基板上に第１金属膜を形成する第１の
工程と、第１の熱処理を施して少なくとも前記拡散層と
前記第１金属膜を反応させる第２の工程と、前記第１金
属膜の未反応部分を選択的に除去する第３の工程と、前
記サイドウォールの一部を除去して、前記サイドウォー
ルと前記第３の工程によって形成された膜との間に隙間
を形成する第４の工程と、第４の工程後に第１の熱処理
よりも高い温度で第２の熱処理を行う第５の工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 シリコン基板に設けられた素子分離領域
によって画成される素子形成領域内に、ゲート電極と、
前記ゲート電極の両側面に設けられるサイドウォール
と、前記サイドウォールの両側の前記素子形成領域に設
けられる拡散層と、少なくとも前記拡散層の表面に設け
られるシリサイド膜とを形成する工程を含む半導体装置
の製造方法において、前記シリサイド膜の形成工程とし
て、前記シリコン基板上に第１金属膜を形成する第１の
工程と、前記第１金属膜上に第２金属膜を形成する第２
の工程と、第１の熱処理を施して少なくとも前記拡散層
と第１金属膜を反応させる第３の工程と、前記第２金属
膜および前記第１金属膜の未反応部分を選択的に除去す
る第４の工程と、前記サイドウォールの一部を除去し
て、前記サイドウォールと前記第４の工程によって形成
された膜との間に隙間を形成する第５の工程と、第５の
工程後に前記第１の熱処理よりも高い温度で第２の熱処
理を行う第６の工程を含むことを特徴とする半導体装置
の製造方法。 - 【請求項５】 前記ゲート電極を多結晶シリコンで構成
し、前記第１金属膜を前記ゲート電極の上面でも反応さ
せる請求項３又は４に記載の半導体装置の製造方法。 - 【請求項６】 前記第１金属膜の形成が、化学的気相成
長法あるいは無電解メッキ法のいずれかにより行われる
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項７】 前記第１金属膜の形成が、スパッタ法あ
るいは化学的気相成長法のいずれかにより行われること
を特徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項８】 前記第１金属膜の形成が、スパッタ法に
より行われることを特徴とする請求項４に記載の半導体
装置の製造方法。 - 【請求項９】 前記第１金属膜が、コバルトあるいはニ
ッケルのいずれかより構成されることを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１金属膜が、コバルトより構成
されることを特徴とする請求項３又は４に記載の半導体
装置の製造方法。 - 【請求項１１】 前記第２金属膜が、窒化チタンあるい
はタングステン（Ｗ）のいずれかより構成されることを
特徴とする請求項４に記載の半導体装置の製造方法。
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