JP2986363B2 - シリサイド接点を有する半導体デバイス及び製造方法 - Google Patents
シリサイド接点を有する半導体デバイス及び製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は一般に半導体デバイスに
関し、より詳しくは、半導体デバイス用のシリサイド化
接点に関する。
関し、より詳しくは、半導体デバイス用のシリサイド化
接点に関する。
【０００２】
【従来の技術】リソグラフィ技術によって相補型金属酸
化膜半導体（ＣＭＯＳ）デバイスの横方向の寸法がさら
に縮小できるようになってきたため、極浅接合を有する
高性能トランジスタを形成するために、隆起ソース領域
およびドレイン領域がますます広く使用されるようにな
っている。しかし、隆起ソースドレイン領域には固有の
諸問題がある。たとえば、トランジスタ構造のソース／
ドレイン領域と分離フィールド酸化物との界面、および
隆起ソース／ドレイン領域とゲート導体に隣接する側壁
スペーサとの界面に物理的ファセットが形成される。困
ったことに、シリサイド接点はこれらのファセット中に
「スパイク」を生じることがあり、このスパイクは下の
基板に突きささり、浅い接合を突き抜ける。このような
欠陥は好ましくない有害なデバイス漏洩の原因になりう
る。
化膜半導体（ＣＭＯＳ）デバイスの横方向の寸法がさら
に縮小できるようになってきたため、極浅接合を有する
高性能トランジスタを形成するために、隆起ソース領域
およびドレイン領域がますます広く使用されるようにな
っている。しかし、隆起ソースドレイン領域には固有の
諸問題がある。たとえば、トランジスタ構造のソース／
ドレイン領域と分離フィールド酸化物との界面、および
隆起ソース／ドレイン領域とゲート導体に隣接する側壁
スペーサとの界面に物理的ファセットが形成される。困
ったことに、シリサイド接点はこれらのファセット中に
「スパイク」を生じることがあり、このスパイクは下の
基板に突きささり、浅い接合を突き抜ける。このような
欠陥は好ましくない有害なデバイス漏洩の原因になりう
る。
【０００３】隆起ソース領域およびドレイン領域を有す
るトランジスタを構築するには、トランジスタの浅い接
合を形成するために、ドーパントの拡散を高度に制御す
る必要がある。現在の技術では、デバイスのチャンネル
領域への電気接続を形成するために、隆起ソース領域お
よびドレイン領域の付着に先立ってイオン注入を使用し
ている。しかし、隆起ソース領域およびドレイン領域の
付着に伴う高温のために、注入したドーパントの分布が
最適デバイス性能点を超えてさらに拡散してしまうこと
がある。
るトランジスタを構築するには、トランジスタの浅い接
合を形成するために、ドーパントの拡散を高度に制御す
る必要がある。現在の技術では、デバイスのチャンネル
領域への電気接続を形成するために、隆起ソース領域お
よびドレイン領域の付着に先立ってイオン注入を使用し
ている。しかし、隆起ソース領域およびドレイン領域の
付着に伴う高温のために、注入したドーパントの分布が
最適デバイス性能点を超えてさらに拡散してしまうこと
がある。
【０００４】さらに、シリサイド化接合の形成が隆起ソ
ース領域およびドレイン領域と集積される際に問題が起
こることがある。ゲート導体が隆起ソース領域およびド
レイン領域から充分に分離されていない場合に、シリサ
イド化プロセスによってゲートとソース領域およびドレ
イン領域との間に不都合な接触が生ずることがある。
ース領域およびドレイン領域と集積される際に問題が起
こることがある。ゲート導体が隆起ソース領域およびド
レイン領域から充分に分離されていない場合に、シリサ
イド化プロセスによってゲートとソース領域およびドレ
イン領域との間に不都合な接触が生ずることがある。
【０００５】ロダー（Rodder）とチャプマン（Chapma
n）の１９９１年３月５日発行の米国特許第４９９８１
５０号および第５０７９１８０号は、エピタキシアル付
着によって形成される隆起「トレンチ」領域を開示して
いる。浅いトランジスタ接合を維持しながらオーバーラ
ップ容量の側方調整を行うために薄い側壁絶縁体が用い
られる。電界絶縁領域と隆起ソース領域およびドレイン
領域とを分離するために、第２の絶縁スペーサが用いら
れる。その結果、基板内へのスパイクの形成の傾向が抑
制される。不都合なことに、上記特許に開示された方法
は慎重な表面調整と高温のエピタキシアル付着処理を必
要とする。さらに、隆起ソース／ドレイン領域と分離ゲ
ートの上面との距離を長くするために側壁スペーサが用
いられる。エピタキシアル層の付着または成長によって
隆起ソース領域およびドレイン領域が形成される。上記
特許では高温処理の欠点を認めているが、あいにくこれ
に伴うアニーリングを含んでおり、これが基板内での望
ましくないドーパントの拡散の原因になる。そのうえ、
上記特許では側壁スペーサの厚みを１００−３００ｎｍ
に制限している。
n）の１９９１年３月５日発行の米国特許第４９９８１
５０号および第５０７９１８０号は、エピタキシアル付
着によって形成される隆起「トレンチ」領域を開示して
いる。浅いトランジスタ接合を維持しながらオーバーラ
ップ容量の側方調整を行うために薄い側壁絶縁体が用い
られる。電界絶縁領域と隆起ソース領域およびドレイン
領域とを分離するために、第２の絶縁スペーサが用いら
れる。その結果、基板内へのスパイクの形成の傾向が抑
制される。不都合なことに、上記特許に開示された方法
は慎重な表面調整と高温のエピタキシアル付着処理を必
要とする。さらに、隆起ソース／ドレイン領域と分離ゲ
ートの上面との距離を長くするために側壁スペーサが用
いられる。エピタキシアル層の付着または成長によって
隆起ソース領域およびドレイン領域が形成される。上記
特許では高温処理の欠点を認めているが、あいにくこれ
に伴うアニーリングを含んでおり、これが基板内での望
ましくないドーパントの拡散の原因になる。そのうえ、
上記特許では側壁スペーサの厚みを１００−３００ｎｍ
に制限している。
【０００６】ロス（Roth）とキルシュ（kirsch）の１９
９２年６月２日発行の米国特許第５１１８６３９号は、
調製した核生成サイト上にシリコンを付着させることに
よる隆起ソース領域およびドレイン領域の形成を開示し
ている。このようなパターン付きサイトによって、選択
的付着プロセスの伝搬が可能になる。このような導電性
物質の付着の最終結果として、ゲート電極が絶縁スペー
サおよびキャップ物質で絶縁された、表面基板への接点
が出来る。上記特許では高温の選択的ポリシリコン付着
の使用を想定し、核生成サイト界面の調製は重要ではな
いとしている。
９２年６月２日発行の米国特許第５１１８６３９号は、
調製した核生成サイト上にシリコンを付着させることに
よる隆起ソース領域およびドレイン領域の形成を開示し
ている。このようなパターン付きサイトによって、選択
的付着プロセスの伝搬が可能になる。このような導電性
物質の付着の最終結果として、ゲート電極が絶縁スペー
サおよびキャップ物質で絶縁された、表面基板への接点
が出来る。上記特許では高温の選択的ポリシリコン付着
の使用を想定し、核生成サイト界面の調製は重要ではな
いとしている。
【０００７】デ＝ラ＝モネダ（De La Moneda）の１９７
８年２月７日発行の米国特許第４０７２５４５号は、接
点の形成と切り離してソース／ドレインを形成する方法
を開示している。上記特許では接点にはイオン注入法を
用い、接合にはエピタキシアル付着法を使用している。
しかしこの特許は、湿式エッチングによるゲート酸化物
の除去、およびそれに続くシード領域へのエピタキシア
ル・シリコンの付着を必要とする。
８年２月７日発行の米国特許第４０７２５４５号は、接
点の形成と切り離してソース／ドレインを形成する方法
を開示している。上記特許では接点にはイオン注入法を
用い、接合にはエピタキシアル付着法を使用している。
しかしこの特許は、湿式エッチングによるゲート酸化物
の除去、およびそれに続くシード領域へのエピタキシア
ル・シリコンの付着を必要とする。
【０００８】プフィースター（Pfiester）とシワン（Si
van）の１９９０年８月１４日発行の米国特許第４９４
８７４５号は、ゲートのパターン形成のためにゲート電
極上で絶縁キャップを使用する方法を開示している。つ
いでキャップを除去してポリシリコンの二回目の付着が
出来るようにする。ポリシリコンの二回目の付着はフィ
ールド酸化物領域上まで横に延びる。上記特許では隆起
ソース電極およびドレイン電極とゲート電極とを分離す
るために側壁スペーサを用いている。この場合も、この
ような構造は選択的なシリコンの成長が複雑なために制
限される。
van）の１９９０年８月１４日発行の米国特許第４９４
８７４５号は、ゲートのパターン形成のためにゲート電
極上で絶縁キャップを使用する方法を開示している。つ
いでキャップを除去してポリシリコンの二回目の付着が
出来るようにする。ポリシリコンの二回目の付着はフィ
ールド酸化物領域上まで横に延びる。上記特許では隆起
ソース電極およびドレイン電極とゲート電極とを分離す
るために側壁スペーサを用いている。この場合も、この
ような構造は選択的なシリコンの成長が複雑なために制
限される。
【０００９】このように、半導体デバイス技術では、信
頼性があり、製造可能な隆起ソース／ドレイン電界効果
構造が依然として求められている。
頼性があり、製造可能な隆起ソース／ドレイン電界効果
構造が依然として求められている。
【００１０】
【発明が解決しようとする課題】本発明の一目的は、改
良された半導体デバイスを提供することにある。
良された半導体デバイスを提供することにある。
【００１１】本発明のもう一つの目的は、半導体デバイ
ス用のシリサイド化接点を提供することにある。
ス用のシリサイド化接点を提供することにある。
【００１２】本発明のもう一つの目的は、信頼性を持っ
て製造できるゲート電極を有し、隆起ソース領域および
ドレイン領域を含有する半導体デバイスを提供すること
にある。
て製造できるゲート電極を有し、隆起ソース領域および
ドレイン領域を含有する半導体デバイスを提供すること
にある。
【００１３】本発明のもう一つの目的は、実質的に結晶
欠陥のない隆起ソース領域およびドレイン領域を有する
半導体デバイスを提供することにある。
欠陥のない隆起ソース領域およびドレイン領域を有する
半導体デバイスを提供することにある。
【００１４】本発明のもう１つの目的は、隆起ソース領
域およびドレイン領域への低抵抗パラジウムシリサイド
接点を有する半導体デバイスを提供することにある。
域およびドレイン領域への低抵抗パラジウムシリサイド
接点を有する半導体デバイスを提供することにある。
【００１５】
【課題を解決するための手段】本発明の上記その他の目
的を達成するために、シリコン基板上にパラジウム層を
付着させ、パラジウムを基板と反応させてパラジウムシ
リサイドを生成させ、基板から未反応のパラジウムを除
去し、パラジウムシリサイドおよび基板上にシリコンを
付着させ、基板へのドーパントの導入をパラジウムシリ
サイドによって防止しながらシリコンにドーパントを注
入し、シリコンをパラジウムシリサイド中を移動させて
基板上に再結晶させ、基板上にエピタキシアルに再結晶
したシリコン領域を形成することにより、半導体デバイ
ス用の接点を形成する。パラジウムシリサイドをエピタ
キシアルに再結晶したシリコン領域の上に持ち上げて高
度にドープしたしたシリコンへのシリサイド化接点を形
成する。上記その他の目的、特徴、態様、および利点
は、以下の本発明の詳細な説明によってより容易に明ら
かとなり、よりよく理解できるであろう。
的を達成するために、シリコン基板上にパラジウム層を
付着させ、パラジウムを基板と反応させてパラジウムシ
リサイドを生成させ、基板から未反応のパラジウムを除
去し、パラジウムシリサイドおよび基板上にシリコンを
付着させ、基板へのドーパントの導入をパラジウムシリ
サイドによって防止しながらシリコンにドーパントを注
入し、シリコンをパラジウムシリサイド中を移動させて
基板上に再結晶させ、基板上にエピタキシアルに再結晶
したシリコン領域を形成することにより、半導体デバイ
ス用の接点を形成する。パラジウムシリサイドをエピタ
キシアルに再結晶したシリコン領域の上に持ち上げて高
度にドープしたしたシリコンへのシリサイド化接点を形
成する。上記その他の目的、特徴、態様、および利点
は、以下の本発明の詳細な説明によってより容易に明ら
かとなり、よりよく理解できるであろう。
【００１６】
【実施例】まず図１には半導体デバイス、またはより詳
しくは、金属酸化膜半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）２が示されている。半導体デバイス２は、半
導体基板８上に付着したゲート酸化物すなわち絶縁膜６
と、ポリシリコン層１２と、シリサイド層１４と、誘電
層または絶縁層１６とを備えるシリサイド化ゲート４を
含む。分離層１０はデバイス２を他のデバイスから分離
する機能を持ち、たとえば浅いトレンチ分離層が用いら
れる。シリサイド化ゲート４および分離層１０は従来の
技術で形成できる。一般に、ゲート酸化膜６の厚みは５
ｎｍ程度でよく、ポリシリコン層１２の厚みは１５０ｎ
ｍ程度でよく、ｎ+またはｐ+ドープ可能であり、誘電ま
たは絶縁キャップ層１６の厚みは２００ｎｍ程度でよ
い。シリサイド層１４はたとえばＷ、Ｔｉ、Ｔａなどの
耐熱性金属またはＴｉＳｉ2などの金属シリサイドから
構成することが出来る。
しくは、金属酸化膜半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）２が示されている。半導体デバイス２は、半
導体基板８上に付着したゲート酸化物すなわち絶縁膜６
と、ポリシリコン層１２と、シリサイド層１４と、誘電
層または絶縁層１６とを備えるシリサイド化ゲート４を
含む。分離層１０はデバイス２を他のデバイスから分離
する機能を持ち、たとえば浅いトレンチ分離層が用いら
れる。シリサイド化ゲート４および分離層１０は従来の
技術で形成できる。一般に、ゲート酸化膜６の厚みは５
ｎｍ程度でよく、ポリシリコン層１２の厚みは１５０ｎ
ｍ程度でよく、ｎ+またはｐ+ドープ可能であり、誘電ま
たは絶縁キャップ層１６の厚みは２００ｎｍ程度でよ
い。シリサイド層１４はたとえばＷ、Ｔｉ、Ｔａなどの
耐熱性金属またはＴｉＳｉ2などの金属シリサイドから
構成することが出来る。
【００１７】図１に示すように、第１（左側）及び第２
（右側）側壁スペーサ１８はゲート導体の第１（左側）
及び第２（右側）側壁のそれぞれに、たとえば、窒化ケ
イ素の通常の低圧化学蒸着およびエッチングによって形
成される。以下にさらに説明するように、側壁スペーサ
１８の厚みは、ある物質がゲート導体の両面に生成また
は成長するのを防止し、適切な接合の形成を可能にする
のに適したものでなければならない。たとえば、ある種
の応用例では、側壁スペーサ１８の適切な厚みは約２０
−３０ｎｍ程度でよい。
（右側）側壁スペーサ１８はゲート導体の第１（左側）
及び第２（右側）側壁のそれぞれに、たとえば、窒化ケ
イ素の通常の低圧化学蒸着およびエッチングによって形
成される。以下にさらに説明するように、側壁スペーサ
１８の厚みは、ある物質がゲート導体の両面に生成また
は成長するのを防止し、適切な接合の形成を可能にする
のに適したものでなければならない。たとえば、ある種
の応用例では、側壁スペーサ１８の適切な厚みは約２０
−３０ｎｍ程度でよい。
【００１８】本発明によれば、図１に示すように、次に
パラジウム金属を付着するために第１側壁スペーサの左
側の第１及び第２側壁スペーサの右側の第２活性シリコ
ン接合表面２０を調製する。なお、その調製には、４
０：１の水：緩衝ＨＦ中への４０秒間浸漬と、それに続
いて残留するゲート酸化物、フォトレジスト、および界
面汚染物膜の除去のための水洗、およびイソプロパノー
ル乾燥が含まれる。
パラジウム金属を付着するために第１側壁スペーサの左
側の第１及び第２側壁スペーサの右側の第２活性シリコ
ン接合表面２０を調製する。なお、その調製には、４
０：１の水：緩衝ＨＦ中への４０秒間浸漬と、それに続
いて残留するゲート酸化物、フォトレジスト、および界
面汚染物膜の除去のための水洗、およびイソプロパノー
ル乾燥が含まれる。
【００１９】次に、図２に示すように、パラジウム２３
をデバイス２上に付着させる。０．２５ｎｍＣＭＯＳプ
ロセスに伴う縦横比のため、厚み約１５ｎｍのパラジウ
ム層の付着が必要になる。パラジウム２３の付着にはス
パッタリングが好ましい方法である。典型的なスパッタ
リングの条件には、約６００ワットの（直流）電力、ア
ルゴン・ガス中、および約６ｍＴｏｒｒ程度のスパッタ
リング・ガス圧が含まれる。この条件下で、１５ｎｍの
パラジウム膜の付着に約２０秒かかる。
をデバイス２上に付着させる。０．２５ｎｍＣＭＯＳプ
ロセスに伴う縦横比のため、厚み約１５ｎｍのパラジウ
ム層の付着が必要になる。パラジウム２３の付着にはス
パッタリングが好ましい方法である。典型的なスパッタ
リングの条件には、約６００ワットの（直流）電力、ア
ルゴン・ガス中、および約６ｍＴｏｒｒ程度のスパッタ
リング・ガス圧が含まれる。この条件下で、１５ｎｍの
パラジウム膜の付着に約２０秒かかる。
【００２０】次に、図３に示すように、パラジウム２３
を第１及び第２活性シリコン表面２０とそれぞれ反応さ
せて、金属に富む第１（左側）及び第２（右側）接合シ
リサイド２４、具体的にはパラジウムシリサイドをこの
表面２０上に形成させる。この反応によってシリコン基
板の一部がパラジウムシリサイド２４として消費され、
こうして形成された第１及び第２パラジウムシリサイド
２４の一部が第１及び第２シリコン表面２０の元の表面
の下にそれぞれくることに留意されたい。たとえば、窒
素中約３０分間の低温アニーリング（たとえば約３５０
℃）でパラジウムと活性シリコンとの固相反応が開始す
る。パラジウムは活性シリコン表面２０と反応して、こ
れらの表面２０上にパラジウムシリサイド２４を形成す
るが、パラジウム２３は側壁スペーサ１８、キャップ層
１６、または分離層１０上のフィールド酸化物領域２２
とは反応しない。厚み約１５ｎｍのパラジウム層２３は
厚み約３３ｎｍのパラジウムシリサイド２４を生成す
る。側壁スペーサ１８がゲート４をパラジウムシリサイ
ド２４から絶縁していることに留意されたい。
を第１及び第２活性シリコン表面２０とそれぞれ反応さ
せて、金属に富む第１（左側）及び第２（右側）接合シ
リサイド２４、具体的にはパラジウムシリサイドをこの
表面２０上に形成させる。この反応によってシリコン基
板の一部がパラジウムシリサイド２４として消費され、
こうして形成された第１及び第２パラジウムシリサイド
２４の一部が第１及び第２シリコン表面２０の元の表面
の下にそれぞれくることに留意されたい。たとえば、窒
素中約３０分間の低温アニーリング（たとえば約３５０
℃）でパラジウムと活性シリコンとの固相反応が開始す
る。パラジウムは活性シリコン表面２０と反応して、こ
れらの表面２０上にパラジウムシリサイド２４を形成す
るが、パラジウム２３は側壁スペーサ１８、キャップ層
１６、または分離層１０上のフィールド酸化物領域２２
とは反応しない。厚み約１５ｎｍのパラジウム層２３は
厚み約３３ｎｍのパラジウムシリサイド２４を生成す
る。側壁スペーサ１８がゲート４をパラジウムシリサイ
ド２４から絶縁していることに留意されたい。
【００２１】次いで、図４に示すように、第１及び第２
パラジウムシリサイド２４を残して、未反応パラジウム
金属を側壁スペーサ１８、キャップ層１６およびフィー
ルド酸化物領域２２からはがさなければならない。その
ような剥離には、たとえば１：１０：１０のＨＣｌ：Ｈ
ＮＯ3：ＣＨ3ＣＯＯＨ溶液を含む湿式エッチング液を使
うことが出来る。毎分約１００ｎｍのエッチング速度で
は、１５ｎｍのパラジウム膜を４０秒で充分に剥離でき
る。
パラジウムシリサイド２４を残して、未反応パラジウム
金属を側壁スペーサ１８、キャップ層１６およびフィー
ルド酸化物領域２２からはがさなければならない。その
ような剥離には、たとえば１：１０：１０のＨＣｌ：Ｈ
ＮＯ3：ＣＨ3ＣＯＯＨ溶液を含む湿式エッチング液を使
うことが出来る。毎分約１００ｎｍのエッチング速度で
は、１５ｎｍのパラジウム膜を４０秒で充分に剥離でき
る。
【００２２】次いで、図５では、非晶質または微粒子状
のシリコンの膜または層２６を、たとえばスパッタリン
グ法でデバイス２上に付着させる。さらに具体的には、
シリコン層２６をゲート４、側壁スペーサ１８、パラジ
ウムシリサイド２４、および分離層１０上に付着させ
る。例を挙げれば、シリコン層２６は約４０ｎｍ程度の
厚みに付着させる。シリコンが必要なのはパラジウムシ
リサイド２４の平面状の表面上だけなので、シリコン層
２６の形状整合性は重要でないことに留意されたい。次
に、必要に応じて、それが適切ならば、シリコン層２６
に適切なドーパント物質を注入する。適切なドーパント
物質はデバイス２の極性に依存する。有利なことに、パ
ラジウムシリサイド２４は高度の核停止力を有するの
で、パラジウムシリサイド２４は注入された物質が基板
８中に導入されるのを防止する。シリコンの厚みと注入
エネルギーは共にデバイスの設計に応じて最適化でき
る。
のシリコンの膜または層２６を、たとえばスパッタリン
グ法でデバイス２上に付着させる。さらに具体的には、
シリコン層２６をゲート４、側壁スペーサ１８、パラジ
ウムシリサイド２４、および分離層１０上に付着させ
る。例を挙げれば、シリコン層２６は約４０ｎｍ程度の
厚みに付着させる。シリコンが必要なのはパラジウムシ
リサイド２４の平面状の表面上だけなので、シリコン層
２６の形状整合性は重要でないことに留意されたい。次
に、必要に応じて、それが適切ならば、シリコン層２６
に適切なドーパント物質を注入する。適切なドーパント
物質はデバイス２の極性に依存する。有利なことに、パ
ラジウムシリサイド２４は高度の核停止力を有するの
で、パラジウムシリサイド２４は注入された物質が基板
８中に導入されるのを防止する。シリコンの厚みと注入
エネルギーは共にデバイスの設計に応じて最適化でき
る。
【００２３】次に、デバイス２をたとえば約６００℃の
温度でアニーリングする。このような温度では、第１及
び第２パラジウムシリサイド２４は、スパッタリングで
付着したシリコン２６の固相エピタキシの移動媒体とし
て作用する。非晶質でシードなしのシリコン層２６はパ
ラジウムシリサイド２４中を移動し、図６に示すよう
に、第１及び第２活性シリコン接合表面２０のそれぞれ
に、エピタキシアルに付着してドープした第１（左側）
及び第２（右側）エピタキシアル・シリコン領域２８を
形成する。パラジウムシリサイドとシリコン基板の界面
はシリコンの再結晶の鋳型として機能し、従ってドープ
したエピタキシアル・シリコン領域２８は、移動および
再結晶の前にパラジウムシリサイド２４があった位置に
形成される。これらのドープした第１及び第２エピタキ
シアル・シリコン領域２８はデバイス２の隆起ソース領
域およびドレイン領域である。側壁スペーサ１８がゲー
ト４をエピタキシアル・シリコン領域２８から絶縁して
いることに留意されたい。以前には付着したシリコン層
２６の下にあったパラジウムシリサイド２４は、固相エ
ピタキシによってドープしたエピタキシアル・シリコン
領域２８の上の表面に持ち上がり、またはそこに移動し
て、エピタキシアル・シリコン領域２８への低抵抗パラ
ジウムシリサイド接点２４'になる。たとえば、Poate,
Tu, Mayer,"Thin Films - Interdiffusion and Reactio
ns", Wiley and Sons, New York（1978）, pp.450-460;
Z.L. Liau, et al., "Kinetics of the Initial Stag
e of SiTransport Through Pd-Silicide for Epitaxial
Growth", J. Electrochem. Soc.: Solid-State Scienc
e and Technology, Vol. 122, No.12, pp.1696-1700; C
anali, et al., "Solid-Phase Epitaxial Growth of Si
Through Palladium Silicide Layers", Journal of Ap
plied Physics, Vol.46, No.7, July 1975, pp.2831-28
36; および S.S. Lau, et al., "Antimony Doping of S
i Layers Grown by Solid-Phase Epitaxy", Applied Ph
ysics Letters,Vol. 28, No. 3, 1 February 1976, pp.
148-150を参照のこと。
温度でアニーリングする。このような温度では、第１及
び第２パラジウムシリサイド２４は、スパッタリングで
付着したシリコン２６の固相エピタキシの移動媒体とし
て作用する。非晶質でシードなしのシリコン層２６はパ
ラジウムシリサイド２４中を移動し、図６に示すよう
に、第１及び第２活性シリコン接合表面２０のそれぞれ
に、エピタキシアルに付着してドープした第１（左側）
及び第２（右側）エピタキシアル・シリコン領域２８を
形成する。パラジウムシリサイドとシリコン基板の界面
はシリコンの再結晶の鋳型として機能し、従ってドープ
したエピタキシアル・シリコン領域２８は、移動および
再結晶の前にパラジウムシリサイド２４があった位置に
形成される。これらのドープした第１及び第２エピタキ
シアル・シリコン領域２８はデバイス２の隆起ソース領
域およびドレイン領域である。側壁スペーサ１８がゲー
ト４をエピタキシアル・シリコン領域２８から絶縁して
いることに留意されたい。以前には付着したシリコン層
２６の下にあったパラジウムシリサイド２４は、固相エ
ピタキシによってドープしたエピタキシアル・シリコン
領域２８の上の表面に持ち上がり、またはそこに移動し
て、エピタキシアル・シリコン領域２８への低抵抗パラ
ジウムシリサイド接点２４'になる。たとえば、Poate,
Tu, Mayer,"Thin Films - Interdiffusion and Reactio
ns", Wiley and Sons, New York（1978）, pp.450-460;
Z.L. Liau, et al., "Kinetics of the Initial Stag
e of SiTransport Through Pd-Silicide for Epitaxial
Growth", J. Electrochem. Soc.: Solid-State Scienc
e and Technology, Vol. 122, No.12, pp.1696-1700; C
anali, et al., "Solid-Phase Epitaxial Growth of Si
Through Palladium Silicide Layers", Journal of Ap
plied Physics, Vol.46, No.7, July 1975, pp.2831-28
36; および S.S. Lau, et al., "Antimony Doping of S
i Layers Grown by Solid-Phase Epitaxy", Applied Ph
ysics Letters,Vol. 28, No. 3, 1 February 1976, pp.
148-150を参照のこと。
【００２４】パラジウムシリサイドが低抵抗接点を与え
ることの証として、パラジウムシリサイドの体積抵抗率
は測定によれば約２５-２８ミクロオーム−ｃｍであ
り、また１００ｎｍのパラジウムシリサイド膜の面積抵
抗は約２．５オーム／スクエアであった。
ることの証として、パラジウムシリサイドの体積抵抗率
は測定によれば約２５-２８ミクロオーム−ｃｍであ
り、また１００ｎｍのパラジウムシリサイド膜の面積抵
抗は約２．５オーム／スクエアであった。
【００２５】このような固相エピタキシによる形成は、
パラジウムシリサイド接点２４'の自己整合製造プロセ
スをもたらし、また、原子的にきれいなシリサイドとシ
リコンの界面、および再結晶シリコンとシリコン基板の
界面を与える。
パラジウムシリサイド接点２４'の自己整合製造プロセ
スをもたらし、また、原子的にきれいなシリサイドとシ
リコンの界面、および再結晶シリコンとシリコン基板の
界面を与える。
【００２６】有利なことに、パラジウムシリサイド接点
２４はＲＣ遅延時間を短縮する。たとえば、厚み３３ｎ
ｍのパラジウムシリサイド接点は約６オーム／スクエア
の面積抵抗を有する。
２４はＲＣ遅延時間を短縮する。たとえば、厚み３３ｎ
ｍのパラジウムシリサイド接点は約６オーム／スクエア
の面積抵抗を有する。
【００２７】さらに、このようなパラジウムシリサイド
接点２４'は接触しているシリサイドと接合との間の接
触抵抗を減少させる。理想的には、ｐ−ｎ接合またはバ
イポーラトランジスタへの接点は電荷担体の流れに対す
る障壁となってはならない。そのようなオーム接点によ
る電流への抵抗はバルク体に比べて無視できる。半導体
上に付着した金属シリサイド膜は非オーム性の、整流接
点を形成する。このような金属／半導体系の接触抵抗Ｒ
cの大きさは集積回路にとって数桁大きすぎる。電流輸
送がショットキー・エネルギー障壁を越える熱電子放出
によって決まる接点を用いる代わりに、高濃度にドープ
した半導体と接触している金属シリサイドはトンネル効
果でエネルギー障壁を通過することによって決まる電気
抵抗挙動を示す。縮退して、すなわち高濃度にドープし
た層の上にパラジウムシリサイド層を形成するこのプロ
セスでは、接触抵抗値Ｒcが１×１０-6ｏｈｍ−ｃｍ2程
度のオーム接点が出来、したがってＵＬＳＩの幾何寸法
に理想的に適合する。
接点２４'は接触しているシリサイドと接合との間の接
触抵抗を減少させる。理想的には、ｐ−ｎ接合またはバ
イポーラトランジスタへの接点は電荷担体の流れに対す
る障壁となってはならない。そのようなオーム接点によ
る電流への抵抗はバルク体に比べて無視できる。半導体
上に付着した金属シリサイド膜は非オーム性の、整流接
点を形成する。このような金属／半導体系の接触抵抗Ｒ
cの大きさは集積回路にとって数桁大きすぎる。電流輸
送がショットキー・エネルギー障壁を越える熱電子放出
によって決まる接点を用いる代わりに、高濃度にドープ
した半導体と接触している金属シリサイドはトンネル効
果でエネルギー障壁を通過することによって決まる電気
抵抗挙動を示す。縮退して、すなわち高濃度にドープし
た層の上にパラジウムシリサイド層を形成するこのプロ
セスでは、接触抵抗値Ｒcが１×１０-6ｏｈｍ−ｃｍ2程
度のオーム接点が出来、したがってＵＬＳＩの幾何寸法
に理想的に適合する。
【００２８】約６００℃という低いアニーリング温度で
は、ドーパントは再結晶シリコン領域２８中に再分配さ
れ、従って再結晶シリコン領域２８はドーパントの濃縮
貯蔵場所として機能する。
は、ドーパントは再結晶シリコン領域２８中に再分配さ
れ、従って再結晶シリコン領域２８はドーパントの濃縮
貯蔵場所として機能する。
【００２９】次いで、側壁スペーサ１８、ゲート絶縁キ
ャップ１６、およびフィールド酸化物領域２２上に残っ
たシリコンを、たとえば通常の反応性イオン・エッチン
グによって除去する。
ャップ１６、およびフィールド酸化物領域２２上に残っ
たシリコンを、たとえば通常の反応性イオン・エッチン
グによって除去する。
【００３０】これで、ドーパント・プロフィルは、約８
５０℃、１０分間の炉内アニーリングなどの高温拡散プ
ロセスにかける準備ができた。このような高温拡散プロ
セスは、ドープしたエピタキシアル・シリコン領域２８
から基板シリコン８へのドーパントの外方拡散を引き起
こし、浅い外方拡散した接合３０を形成する。接合に結
びついたドーパントが、浅い接合の必要条件を満たしつ
つ、水平に充分な距離に広がって接合とトランジスタ・
チャンネル領域との間の電気接続を実現出来るように、
側壁スペーサ１８の厚みは充分に薄くなければならな
い。すなわち、側壁スペーサ１８はゲート４の下の拡散
距離を画定する。好都合なことに、このような拡散プロ
セスは、イオン注入法で発生が予測される結晶欠陥を生
じさせない。
５０℃、１０分間の炉内アニーリングなどの高温拡散プ
ロセスにかける準備ができた。このような高温拡散プロ
セスは、ドープしたエピタキシアル・シリコン領域２８
から基板シリコン８へのドーパントの外方拡散を引き起
こし、浅い外方拡散した接合３０を形成する。接合に結
びついたドーパントが、浅い接合の必要条件を満たしつ
つ、水平に充分な距離に広がって接合とトランジスタ・
チャンネル領域との間の電気接続を実現出来るように、
側壁スペーサ１８の厚みは充分に薄くなければならな
い。すなわち、側壁スペーサ１８はゲート４の下の拡散
距離を画定する。好都合なことに、このような拡散プロ
セスは、イオン注入法で発生が予測される結晶欠陥を生
じさせない。
【００３１】本発明が、エピタキシアルに再結晶したシ
リコン領域上にシリサイド化接点を作成することが必要
ないかなる半導体デバイスにも広く適用できることが、
当業者には理解できるであろう。
リコン領域上にシリサイド化接点を作成することが必要
ないかなる半導体デバイスにも広く適用できることが、
当業者には理解できるであろう。
【００３２】本発明を特定の実施例に関して説明してき
たが、これまでの記述から明らかなように、様々な代替
案、修正、および変更が可能なことは当業者には明らか
であろう。すなわち、本発明は本発明および添付の特許
請求の範囲の趣旨および範囲に含まれる全ての代替案、
修正および変更を含むものである。
たが、これまでの記述から明らかなように、様々な代替
案、修正、および変更が可能なことは当業者には明らか
であろう。すなわち、本発明は本発明および添付の特許
請求の範囲の趣旨および範囲に含まれる全ての代替案、
修正および変更を含むものである。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）半導体デバイス用接点の製造方法に
おいて、（ａ）シリコン基板を用意するステップと、
（ｂ）上記基板にパラジウム層を付着させるステップ
と、（ｃ）上記パラジウムを上記基板と反応させてパラ
ジウムシリサイドを生成させるステップと、（ｄ）上記
基板から未反応パラジウムを除去するステップと、
（ｅ）上記パラジウムシリサイドおよび基板上にドープ
したシリコンを形成するステップと、（ｆ）上記ドープ
したシリコンを上記パラジウムシリサイド中を移動させ
て上記基板上に再結晶させ、上記基板上にエピタキシア
ルに再結晶したシリコン領域を形成させ、上記パラジウ
ムシリサイドを上記のエピタキシアルに再結晶したシリ
コン領域の上に移動させて、シリサイド化接点を形成さ
せるステップと、（ｇ）上記ドープしたシリコンを上記
基板から除去するステップとを含む方法。 （２）ステップ（ｅ）が、上記パラジウムシリサイドお
よび基板上にシリコンを付着させるステップと、上記シ
リコンにドーパントを注入し、その際に上記ドーパント
の上記基板への導入を上記パラジウムシリサイドによっ
て防止するステップとを含むことを特徴とする上記
（１）に記載の方法。 （３）さらに、ステップ（ｂ）の前に、パラジウムを付
着させるための基板を作成するステップを含む上記
（１）に記載の方法。 （４）上記基板を４０：１の水：緩衝ＨＦに浸漬し、上
記基板を水洗し、上記基板をイソプロパノールで乾燥す
ることによって上記基板を作成することを特徴とする上
記（３）に記載の方法。 （５）上記パラジウム層の厚みが約１５ｎｍであること
を特徴とする上記（１）に記載の方法。 （６）ステップ（ｂ）がスパッタリングを含むことを特
徴とする上記（１）に記載の方法。 （７）上記スパッタリングを、約６００ワットの電力で
アルゴン・ガス中で約６ミリトルのスパッタリング・ガ
ス圧で行うことを特徴とする上記（６）に記載の方法。 （８）ステップ（ｃ）が低温アニーリングを含むことを
特徴とする上記（１）に記載の方法。 （９）ステップ（ｄ）が湿式エッチングを含むことを特
徴とする上記（１）に記載の方法。 （１０）上記湿式エッチングを１：１０：１０のＨＣ
ｌ：ＨＮＯ3：ＣＨ3ＣＯＯＨ溶液中で行うことを特徴と
する上記（９）に記載の方法。 （１１）ステップ（ｆ）がアニーリングを含むことを特
徴とする上記（１）に記載の方法。 （１２）上記アニーリングを約６００℃で行うことを特
徴とする上記（１１）に記載の方法。 （１３）隆起ソース領域およびドレイン領域を有する半
導体デバイスを製造する方法において（ａ）シリコン基
板を用意するステップと、（ｂ）上記基板上に、隣接す
る上記シリコン基板を含む接合表面を有するゲートを形
成するステップと、（ｃ）上記ゲートの側壁上に側壁ス
ペーサを形成するステップと、（ｄ）上記側壁スペー
サ、ゲート、および基板上にパラジウム層を付着させる
ステップと、（ｅ）上記パラジウムを上記接合表面と反
応させてパラジウムシリサイドを生成させ、その際に上
記側壁スペーサによって上記ゲートを上記パラジウムシ
リサイドから絶縁するステップと、（ｆ）上記側壁スペ
ーサ、ゲート、および基板から未反応のパラジウムを除
去するステップと、（ｇ）上記側壁スペーサ、ゲート、
パラジウムシリサイド、および基板上にドープしたシリ
コンを形成するステップと、（ｈ）上記ドープしたシリ
コンを上記パラジウムシリサイド中を移動させ、上記接
合表面上に再結晶させて、隆起ソース領域およびドレイ
ン領域を形成させ、その際に上記側壁スペーサによって
上記ゲートを上記隆起ソース領域およびドレイン領域か
ら絶縁し、上記パラジウムシリサイドを上記隆起ソース
領域およびドレイン領域の上に持ち上げて、それらの領
域用のシリサイド化接点を形成するステップと、（ｉ）
上記側壁スペーサ、ゲート、および基板から上記ドープ
したシリコンを除去するステップとを含む方法。 （１４）ステップ（ｇ）が、上記側壁スペーサ、ゲー
ト、パラジウムシリサイド、および基板上にシリコンを
付着させ、その際に上記パラジウムシリサイドによって
上記ドーパントの上記基板への導入を防止するステップ
を含むことを特徴とする上記（１３）に記載の方法。 （１５）上記ゲートが、ゲート酸化物膜と、ポリシリコ
ン層と、シリサイド層と、絶縁層とを含むことを特徴と
する上記（１３）に記載の方法。 （１６）側壁スペーサを形成するステップ（ｃ）が化学
蒸着および窒化ケイ素のエッチングを含むことを特徴と
する上記（１３）に記載の方法。 （１７）上記側壁スペーサの厚みが約２０−３０ｎｍで
あることを特徴とする上記（１３）に記載の方法。 （１８）さらに、ステップ（ｄ）の前に、パラジウムを
付着させるために上記接合表面を調製するステップを含
むことを特徴とする上記（１３）に記載の方法。 （１９）上記デバイスを４０：１の水：緩衝ＨＦに浸浸
し、水洗し、イソプロパノールで乾燥することによって
上記接合表面を調製することを特徴とする上記（１８）
に記載の方法。 （２０）上記パラジウム層の厚みが約１５ｎｍであるこ
とを特徴とする上記（１３）に記載の方法。 （２１）ステップ（ｄ）がスパッタリングを含むことを
特徴とする上記（１３）に記載の方法。 （２２）上記スパッタリングを、約６００ワットの電力
でアルゴン・ガス中で約６ミリトルのスパッタリング・
ガス圧で行うことを特徴とする上記（２１）に記載の方
法。 （２３）ステップ（ｅ）が低温アニーリングを含むこと
を特徴とする上記（１３）に記載の方法。 （２４）ステップ（ｆ）が湿式エッチングを含むことを
特徴とする上記（１３）に記載の方法。 （２５）上記湿式エッチングを１：１０：１０のＨＣ
ｌ：ＨＮＯ3：ＣＨ3ＣＯＯＨ溶液中で行うことを特徴と
する上記（２４）に記載の方法。 （２６）ステップ（ｈ）がアニーリングを含むことを特
徴とする上記（１３）に記載の方法。 （２７）上記アニーリングを約６００℃で行うことを特
徴とする上記（２６）に記載の方法。 （２８）さらに、上記隆起ソース領域およびドレイン領
域から上記基板へドーパントを外方拡散させて、外方拡
散した接合を形成するステップを含む上記（１３）に記
載の方法。 （２９）ドーパントを外方拡散させる上記ステップが高
温拡散プロセスを含むことを特徴とする上記（２８）に
記載の方法。 （３０）ステップ（ｉ）が反応イオン・エッチングを含
むことを特徴とする上記（１３）に記載の方法。 （３１）シリコン基板と、上記基板上に形成され、第１
および第２の側壁を有するゲートと、上記ゲートの上記
第１および第２側壁上に形成された第１および第２側壁
スペーサと、パラジウムを上記シリコン基板の一部と反
応させて形成され、上記第１および第２側壁スペーサが
第１および第２パラジウムシリサイド接点からゲートを
絶縁している第１および第２パラジウムシリサイド接点
と、上記第１パラジウムシリサイド接点の下にあり、上
記第１パラジウムシリサイド接点中をドープしたシリコ
ンを移動させて、上記パラジウムシリサイド接点が上記
ソース領域の上に持ち上がるようにすることによって上
記基板上に形成され、上記第１側壁スペーサが上記ゲー
トを上記ソース領域から絶縁している隆起ソース領域
と、上記第２パラジウムシリサイド接点の下にあり、上
記第２パラジウムシリサイド接点中をドープしたシリコ
ンを移動させて、上記パラジウムシリサイド接点が上記
ドレイン領域の上に持ち上がるようにすることによって
上記基板上に形成され、上記第１側壁スペーサが上記ゲ
ートを上記ドレイン領域から絶縁している隆起ドレイン
領域とを含む半導体デバイス。 （３２）上記ゲートが、ゲート絶縁膜と、上記ゲート絶
縁膜上に形成されたポリシリコン層と、上記ポリシリコ
ン層上に形成されたシリサイド層と、上記シリサイド層
上に形成された絶縁層とを含むことを特徴とする上記
（３１）に記載の半導体デバイス。 （３３）上記ゲート絶縁膜の厚みが５ｎｍ程度、上記シ
リサイド層の厚みが１５０ｎｍ程度、上記絶縁層の厚み
が２００ｎｍ程度であることを特徴とする上記（３２）
に記載の半導体デバイス。 （３４）上記第１および第２側壁スペーサが窒化ケイ素
を含むことを特徴とする上記（３１）に記載の半導体デ
バイス。 （３５）上記第１および第２側壁スペーサの厚みが各々
２０−３０ｎｍ程度であることを特徴とする上記（３
１）に記載の半導体デバイス。 （３６）上記第１および第２パラジウムシリサイド接点
の厚みが各々３３ｎｍ程度であることを特徴とする上記
（３１）に記載の半導体デバイス。 （３７）上記第１および第２パラジウムシリサイド接点
を各々自己位置合せプロセスで形成することを特徴とす
る上記（３１）に記載の半導体デバイス。
おいて、（ａ）シリコン基板を用意するステップと、
（ｂ）上記基板にパラジウム層を付着させるステップ
と、（ｃ）上記パラジウムを上記基板と反応させてパラ
ジウムシリサイドを生成させるステップと、（ｄ）上記
基板から未反応パラジウムを除去するステップと、
（ｅ）上記パラジウムシリサイドおよび基板上にドープ
したシリコンを形成するステップと、（ｆ）上記ドープ
したシリコンを上記パラジウムシリサイド中を移動させ
て上記基板上に再結晶させ、上記基板上にエピタキシア
ルに再結晶したシリコン領域を形成させ、上記パラジウ
ムシリサイドを上記のエピタキシアルに再結晶したシリ
コン領域の上に移動させて、シリサイド化接点を形成さ
せるステップと、（ｇ）上記ドープしたシリコンを上記
基板から除去するステップとを含む方法。 （２）ステップ（ｅ）が、上記パラジウムシリサイドお
よび基板上にシリコンを付着させるステップと、上記シ
リコンにドーパントを注入し、その際に上記ドーパント
の上記基板への導入を上記パラジウムシリサイドによっ
て防止するステップとを含むことを特徴とする上記
（１）に記載の方法。 （３）さらに、ステップ（ｂ）の前に、パラジウムを付
着させるための基板を作成するステップを含む上記
（１）に記載の方法。 （４）上記基板を４０：１の水：緩衝ＨＦに浸漬し、上
記基板を水洗し、上記基板をイソプロパノールで乾燥す
ることによって上記基板を作成することを特徴とする上
記（３）に記載の方法。 （５）上記パラジウム層の厚みが約１５ｎｍであること
を特徴とする上記（１）に記載の方法。 （６）ステップ（ｂ）がスパッタリングを含むことを特
徴とする上記（１）に記載の方法。 （７）上記スパッタリングを、約６００ワットの電力で
アルゴン・ガス中で約６ミリトルのスパッタリング・ガ
ス圧で行うことを特徴とする上記（６）に記載の方法。 （８）ステップ（ｃ）が低温アニーリングを含むことを
特徴とする上記（１）に記載の方法。 （９）ステップ（ｄ）が湿式エッチングを含むことを特
徴とする上記（１）に記載の方法。 （１０）上記湿式エッチングを１：１０：１０のＨＣ
ｌ：ＨＮＯ3：ＣＨ3ＣＯＯＨ溶液中で行うことを特徴と
する上記（９）に記載の方法。 （１１）ステップ（ｆ）がアニーリングを含むことを特
徴とする上記（１）に記載の方法。 （１２）上記アニーリングを約６００℃で行うことを特
徴とする上記（１１）に記載の方法。 （１３）隆起ソース領域およびドレイン領域を有する半
導体デバイスを製造する方法において（ａ）シリコン基
板を用意するステップと、（ｂ）上記基板上に、隣接す
る上記シリコン基板を含む接合表面を有するゲートを形
成するステップと、（ｃ）上記ゲートの側壁上に側壁ス
ペーサを形成するステップと、（ｄ）上記側壁スペー
サ、ゲート、および基板上にパラジウム層を付着させる
ステップと、（ｅ）上記パラジウムを上記接合表面と反
応させてパラジウムシリサイドを生成させ、その際に上
記側壁スペーサによって上記ゲートを上記パラジウムシ
リサイドから絶縁するステップと、（ｆ）上記側壁スペ
ーサ、ゲート、および基板から未反応のパラジウムを除
去するステップと、（ｇ）上記側壁スペーサ、ゲート、
パラジウムシリサイド、および基板上にドープしたシリ
コンを形成するステップと、（ｈ）上記ドープしたシリ
コンを上記パラジウムシリサイド中を移動させ、上記接
合表面上に再結晶させて、隆起ソース領域およびドレイ
ン領域を形成させ、その際に上記側壁スペーサによって
上記ゲートを上記隆起ソース領域およびドレイン領域か
ら絶縁し、上記パラジウムシリサイドを上記隆起ソース
領域およびドレイン領域の上に持ち上げて、それらの領
域用のシリサイド化接点を形成するステップと、（ｉ）
上記側壁スペーサ、ゲート、および基板から上記ドープ
したシリコンを除去するステップとを含む方法。 （１４）ステップ（ｇ）が、上記側壁スペーサ、ゲー
ト、パラジウムシリサイド、および基板上にシリコンを
付着させ、その際に上記パラジウムシリサイドによって
上記ドーパントの上記基板への導入を防止するステップ
を含むことを特徴とする上記（１３）に記載の方法。 （１５）上記ゲートが、ゲート酸化物膜と、ポリシリコ
ン層と、シリサイド層と、絶縁層とを含むことを特徴と
する上記（１３）に記載の方法。 （１６）側壁スペーサを形成するステップ（ｃ）が化学
蒸着および窒化ケイ素のエッチングを含むことを特徴と
する上記（１３）に記載の方法。 （１７）上記側壁スペーサの厚みが約２０−３０ｎｍで
あることを特徴とする上記（１３）に記載の方法。 （１８）さらに、ステップ（ｄ）の前に、パラジウムを
付着させるために上記接合表面を調製するステップを含
むことを特徴とする上記（１３）に記載の方法。 （１９）上記デバイスを４０：１の水：緩衝ＨＦに浸浸
し、水洗し、イソプロパノールで乾燥することによって
上記接合表面を調製することを特徴とする上記（１８）
に記載の方法。 （２０）上記パラジウム層の厚みが約１５ｎｍであるこ
とを特徴とする上記（１３）に記載の方法。 （２１）ステップ（ｄ）がスパッタリングを含むことを
特徴とする上記（１３）に記載の方法。 （２２）上記スパッタリングを、約６００ワットの電力
でアルゴン・ガス中で約６ミリトルのスパッタリング・
ガス圧で行うことを特徴とする上記（２１）に記載の方
法。 （２３）ステップ（ｅ）が低温アニーリングを含むこと
を特徴とする上記（１３）に記載の方法。 （２４）ステップ（ｆ）が湿式エッチングを含むことを
特徴とする上記（１３）に記載の方法。 （２５）上記湿式エッチングを１：１０：１０のＨＣ
ｌ：ＨＮＯ3：ＣＨ3ＣＯＯＨ溶液中で行うことを特徴と
する上記（２４）に記載の方法。 （２６）ステップ（ｈ）がアニーリングを含むことを特
徴とする上記（１３）に記載の方法。 （２７）上記アニーリングを約６００℃で行うことを特
徴とする上記（２６）に記載の方法。 （２８）さらに、上記隆起ソース領域およびドレイン領
域から上記基板へドーパントを外方拡散させて、外方拡
散した接合を形成するステップを含む上記（１３）に記
載の方法。 （２９）ドーパントを外方拡散させる上記ステップが高
温拡散プロセスを含むことを特徴とする上記（２８）に
記載の方法。 （３０）ステップ（ｉ）が反応イオン・エッチングを含
むことを特徴とする上記（１３）に記載の方法。 （３１）シリコン基板と、上記基板上に形成され、第１
および第２の側壁を有するゲートと、上記ゲートの上記
第１および第２側壁上に形成された第１および第２側壁
スペーサと、パラジウムを上記シリコン基板の一部と反
応させて形成され、上記第１および第２側壁スペーサが
第１および第２パラジウムシリサイド接点からゲートを
絶縁している第１および第２パラジウムシリサイド接点
と、上記第１パラジウムシリサイド接点の下にあり、上
記第１パラジウムシリサイド接点中をドープしたシリコ
ンを移動させて、上記パラジウムシリサイド接点が上記
ソース領域の上に持ち上がるようにすることによって上
記基板上に形成され、上記第１側壁スペーサが上記ゲー
トを上記ソース領域から絶縁している隆起ソース領域
と、上記第２パラジウムシリサイド接点の下にあり、上
記第２パラジウムシリサイド接点中をドープしたシリコ
ンを移動させて、上記パラジウムシリサイド接点が上記
ドレイン領域の上に持ち上がるようにすることによって
上記基板上に形成され、上記第１側壁スペーサが上記ゲ
ートを上記ドレイン領域から絶縁している隆起ドレイン
領域とを含む半導体デバイス。 （３２）上記ゲートが、ゲート絶縁膜と、上記ゲート絶
縁膜上に形成されたポリシリコン層と、上記ポリシリコ
ン層上に形成されたシリサイド層と、上記シリサイド層
上に形成された絶縁層とを含むことを特徴とする上記
（３１）に記載の半導体デバイス。 （３３）上記ゲート絶縁膜の厚みが５ｎｍ程度、上記シ
リサイド層の厚みが１５０ｎｍ程度、上記絶縁層の厚み
が２００ｎｍ程度であることを特徴とする上記（３２）
に記載の半導体デバイス。 （３４）上記第１および第２側壁スペーサが窒化ケイ素
を含むことを特徴とする上記（３１）に記載の半導体デ
バイス。 （３５）上記第１および第２側壁スペーサの厚みが各々
２０−３０ｎｍ程度であることを特徴とする上記（３
１）に記載の半導体デバイス。 （３６）上記第１および第２パラジウムシリサイド接点
の厚みが各々３３ｎｍ程度であることを特徴とする上記
（３１）に記載の半導体デバイス。 （３７）上記第１および第２パラジウムシリサイド接点
を各々自己位置合せプロセスで形成することを特徴とす
る上記（３１）に記載の半導体デバイス。
【図１】本発明に従って、シリサイド化接点を備える隆
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための最初のステップを示す図である。
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための最初のステップを示す図である。
【図２】本発明に従って、シリサイド化接点を備える隆
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図１に続くステップを示す図であ
る。
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図１に続くステップを示す図であ
る。
【図３】本発明に従って、シリサイド化接点を備える隆
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図２に続くステップを示す図であ
る。
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図２に続くステップを示す図であ
る。
【図４】本発明に従って、シリサイド化接点を備える隆
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図３に続くステップを示す図であ
る。
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図３に続くステップを示す図であ
る。
【図５】本発明に従って、シリサイド化接点を備える隆
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図４に続くステップを示す図であ
る。
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図４に続くステップを示す図であ
る。
【図６】本発明に従って、シリサイド化接点を備える隆
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図５に続くステップを示す図であ
る。
起ソース領域およびドレイン領域を有する半導体デバイ
スを製造するための図５に続くステップを示す図であ
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−107831（ＪＰ，Ａ) 特開 昭59−33825（ＪＰ，Ａ) 特開 平５−198791（ＪＰ，Ａ) 特開 平５−206065（ＪＰ，Ａ) 特開 平４−349660（ＪＰ，Ａ) 特開 平２−211622（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872
Claims (17)
- 【請求項１】半導体デバイス用接点の製造方法におい
て、 （ａ）シリコン基板を用意するステップと、 （ｂ）上記基板にパラジウム層を付着させるステップ
と、 （ｃ）上記パラジウムを上記基板と反応させてパラジウ
ムシリサイドを生成させるステップと、 （ｄ）上記基板から未反応パラジウムを除去するステッ
プと、 （ｅ）上記パラジウムシリサイド及び上記基板上にシリ
コンを付着させるステップと、 （ｆ）上記シリコンにドーパントを注入し、その際に上
記ドーパントの上記基板への導入を上記パラジウムシリ
サイドによって防止するステップと、 （ｇ）上記ドープしたシリコンを上記パラジウムシリサ
イド中を移動させて上記基板上に再結晶させ、上記基板
上にエピタキシアルに再結晶したシリコン領域を形成さ
せ、上記パラジウムシリサイドを上記のエピタキシアル
に再結晶したシリコン領域の上に移動させて、シリサイ
ド化接点を形成させるステップと、 （ｈ）上記ドープしたシリコンを上記基板から除去する
ステップとを含む半導体デバイス用接点の製造方法。 - 【請求項２】（ａ）素子領域を囲む分離領域を有するシ
リコン基板を用意するステップと、 （ｂ）上記素子領域の上記シリコン基板の表面上のう
ち、上記分離領域から離れた位置に、上部が絶縁層で覆
われそして第１側壁及び第２側壁を有するゲートを形成
するステップと、 （ｃ）上記ゲートの上記第１側壁に第１絶縁側壁スペー
サを形成し、上記第２側壁に第２絶縁側壁スペーサを形
成するステップであって、上記第１及び第２絶縁側壁ス
ペーサのそれぞれは、該絶縁側壁スペーサと上記分離領
域との間に上記シリコン基板の第１表面及び第２表面を
それぞれ露出するように形成される、上記ステップと、 （ｄ）上記ゲート、上記第１及び第２絶縁側壁スペー
サ、上記分離領域並びに上記第１及び第２表面にパラジ
ウム層を付着するステップと、 （ｅ）上記パラジウムを上記第１表面のシリコンと反応
させて第１パラジウムシリサイド接点を形成させ、上記
パラジウムを上記第２表面のシリコンと反応させて第２
パラジウムシリサイド接点を形成させるステップと、 （ｆ）未反応パラジウムを除去するステップと、 （ｇ）上記ゲート、上記第１及び第２絶縁側壁スペー
サ、上記分離領域並びに上記第１及び第２パラジウムシ
リサイド接点に、ドープしたシリコンを付着するステッ
プと、 （ｈ）上記ドープしたシリコンを上記第１及び第２パラ
ジウムシリサイド接点中をそれぞれ移動させて上記第１
及び第２表面のそれぞれに再結晶させ、エピタキシアル
に再結晶した第１シリコン領域を上記第１表面に形成さ
せ、エピタキシアルに再結晶した第２シリコン領域を上
記第２表面に形成させるステップであって、上記第１及
び第２シリコン領域の形成の間、上記第１及び第２パラ
ジウムシリサイド接点を上記第１及び第２シリコン領域
の上にそれぞれ移動させる、上記ステップと、 （ｉ）上記ドープしたシリコンを上記基板から除去する
ステップと、 （ｊ）上記再結晶した第１及び第２シリコン領域のそれ
ぞれからドーパントを、上記シリコン基板内に外方拡散
させて上記ゲートの下側のチャンネル領域に接続する拡
散領域をそれぞれ形成するステップとを含む半導体デバ
イスの製造方法。 - 【請求項３】上記ステップ（ｇ）は、上記ゲート、上記
第１及び第２絶縁側壁スペーサ、上記分離領域並びに上
記第１及び第２パラジウムシリサイド接点に、シリコン
を付着させるステップと、上記シリコンにドーパントを
注入し、その際に上記ドーパントの上記基板への導入を
上記第１及び第２パラジウムシリサイド接点によって防
止するステップとを含むことを特徴とする請求項２に記
載の方法。 - 【請求項４】上記ゲートが、ゲート酸化物膜と、ポリシ
リコン層と、シリサイド層と、絶縁層とを含むことを特
徴とする請求項１又は請求項３に記載の方法。 - 【請求項５】上記第１及び第２絶縁側壁スペーサを形成
するステップが窒化ケイ素の化学蒸着及びエッチングを
含むことを特徴とする請求項３に記載の方法。 - 【請求項６】上記第１及び第２絶縁側壁スペーサのそれ
ぞれの厚みが２０−３０ｎｍであることを特徴とする請
求項３に記載の方法。 - 【請求項７】上記パラジウム層の厚みが１５ｎｍである
ことを特徴とする請求項１又は請求項３に記載の方法。 - 【請求項８】上記パラジウム層は、スパッタリングによ
り付着され、該スパッタリングを、６００ワットの電力
でアルゴン・ガス中で６ミリトルのスパッタリング・ガ
ス圧で行うことを特徴とする請求項１又は請求項３に記
載の方法。 - 【請求項９】上記未反応パラジウムは、湿式エッチング
により除去され、該湿式エッチングを１：１０：１０の
ＨＣｌ：ＨＮＯ3：ＣＨ3ＣＯＯＨ溶液中で行うことを特
徴とする請求項１又は請求項３に記載の方法。 - 【請求項１０】上記エピタキシアルに再結晶した第１及
び第２シリコン領域は、６００℃でアニーリングするこ
とにより形成されることを特徴とする請求項１又は請求
項３に記載の方法。 - 【請求項１１】シリコン基板と、 上記基板上に形成され、第１側壁及び第２側壁を有する
ゲートと、 上記第１側壁に形成された第１絶縁側壁スペーサ及び上
記第２側壁に形成された第２絶縁側壁スペーサと、 上記ゲートの第１絶縁側壁スペーサに隣接して位置で、
パラジウムを上記シリコン基板と反応させて形成された
第１パラジウムシリサイド接点と、 上記ゲートの第２絶縁側壁スペーサに隣接して位置で、
パラジウムを上記シリコン基板と反応させて形成された
第２パラジウムシリサイド接点と、 ドープしたシリコンを、上記第１パラジウムシリサイド
接点中を移動させることにより該第１パラジウムシリサ
イド接点の下に形成された、ドープされたシリコンの隆
起ソース領域と、 ドープしたシリコンを、上記第２パラジウムシリサイド
接点中を移動させることにより該第２パラジウムシリサ
イド接点の下に形成された、ドープされたシリコンの隆
起ドレイン領域と、 上記ドープされたシリコンの隆起ソース領域からの上記
シリコン基板への不純物の外方拡散により形成され、上
記ゲートの下側のチャンネル領域に接続する外方拡散領
域と、 上記ドープされたシリコンの隆起ドレイン領域からの上
記シリコン基板への不純物の外方拡散により形成され、
上記ゲートの下側のチャンネル領域に接続する外方拡散
領域とを含む半導体デバイス。 - 【請求項１２】上記ゲートが、ゲート絶縁膜と、該ゲー
ト絶縁膜上に形成されたポリシリコン層と、該ポリシリ
コン層上に形成されたシリサイド層と、該シリサイド層
上に形成された絶縁層とを含むことを特徴とする請求項
１１に記載の半導体デバイス。 - 【請求項１３】上記ゲート絶縁膜の厚みが５ｎｍであ
り、上記ポリシリコン層の厚みが１５０ｎｍであり、上
記絶縁層の厚みが２００ｎｍであることを特徴とする請
求項１２に記載の半導体デバイス。 - 【請求項１４】上記第１絶縁側壁スペーサ及び上記第２
絶縁側壁スペーサが窒化ケイ素を含むことを特徴とする
請求項１１に記載の半導体デバイス。 - 【請求項１５】上記第１絶縁側壁スペーサ及び上記第２
絶縁側壁スペーサの厚みが各々２０−３０ｎｍであるこ
とを特徴とする請求項１１に記載の半導体デバイス。 - 【請求項１６】上記第１パラジウムシリサイド接点及び
上記第２パラジウムシリサイド接点の厚みが各々３３ｎ
ｍであることを特徴とする請求項１１に記載の半導体デ
バイス。 - 【請求項１７】上記第１パラジウムシリサイド接点及び
上記第２パラジウムシリサイド接点を各々自己位置合せ
プロセスで形成することを特徴とする請求項１１に記載
の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US246532 | 1994-05-20 | ||
| US08/246,532 US5409853A (en) | 1994-05-20 | 1994-05-20 | Process of making silicided contacts for semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321065A JPH07321065A (ja) | 1995-12-08 |
| JP2986363B2 true JP2986363B2 (ja) | 1999-12-06 |
Family
ID=22931088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075859A Expired - Lifetime JP2986363B2 (ja) | 1994-05-20 | 1995-03-31 | シリサイド接点を有する半導体デバイス及び製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5409853A (ja) |
| JP (1) | JP2986363B2 (ja) |
Families Citing this family (34)
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|---|---|---|---|---|
| US5580804A (en) * | 1994-12-15 | 1996-12-03 | Advanced Micro Devices, Inc. | Method for fabricating true LDD devices in a MOS technology |
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