JPS62150846A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明ｉま半導体装置の製造方法に関し、特に絶縁膜に
形成した開孔を通して上、下の導電層間での電気接続を
行う配線構造を有する半導体装置の製造方法に関するも
のである。

〔背景技術〕

半導体装置の高集積化に伴って素子の微細化が進められ
てくると、層間絶縁膜の上、下に配置される導電層を相
互接続するためのコンタクト用開孔の寸法も１μｍ乃至
サブミクロンと微細化され、この開孔の面積と深さの比
、いわゆるアスペクト比が大きくなる。このため、上側
配線を構成するアルミニウム配線をスパッタ法等で形成
すると、ステップカバレジ性が悪くなり、段切れ等の不
具合が生じることになる。

このようなことから、ＣＶＤ法を用いて開孔内に導電性
材料を埋設する試みもなされているが、この方法では全
面に成長した導電性材料膜を開孔内にのみ残存させるの
に適したエツチング方法がこれまでには開発されておら
ず、問題を解決するまでには到っていない。

また、開孔内に露呈された導電層がシリコン単結晶基板
の場合には、開孔内にシリコンを選択エピタキシャル成
長させる方法も検討されてはいるが、エピタキシャル成
長時の処理温度に１０００℃以上が必要とされるために
、既に形成している素子接合をこの高温度で劣化させる
恐れもあり、実用には適さない。

〔発明の目的〕

本発明の目的は素子接合を劣化させることなくアスペク
ト比の大きい開孔内にのみ導電層を埋設し、上側配線の
切断等を防止して信頼性の高い半導体装置を製造する方
法を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、開孔の底面に金属シリサイド膜を自己整合法
によって選択的に形成する工程と、この上にシリコン膜
を堆積して少なくとも開孔内をシリコンで埋設する工程
と、このシリコンを低温で固相エピタキシャル成長させ
て金属シリサイド膜を開孔上端にまで移動させる工程と
、この金属シリサイド膜をバリア膜として開孔以外のシ
リコン膜をエツチング除去する工程とを含むことにより
、素子接合を劣化させることなく開孔内にのみシリコン
を埋設し、これにより上側配線の段切れによる切断を防
止して信頼性の高い半導体装置を構成できる。

〔実施例〕

第１図〜第６図は本発明方法の一実施例を工程順に示す
断面図である。

先ず、第１図のように既に所要の素子接合を形成してい
るシリコン基板１の表面にシリコン酸化膜等の絶縁膜２
を形成し、かつこの絶縁膜２のコンタクト位置に開孔３
を開設する。この開孔３の形成には図外のフォトレジス
ト膜をマスクにした選択異方性エツチング方法を利用で
きることは言うまでもない。絶縁膜２はここでは８００
０人の厚さに形成している。

次いで、第２図のように少なくとも開孔３の底面を含む
絶縁膜２上の全面に約３００人程度の厚さにパラジウム
膜４を形成する。そして、これを２８０’Ｃ，で２０分
間熱処理してパラジウム膜４の開孔３の基板１に接触し
ている部分をシリサイド化し、パラジウムシリサイド膜
４ａとして構成する。

その後、ヨウ素ヨウ化アンモンで未反応のパラジウム膜
４を除去し、第３図の構成を得る。

次に、第４図のようにＣＶＤ法によって全面に多結晶シ
リコン膜５を成長させる。この多結晶シリコン膜５は前
記開孔３を埋設するのに十分な厚さとし、ここでは開孔
寸法のｌ／２、例えば１μｍの場合には５ｏｏｏÅ以上
の厚さに形成する。これにより、開孔３内に多結晶シリ
コン膜５が埋設され、かつそれ以外の箇所では多結晶シ
リコン膜５が堆積される。

しかる上で、これを５００〜６００℃の低い温度条件下
で熱処理し、固相エピタキシャル成長を行う。

この固相エピタキシャル成長は開孔３内のシリコン基板
１とパラジウムシリサイド膜４ａを介して接触する部分
においてのみ進行され、これを所要時間行うと、第５図
のようにパラジウムシリサイド膜４ａは開孔３内の多結
晶シリコン膜５内で徐々に上方に向かって移動される。

固相エピタキシャル成長におけるこの現象は、ｒＴＩＩ
ＩＮ　ＰＩＬＭＳ　ＩＮＴＥＲＤＩＦＵＳＩＯＮ　　Ａ
ＮＤ　　ＲＥＡＣＴＩＯＮ　　Ｊ　　１９７８　　ｂｙ
　　Ｊｏｈｎ　　Ｗｉｌｅｙ＆５ｏｎｓ、　Ｉｎｃに開
示されている。そして、このパラジウムシリサイド膜４
ａが開孔３の上端に達した時点でこの成長を停止する。

次いで、第６図のようにこのパラジウムシリサイド膜４
ａをマスクにして前記多結晶シリコン膜５をドライエツ
チングすれば、開孔３内以外の全ての多結晶シリコンが
除去され、結果として開孔３内にのみ多結晶シリコン５
とパラジウムシリサイド膜４ａが埋設される。

したがって、この上に上側配線としてのアルミニウム配
線６をスパッタ法等で形成すれば、段切れ等が全く生じ
ることのない信頼性の高いアルミニウム配線６と基板１
とのコンタクト構造を得ることができる。

この方法によれば、開孔３内に多結晶シリコン膜５を埋
設した後の固相エピタキシャル成長時の温度が従来のエ
ピタキシャル成長温度に比較して低温でよいので、シリ
コン基板１に既に形成している素子接合を劣化させる心
配は全くない。また、多結晶シリコン膜５を成長した後
に開孔３の上端にパラジウムシリサイド膜４ａを配設し
これをマスクにして多結晶シリコン膜５を除去できるの
で、開孔３内にのみ選択的に多結晶シリコン５を埋設す
ることができる。更に、パラジウムシリサイド膜４ａの
形成及び多結晶シリコン膜５の除去は全て自己整合的に
行うことができるので、極めて容易に製造を行うことが
できる。

〔効果〕

（１）パラジウムシリサイド膜を形成し、かつ多結晶シ
リコン膜を形成した後に低温度で固相エピタキシャル成
長を行うので、既に形成されている素子接合を劣化させ
ることなく、開孔内に導電性材料を埋設し、上側配線を
下側配線に電気接続することができる。

（２）パラジウムシリサイド膜の形成に際しては、パラ
ジウム膜の被着工程とその熱処理工程とで自己整合的に
行うことができるので、微細な開孔においても高精度に
行うことができる。

（３）パラジウムシリサイド膜と多結晶シリコン膜によ
る固相エピタキシャル成長処理においては単に低温の加
熱処理を行うのみで自己整合的にパラジウムシリサイド
膜を開孔の上端位置にまで移動形成することができ、処
理工程を極めて容易なものにできる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、パラジウム
以外の金属、特に高融点金属を用いても良い。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置のコンタ
クト部の構成に適用した場合について説明したが、それ
に限定されるものではなく、上、下の導電層間の電気接
続構造を有する半導体装置の全てに同様に適用できる。

【図面の簡単な説明】 第１図乃至第６図は本発明方法を工程順に示す断面図で
ある。 １・・・シリコン基板、２・・・絶縁膜、３・・・開孔
、４・・・パラジウム膜、４ａ・・・パラジウムシリサ
イド膜、５・・・多結晶シリコン膜、６・・・アルミニ
ウム配線。 代理人　弁理士　　小　川　勝　男／ニー’＞＋第　　
１　　図 第　　２　　図 第　　３　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成した絶縁膜に開孔を形成し、こ
   の開孔を通して絶縁膜上に設ける上側配線と前記半導体
   基板とを電気接続する配線構造を有する半導体装置の製
   造において、前記開孔の底面に金属シリサイド膜を自己
   整合法によって選択的に形成する工程と、この上にシリ
   コン膜を堆積して少なくとも開孔内をシリコンで埋設す
   る工程と、このシリコンを低温で固相エピタキシャル成
   長させて金属シリサイド膜を開孔上端にまで移動させる
   工程と、この金属シリサイド膜をバリア膜として開孔内
   以外の箇所の前記シリコン膜をエッチング除去する工程
   とを含むことを特徴とする半導体装置の製造方法。 ２、金属シリサイド膜は、開孔を含む全面に金属膜を被
   着する工程と、この金属膜をシリサイド化反応させて開
   孔内の金属膜のみをシリサイド化する工程と、シリサイ
   ド化されない金属膜をエッチング除去する工程とを有す
   る特許請求の範囲第１項記載の半導体装置の製造方法。