JPS60105227A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60105227A JPS60105227A JP21200283A JP21200283A JPS60105227A JP S60105227 A JPS60105227 A JP S60105227A JP 21200283 A JP21200283 A JP 21200283A JP 21200283 A JP21200283 A JP 21200283A JP S60105227 A JPS60105227 A JP S60105227A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はコンタクトホール部への接触が完全な導体パタ
ーンの形成方法に関する０ （ｂｌ 技術の背景 半導体ＩＣ，ＬＳＩなどの半導体装置はシリコン（以下
Ｓｔ）のような単体半導体或はガリウム砒素（ＧａＡｓ
）のような化合物半導体を用い、これに不純物イオンの
拡散処理やエピタキシャル（以後路してエビ）処理を施
して異種の半導体領域を形成し、また薄膜形成技術によ
り導体層や絶縁層を作り、ホトレジストとエツチングと
を用いる写真蝕刻技術により微細パターンを形成するな
どの処理を組み合わせて作られている０ こ＼で各種ある半導体材料の内Ｓ１は二酸化硅素（８１
０，）のような優れた絶縁層の形成が容易なこと、禁止
帯の幅が広い原子構造をもつことから高温での使用が可
能なこと、資源が豊富で材料が安価である力どの特徴か
ら特殊な用途を除いて大部分の半導体装置は８１単結晶
基板を用いて作られている０ 本発明はＳｔ半導体装置における半導体領域と導体パタ
ーンとの接続方法に関するものである０（ｃ） 従来技
術と問題点 Ｓｔ基板を用いて半導体装置を形成する場合この上に８
１０２或は窒化シリコン（Ｓ ｉ ｓ Ｎ４）などの絶
縁層を熱処理や化学気相成長法（略してＣＶＤ）で形成
したる後、これに写真蝕刻技術（ホ） ｌ）ソグラフィ
）を用いてこの絶縁層を窓開けし、イオン注入或は不純
物イオンの拡散を行って異種タイプの半導体領域を形成
するのは一般に行われている技術である・ このように形成した異種タイプ９半導体領域への配線接
続は絶縁層に窓開けしたコンタクトホール部を含む絶縁
層の上にアルミニウム（Ａｌ）などの金属を蒸着するか
、或はポリＳｉをＣＶＤなどで形成し、これをホトエツ
チングして配線パターンを形成することにより行われて
いる。
ーンの形成方法に関する０ （ｂｌ 技術の背景 半導体ＩＣ，ＬＳＩなどの半導体装置はシリコン（以下
Ｓｔ）のような単体半導体或はガリウム砒素（ＧａＡｓ
）のような化合物半導体を用い、これに不純物イオンの
拡散処理やエピタキシャル（以後路してエビ）処理を施
して異種の半導体領域を形成し、また薄膜形成技術によ
り導体層や絶縁層を作り、ホトレジストとエツチングと
を用いる写真蝕刻技術により微細パターンを形成するな
どの処理を組み合わせて作られている０ こ＼で各種ある半導体材料の内Ｓ１は二酸化硅素（８１
０，）のような優れた絶縁層の形成が容易なこと、禁止
帯の幅が広い原子構造をもつことから高温での使用が可
能なこと、資源が豊富で材料が安価である力どの特徴か
ら特殊な用途を除いて大部分の半導体装置は８１単結晶
基板を用いて作られている０ 本発明はＳｔ半導体装置における半導体領域と導体パタ
ーンとの接続方法に関するものである０（ｃ） 従来技
術と問題点 Ｓｔ基板を用いて半導体装置を形成する場合この上に８
１０２或は窒化シリコン（Ｓ ｉ ｓ Ｎ４）などの絶
縁層を熱処理や化学気相成長法（略してＣＶＤ）で形成
したる後、これに写真蝕刻技術（ホ） ｌ）ソグラフィ
）を用いてこの絶縁層を窓開けし、イオン注入或は不純
物イオンの拡散を行って異種タイプの半導体領域を形成
するのは一般に行われている技術である・ このように形成した異種タイプ９半導体領域への配線接
続は絶縁層に窓開けしたコンタクトホール部を含む絶縁
層の上にアルミニウム（Ａｌ）などの金属を蒸着するか
、或はポリＳｉをＣＶＤなどで形成し、これをホトエツ
チングして配線パターンを形成することにより行われて
いる。
第１図はこのようにして形成したコンタクトホールへの
配線接続の状態を示すものである。
配線接続の状態を示すものである。
すなわち基板１の上にはＳ１０．或は５ＩＮ４などから
々る絶縁層２があり、これに窓明けされてコンタクトホ
ール３がおり、その下には拡散層４がおる。こ＼でコン
タクトホール３は絶縁層２を窓開けして拡散層４を形成
後、再び先に窓開けした部分を絶縁物で埋め込んだ後杓
び小さく窓明りして形成することが多い０次に絶縁層２
の上に全面に互って導体漸を形成し、これをホトエツチ
ングしてｇｔ図に示すような導体パターン５が形成され
て拡散層４との接続が完了する０ このように従来はコンタクトホール３の面積が広かりた
ので拡散層４と絶縁層２の表面とは絶縁層の厚さだけの
段差が存在するにも拘わらず、この部分にも導体側斜の
一様な析出が起り、拡散層４と導体パターン５との導通
は保持され又いたＯ然し乍らＩＣ，ＬＳＩなどの半導体
装置において集積度が進むに従って導体パターン５の嘱
が少くなシ、またコンタクトホール３の面狽が縮少する
に従って従来の方法では完全な導通を確保することは困
難になつた０ 第２図性との状態を示すものでコンタクトホール３の穴
径が１〔卸〕程度となｇ慝体層６の形成は一様に行われ
なくなりコンタクトホール３の内部では不連続で島状に
起シ易＜、ｊ￥ｓｔ令一様に形成されても多層構成の場
合はこれが原因で絶線などの障害が生じ易く、そのため
コンタクトホール部を平坦化する技術が望まれていた。
々る絶縁層２があり、これに窓明けされてコンタクトホ
ール３がおり、その下には拡散層４がおる。こ＼でコン
タクトホール３は絶縁層２を窓開けして拡散層４を形成
後、再び先に窓開けした部分を絶縁物で埋め込んだ後杓
び小さく窓明りして形成することが多い０次に絶縁層２
の上に全面に互って導体漸を形成し、これをホトエツチ
ングしてｇｔ図に示すような導体パターン５が形成され
て拡散層４との接続が完了する０ このように従来はコンタクトホール３の面積が広かりた
ので拡散層４と絶縁層２の表面とは絶縁層の厚さだけの
段差が存在するにも拘わらず、この部分にも導体側斜の
一様な析出が起り、拡散層４と導体パターン５との導通
は保持され又いたＯ然し乍らＩＣ，ＬＳＩなどの半導体
装置において集積度が進むに従って導体パターン５の嘱
が少くなシ、またコンタクトホール３の面狽が縮少する
に従って従来の方法では完全な導通を確保することは困
難になつた０ 第２図性との状態を示すものでコンタクトホール３の穴
径が１〔卸〕程度となｇ慝体層６の形成は一様に行われ
なくなりコンタクトホール３の内部では不連続で島状に
起シ易＜、ｊ￥ｓｔ令一様に形成されても多層構成の場
合はこれが原因で絶線などの障害が生じ易く、そのため
コンタクトホール部を平坦化する技術が望まれていた。
（山 発明の目的
本発明は微少なコンタクトホールに対しても平坦な構造
が確保できる導体パターンの形成方法を提供することを
目的とする。
が確保できる導体パターンの形成方法を提供することを
目的とする。
（ｅ） 発明の構成
本発明の目的性シリコン基板上の絶縁層に窓開けされて
存在するコンタクトホールを、選択エビクキシャル成長
により埋め込んだ後、成長条件をン層を形成した後、写
真蝕刻技術により該ポリシリコン層をパターニングして
導体パターンを形成することを％徴とする半導体装置の
製造方法によ！、ｌ達成することができる。
存在するコンタクトホールを、選択エビクキシャル成長
により埋め込んだ後、成長条件をン層を形成した後、写
真蝕刻技術により該ポリシリコン層をパターニングして
導体パターンを形成することを％徴とする半導体装置の
製造方法によ！、ｌ達成することができる。
本発明は選択エビ成長の技術を用いてコンタクトホール
の埋め込みを行い、またポリＳｔによる導体パターンの
形成を行うものであるＯ８ｉの選択エビクキシャル（略
して選択エビ）技術すなわち絶縁層に窓開けされて単結
晶Ｓｔが露出した基板上にジクロール７ラン（ＳｉＨＩ
ＣＡＲ） 。
の埋め込みを行い、またポリＳｔによる導体パターンの
形成を行うものであるＯ８ｉの選択エビクキシャル（略
して選択エビ）技術すなわち絶縁層に窓開けされて単結
晶Ｓｔが露出した基板上にジクロール７ラン（ＳｉＨＩ
ＣＡＲ） 。
トリクロールシラン（ＳｉＨＣＡｓ）、四塩化硅素（Ｓ
ｉｃ １４＞などのシリコン塩化物を水素（Ｈ２）をキ
ャリヤとして導くと共に装置の構造により異るが基板を
９００〜Ｌ １００（’Ｃ）の高温に保持すると窓開け
された部分のみに正しぐ選択エピタキシャル成長が起り
、一方窓開けされた部分基板の部分がポリ８１層である
場合はポリＳｌが選択的に成長することは公知であった
Ｏ 然し乍ら実際には窓開けされた個所以外の絶縁層上にも
ランダムに結晶成長が起り、そのため選択エビ成長技術
は量産工程で使用することはできなかった０然し最近熱
分解を１−数Ｌ Ｏ（ｔｏｒｒ ）の減圧雰囲中で行う
減圧選択エビ技術が開発されるに及んで窓開けされた部
分のみにエビ成長させることか可能となった。本発明は
この技術を応用してコンタクトホール部の埋め込みを行
うものである。
ｉｃ １４＞などのシリコン塩化物を水素（Ｈ２）をキ
ャリヤとして導くと共に装置の構造により異るが基板を
９００〜Ｌ １００（’Ｃ）の高温に保持すると窓開け
された部分のみに正しぐ選択エピタキシャル成長が起り
、一方窓開けされた部分基板の部分がポリ８１層である
場合はポリＳｌが選択的に成長することは公知であった
Ｏ 然し乍ら実際には窓開けされた個所以外の絶縁層上にも
ランダムに結晶成長が起り、そのため選択エビ成長技術
は量産工程で使用することはできなかった０然し最近熱
分解を１−数Ｌ Ｏ（ｔｏｒｒ ）の減圧雰囲中で行う
減圧選択エビ技術が開発されるに及んで窓開けされた部
分のみにエビ成長させることか可能となった。本発明は
この技術を応用してコンタクトホール部の埋め込みを行
うものである。
以下コンタクトホールを通じて基板のｎ＋層と接続する
配線形成の実施例を図面によ！２説明する。
配線形成の実施例を図面によ！２説明する。
第３図（４）は基板ｌの上に設けられた絶縁層２にコン
タクトポール３が窓開けされてあり、この下にｎ＋の拡
散層４がある状態を示している。
タクトポール３が窓開けされてあり、この下にｎ＋の拡
散層４がある状態を示している。
本発明に係る方法はこれに減圧選択エビを施して絶縁層
２の高さまでコンタクトホール３を結晶Ｓｉ層７により
埋める。同図（Ｂ）０ 次に、この埋込み部を含めて絶縁層２の上にポリＳｉ層
８を形成する。同図Ｃ）。
２の高さまでコンタクトホール３を結晶Ｓｉ層７により
埋める。同図（Ｂ）０ 次に、この埋込み部を含めて絶縁層２の上にポリＳｉ層
８を形成する。同図Ｃ）。
こ＼でポリＳｉ層８の形成はＨｌをキャリヤとじン之ン
（ＳｉＨ４）を化学気相成長（ＣＶＬ））装置に供給す
ると共に排気系を用いて反応室内の圧力を約１（ｔｏｒ
ｒ）に保ち基板を約６００（’Ｃ）に加熱して分解させ
ることにより行われる。次にこの状態で得られた結晶Ｓ
ｉ層７とポリ８１層Ｂは高抵抗であるため導体として用
いるには低抵抗化処理が必要である。
（ＳｉＨ４）を化学気相成長（ＣＶＬ））装置に供給す
ると共に排気系を用いて反応室内の圧力を約１（ｔｏｒ
ｒ）に保ち基板を約６００（’Ｃ）に加熱して分解させ
ることにより行われる。次にこの状態で得られた結晶Ｓ
ｉ層７とポリ８１層Ｂは高抵抗であるため導体として用
いるには低抵抗化処理が必要である。
こ＼で低抵抗化法の１つはイオン注入であり他の１つは
不純物イオンの熱拡散であり１本実施例の場合、厚さ約
０．３〔μｍ〕のポリＳｉ層８と厚さ約１〔μｍ〕の結
晶８１層７を低抵抗化する。
不純物イオンの熱拡散であり１本実施例の場合、厚さ約
０．３〔μｍ〕のポリＳｉ層８と厚さ約１〔μｍ〕の結
晶８１層７を低抵抗化する。
例えばイオン注入法による場合は燐イオン＜Ｐ２”）或
は砒素イオン（Ａ ｓ ”）を単位面積当り１０１６（
個／ｃｍ”）程度打込み低抵抗化する０同図００また熱
拡散法による場合は塩化ホスホリル（ＰＯｃＪ、）にＨ
，ガスを通し、これを基板１が載１区されて９００〜ｔ
ｏｏｏ（’ｃ）に保たれている反応室に導入することに
よりＰイオンをポリＳｉ層８および結晶Ｓ１層７にまで
拡散させる０これらの処理により面積抵抗が１０４〔Ω
〕程度のものを３０（Ｑ）程度にまで減少させることが
できる。
は砒素イオン（Ａ ｓ ”）を単位面積当り１０１６（
個／ｃｍ”）程度打込み低抵抗化する０同図００また熱
拡散法による場合は塩化ホスホリル（ＰＯｃＪ、）にＨ
，ガスを通し、これを基板１が載１区されて９００〜ｔ
ｏｏｏ（’ｃ）に保たれている反応室に導入することに
よりＰイオンをポリＳｉ層８および結晶Ｓ１層７にまで
拡散させる０これらの処理により面積抵抗が１０４〔Ω
〕程度のものを３０（Ｑ）程度にまで減少させることが
できる。
次にか＼るポリＳ１層８にホトエツチングを施すことに
よ多導体パターン９が形成される０同図（５））０ このようにコンタクトホール３を選択エピ成長により埋
め次に基板全面に導体パターンの材料であるポリ５ＩＩ
ｉ８を形成し、これを低抵抗化して導体パターン９を形
成する方法をとることによりコンタクトホールカ４０何
に小さくとも完全な接続を行うことができる０ （ｇ） 発明の効果 本発明はコンタクトポールの面積が微少化するに従って
従来の方法では信頼匣の高い配線接続が得られない問題
を解決するもので本発明の実施により完全な配線接続が
可能となる。
よ多導体パターン９が形成される０同図（５））０ このようにコンタクトホール３を選択エピ成長により埋
め次に基板全面に導体パターンの材料であるポリ５ＩＩ
ｉ８を形成し、これを低抵抗化して導体パターン９を形
成する方法をとることによりコンタクトホールカ４０何
に小さくとも完全な接続を行うことができる０ （ｇ） 発明の効果 本発明はコンタクトポールの面積が微少化するに従って
従来の方法では信頼匣の高い配線接続が得られない問題
を解決するもので本発明の実施により完全な配線接続が
可能となる。
第１図は従来のコンタクトホール部の配線接続を説明す
る斜視図、紀２図はコンタクトホールが微少化した場合
の導体１−形成を示す断面図、また第３図（イ）〜但）
は本発明に係る工程を示す断面図である。 図において、１は基板、２は絶縁層、３はコンタクトホ
ール、４は拡散層、５．９は導体パターン、７は結晶シ
リコン層、８はポリンリコン層０手１ 日 学２０
る斜視図、紀２図はコンタクトホールが微少化した場合
の導体１−形成を示す断面図、また第３図（イ）〜但）
は本発明に係る工程を示す断面図である。 図において、１は基板、２は絶縁層、３はコンタクトホ
ール、４は拡散層、５．９は導体パターン、７は結晶シ
リコン層、８はポリンリコン層０手１ 日 学２０
Claims (3)
- （１） シリコン基板上の絶縁層に窓圓けされて存在す
るコンタクトホールを１選択エピタキシャル成長によシ
埋め込んだ後、成長条件を変えることにターニングして
導体パターンを形成することを特徴とする半導体装置の
製造方法口 - （２）選択エピタキシャル成長層とポリシリコン層とを
不純物のイオン注入により低抵抗化する処理が行われる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 - （３）選択エピタキシャル成長１−とポリシリコン層と
を不純物のガス拡散により低抵抗化する処理が行われる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21200283A JPS60105227A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21200283A JPS60105227A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105227A true JPS60105227A (ja) | 1985-06-10 |
Family
ID=16615264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21200283A Pending JPS60105227A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105227A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242522A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02310963A (ja) * | 1989-05-10 | 1990-12-26 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
-
1983
- 1983-11-11 JP JP21200283A patent/JPS60105227A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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