JPH1041245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1041245A JPH1041245A JP8193109A JP19310996A JPH1041245A JP H1041245 A JPH1041245 A JP H1041245A JP 8193109 A JP8193109 A JP 8193109A JP 19310996 A JP19310996 A JP 19310996A JP H1041245 A JPH1041245 A JP H1041245A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
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- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 導電部の低抵抗化を達成することにより、半
導体装置の高速化および高集積化を図る。 【解決手段】 半導体基板上の回路パターンの導電部に
非メタル系材料としてポリシリコンを用い、該ポリシリ
コンの形成初期において圧力を調整することにより結晶
成長核の形成を抑制する。
導体装置の高速化および高集積化を図る。 【解決手段】 半導体基板上の回路パターンの導電部に
非メタル系材料としてポリシリコンを用い、該ポリシリ
コンの形成初期において圧力を調整することにより結晶
成長核の形成を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に半導体装置を構成する配線、電極など
の導電部の形成方法に関する。
方法に関し、特に半導体装置を構成する配線、電極など
の導電部の形成方法に関する。
【０００２】
【従来の技術】半導体装置の集積度の向上に伴ない、回
路パターン等の２次元的な設計ルールの微細化が、近
年、より一層進んできている。
路パターン等の２次元的な設計ルールの微細化が、近
年、より一層進んできている。
【０００３】非メタル系配線などの導電部の形成は、従
来、ポリシリコン（以下「Poly-Ｓｉ」と記す。）膜
へ、燐（以下「Ｐ」と記す。）等の不純物を添加するこ
とで層抵抗を下げて導電性を持たせ、この不純物添加の
前もしくは後工程でパターニングすることにより行われ
ている。非メタル系導電材料は重金属汚染の許されない
ゲート配線部、例えばＤＲＡＭの容量部等に使用されて
いるが、回路パターンの微細化による電気抵抗の増大な
ど、充分な導電性を確保することが困難になってきてい
る。
来、ポリシリコン（以下「Poly-Ｓｉ」と記す。）膜
へ、燐（以下「Ｐ」と記す。）等の不純物を添加するこ
とで層抵抗を下げて導電性を持たせ、この不純物添加の
前もしくは後工程でパターニングすることにより行われ
ている。非メタル系導電材料は重金属汚染の許されない
ゲート配線部、例えばＤＲＡＭの容量部等に使用されて
いるが、回路パターンの微細化による電気抵抗の増大な
ど、充分な導電性を確保することが困難になってきてい
る。
【０００４】以下に従来の非メタル系導電部の形成方法
を図面を参照して説明する。まず、図３（ａ）に示すよ
うに半導体基板（１）上にゲート酸化膜（２）及び素子
分離領域（３）を形成した後、ゲート配線部となるPoly
-Ｓｉ膜（１４）をＬＰ−ＣＶＤ法にて形成する。このP
oly-Ｓｉ膜の形成条件は、６００〜６５０℃にて、１To
rr以下の圧力に保たれた炉内にモノシラン（ＳｉＨ4）
を導入する方法が一般的である。
を図面を参照して説明する。まず、図３（ａ）に示すよ
うに半導体基板（１）上にゲート酸化膜（２）及び素子
分離領域（３）を形成した後、ゲート配線部となるPoly
-Ｓｉ膜（１４）をＬＰ−ＣＶＤ法にて形成する。このP
oly-Ｓｉ膜の形成条件は、６００〜６５０℃にて、１To
rr以下の圧力に保たれた炉内にモノシラン（ＳｉＨ4）
を導入する方法が一般的である。
【０００５】次に、７００〜９５０℃の温度に保たれた
拡散炉内にＰＯＣｌ3等の不純物源となるガスを導入
し、Poly-Ｓｉ膜中への不純物拡散を行う。その際、図
３（ｂ）に示すようにPoly-Ｓｉ膜表面にＰＳＧ層
（５）が成長し、このＰＳＧ層からＰがPoly-Ｓｉのグ
レイン間の晶界に沿ってPoly-Ｓｉ膜中に拡散する。続
いて、不純物拡散工程よりも高い温度、一般的には７５
０〜１０００℃の窒素等の雰囲気中で熱処理を行い、不
純物の活性化を行いPoly-Ｓｉ膜の抵抗率を下げる。
拡散炉内にＰＯＣｌ3等の不純物源となるガスを導入
し、Poly-Ｓｉ膜中への不純物拡散を行う。その際、図
３（ｂ）に示すようにPoly-Ｓｉ膜表面にＰＳＧ層
（５）が成長し、このＰＳＧ層からＰがPoly-Ｓｉのグ
レイン間の晶界に沿ってPoly-Ｓｉ膜中に拡散する。続
いて、不純物拡散工程よりも高い温度、一般的には７５
０〜１０００℃の窒素等の雰囲気中で熱処理を行い、不
純物の活性化を行いPoly-Ｓｉ膜の抵抗率を下げる。
【０００６】次いで、ＰＳＧ層を除去した後、パターニ
ングを行い、図３（ｃ）に示すようにゲート配線（４）
の形成を完了する。
ングを行い、図３（ｃ）に示すようにゲート配線（４）
の形成を完了する。
【０００７】上記方法において、Poly-Ｓｉ膜への不純
物拡散法としてはイオン注入法等も広く用いられてい
る。またパターニングは随時行ってよく、例えば不純物
拡散前に行えば、被拡散面が広がり且つ被拡散物質であ
るPoly-Ｓｉの体積が減少するため拡散効率がよくな
り、Poly-Ｓｉ膜の抵抗率を良好に下げることができ
る。
物拡散法としてはイオン注入法等も広く用いられてい
る。またパターニングは随時行ってよく、例えば不純物
拡散前に行えば、被拡散面が広がり且つ被拡散物質であ
るPoly-Ｓｉの体積が減少するため拡散効率がよくな
り、Poly-Ｓｉ膜の抵抗率を良好に下げることができ
る。
【０００８】この他にも成膜時に不純物拡散を行うリン
ドープポリシリコンＣＶＤ、リンドープアモルファスＣ
ＶＤ法も提案されている。またPoly-Ｓｉ成長の核形成
をＮＨ3、ＨＣｌガス雰囲気中で行い基板表面に窒化物
を付着させて形成する方法（特開平６−２０９９０号公
報）等も提案されている。
ドープポリシリコンＣＶＤ、リンドープアモルファスＣ
ＶＤ法も提案されている。またPoly-Ｓｉ成長の核形成
をＮＨ3、ＨＣｌガス雰囲気中で行い基板表面に窒化物
を付着させて形成する方法（特開平６−２０９９０号公
報）等も提案されている。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
Poly-Ｓｉ及び不純物拡散法を用いた非メタル系配線の
形成方法では充分な低抵抗の導電部を形成できなくな
り、特にＤＲＡＭの容量部に用いると、コンタクト径の
微細化により抵抗が上がったためホールド不良が多発す
る問題があった。
Poly-Ｓｉ及び不純物拡散法を用いた非メタル系配線の
形成方法では充分な低抵抗の導電部を形成できなくな
り、特にＤＲＡＭの容量部に用いると、コンタクト径の
微細化により抵抗が上がったためホールド不良が多発す
る問題があった。
【００１０】これは、不純物拡散後の抵抗率はPoly-Ｓ
ｉのグレイン径により決定されており、グレイン径が大
きい程抵抗率が下がることが知られているが、従来のPo
ly-Ｓｉの成膜方法ではグレインが小さいため近年の微
細化に対応できるまでの低抵抗が得られないためであ
る。
ｉのグレイン径により決定されており、グレイン径が大
きい程抵抗率が下がることが知られているが、従来のPo
ly-Ｓｉの成膜方法ではグレインが小さいため近年の微
細化に対応できるまでの低抵抗が得られないためであ
る。
【００１１】また、ＰドープアモルファスＣＶＤ及び熱
処理を行い、再結晶化を行う方法では、アモルファス成
膜中にＰドープガス起因のパーティクルが数千個レベル
で発生し、量産レベルに達していないという問題があ
る。
処理を行い、再結晶化を行う方法では、アモルファス成
膜中にＰドープガス起因のパーティクルが数千個レベル
で発生し、量産レベルに達していないという問題があ
る。
【００１２】また、特開平６−２０９９０号公報に記載
のように窒化物等を用いてPoly-Ｓｉ成長核を形成する
方法では、窒化物自体が絶縁物であり、その作用にもあ
る通り、ＤＲＡＭ容量部に適用した場合、容量部面積は
増大するが、コンタクト底部に絶縁物が形成されるた
め、容量下部電極と拡散層との間の電気的な抵抗が増大
してしまうという問題がある。
のように窒化物等を用いてPoly-Ｓｉ成長核を形成する
方法では、窒化物自体が絶縁物であり、その作用にもあ
る通り、ＤＲＡＭ容量部に適用した場合、容量部面積は
増大するが、コンタクト底部に絶縁物が形成されるた
め、容量下部電極と拡散層との間の電気的な抵抗が増大
してしまうという問題がある。
【００１３】そこで本発明は、導電部の低抵抗化を達成
することにより、半導体装置の高速化を図ること目的と
する。
することにより、半導体装置の高速化を図ること目的と
する。
【００１４】また、近年の微細化に伴う導電部の高抵抗
化に対応することにより、半導体装置の高集積化を実現
することを目的とする。
化に対応することにより、半導体装置の高集積化を実現
することを目的とする。
【００１５】
【課題を解決するための手段】第１の発明は、半導体基
板上に少なくとも回路パターンを有する半導体装置の製
造方法において、前記回路パターンの非メタル系材料に
より形成される導電部をポリシリコンを用いて形成し、
該ポリシリコンの形成初期において圧力を調整すること
により結晶成長核の形成を抑制することを特徴とする半
導体装置の製造方法に関する。
板上に少なくとも回路パターンを有する半導体装置の製
造方法において、前記回路パターンの非メタル系材料に
より形成される導電部をポリシリコンを用いて形成し、
該ポリシリコンの形成初期において圧力を調整すること
により結晶成長核の形成を抑制することを特徴とする半
導体装置の製造方法に関する。
【００１６】第２の発明は、半導体基板上に少なくとも
回路パターンを有する半導体装置の製造方法において、
前記回路パターンの非メタル系材料により形成される導
電部をポリシリコンを用いて形成し、該ポリシリコンの
形成初期において圧力を調整することにより結晶成長核
の形成を抑制し、次いで該初期圧力より高い圧力下でポ
リシリコンを形成することを特徴とする半導体装置の製
造方法に関する。
回路パターンを有する半導体装置の製造方法において、
前記回路パターンの非メタル系材料により形成される導
電部をポリシリコンを用いて形成し、該ポリシリコンの
形成初期において圧力を調整することにより結晶成長核
の形成を抑制し、次いで該初期圧力より高い圧力下でポ
リシリコンを形成することを特徴とする半導体装置の製
造方法に関する。
【００１７】第３の発明は、前記ポリシリコンの形成初
期における圧力が０．４Torr以下である第１又は第２の
発明の半導体装置の製造方法に関する。
期における圧力が０．４Torr以下である第１又は第２の
発明の半導体装置の製造方法に関する。
【００１８】本発明者は、配線等の導電部となるPoly-
Ｓｉ膜の形成過程において、まず膜形成初期に成長核が
形成され、この核を中心にシリコンの単結晶が成長し、
この単結晶同士がぶつかったところでPoly-Ｓｉのグレ
イン径が決定されることに注目した。そして、成膜初期
段階での圧力を随意にコントロールすることにより、核
形成を抑制し、グレインサイズをコントロールする手段
を含んで構成される本発明を完成した。Poly-Ｓｉの成
膜初期において成長核の形成を抑制することによって、
その後に成長するPoly-Ｓｉのグレインが大きくなり、
その結果、不純物拡散後の抵抗率が十分に低下する。
Ｓｉ膜の形成過程において、まず膜形成初期に成長核が
形成され、この核を中心にシリコンの単結晶が成長し、
この単結晶同士がぶつかったところでPoly-Ｓｉのグレ
イン径が決定されることに注目した。そして、成膜初期
段階での圧力を随意にコントロールすることにより、核
形成を抑制し、グレインサイズをコントロールする手段
を含んで構成される本発明を完成した。Poly-Ｓｉの成
膜初期において成長核の形成を抑制することによって、
その後に成長するPoly-Ｓｉのグレインが大きくなり、
その結果、不純物拡散後の抵抗率が十分に低下する。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を挙げ
て詳細に説明する。
て詳細に説明する。
【００２０】実施形態１ まず、従来の方法と同様に半導体基板（１）上にゲート
酸化膜（２）及び素子分離領域（３）を形成する（図１
（ａ））。
酸化膜（２）及び素子分離領域（３）を形成する（図１
（ａ））。
【００２１】次に、ゲート配線となるPoly-Ｓｉ膜（１
４）をＬＰ−ＣＶＤ法を用いて形成する。その際にPoly
-Ｓｉ膜の形成は、低圧下に保たれた反応炉内にＳｉを
含んだ無機系ガスを導入し、６００〜６５０℃の温度範
囲内で行う。特に成膜初期の核形成時は、０．４Torr以
下の圧力下で行うことが望ましい。本実施形態の実施例
として、核形成は、６５０℃、０．３３Torrに保たれた
反応炉内に、Ｈｅガスにより２０％に希釈されたモノシ
ランガス（２０％ＳｉＨ4／Ｈｅ）を２０００sccm導入
することにより行った。成膜初期の１００〜５００Ａを
この条件により行い、核形成ステップを終了することが
望ましい。上記実施例では３００Ａをこの条件により成
膜した。Poly-Ｓｉのグレインサイズはこのステップに
より決定され、図１（ｂ）を得る。このときのPoly-Ｓ
ｉのグレインサイズは従来の方法で得られるPoly-Ｓｉ
のグレインより大きい。
４）をＬＰ−ＣＶＤ法を用いて形成する。その際にPoly
-Ｓｉ膜の形成は、低圧下に保たれた反応炉内にＳｉを
含んだ無機系ガスを導入し、６００〜６５０℃の温度範
囲内で行う。特に成膜初期の核形成時は、０．４Torr以
下の圧力下で行うことが望ましい。本実施形態の実施例
として、核形成は、６５０℃、０．３３Torrに保たれた
反応炉内に、Ｈｅガスにより２０％に希釈されたモノシ
ランガス（２０％ＳｉＨ4／Ｈｅ）を２０００sccm導入
することにより行った。成膜初期の１００〜５００Ａを
この条件により行い、核形成ステップを終了することが
望ましい。上記実施例では３００Ａをこの条件により成
膜した。Poly-Ｓｉのグレインサイズはこのステップに
より決定され、図１（ｂ）を得る。このときのPoly-Ｓ
ｉのグレインサイズは従来の方法で得られるPoly-Ｓｉ
のグレインより大きい。
【００２２】次に、炉内圧力を上記圧力より上げ、好ま
しくは０．４〜１．０Torrに上げ、バルクのPoly-Ｓｉ
の形成を行い、図１（ｃ）を得る。Poly-Ｓｉのグレイ
ンサイズは前述の核形成ステップにより決定されてお
り、これは成膜完了まで保持される。
しくは０．４〜１．０Torrに上げ、バルクのPoly-Ｓｉ
の形成を行い、図１（ｃ）を得る。Poly-Ｓｉのグレイ
ンサイズは前述の核形成ステップにより決定されてお
り、これは成膜完了まで保持される。
【００２３】ここで成膜圧力を核形成ステップよりも上
げて行う理由は、低圧下での成膜では成長速度が著しく
減少し生産性を損ねるためである。実施例として、バル
クのPoly-Ｓｉの成膜は０．５５Torrにおいて行い、最
終的に厚さ１６００ＡのPoly-Ｓｉ膜を形成した。
げて行う理由は、低圧下での成膜では成長速度が著しく
減少し生産性を損ねるためである。実施例として、バル
クのPoly-Ｓｉの成膜は０．５５Torrにおいて行い、最
終的に厚さ１６００ＡのPoly-Ｓｉ膜を形成した。
【００２４】最後に、従来の方法と同様に、不純物拡散
及びパターニングを行い、図１（ｄ）に示すようにゲー
ト配線（４）の形成を完了する。
及びパターニングを行い、図１（ｄ）に示すようにゲー
ト配線（４）の形成を完了する。
【００２５】ここで本発明の作用について説明する。前
述した通りPoly-Ｓｉ膜の成膜過程は、まず成長核（１
１）が形成され、これを中心に単結晶が形成され、単結
晶同士（種々の配向性をもつ）がぶつかったところてPo
ly-Ｓｉグレイン径が決定される。
述した通りPoly-Ｓｉ膜の成膜過程は、まず成長核（１
１）が形成され、これを中心に単結晶が形成され、単結
晶同士（種々の配向性をもつ）がぶつかったところてPo
ly-Ｓｉグレイン径が決定される。
【００２６】図４（ａ）に示すように、単位面積あたり
に形成される成長核（１１）の数が多ければ必然的にPo
ly-Ｓｉグレイン（１２）は小さくなり、従って不純物
拡散後のPoly-Ｓｉの抵抗率も上がる。
に形成される成長核（１１）の数が多ければ必然的にPo
ly-Ｓｉグレイン（１２）は小さくなり、従って不純物
拡散後のPoly-Ｓｉの抵抗率も上がる。
【００２７】本発明ではこの核形成プロセスを低い圧力
下において行うことにより、図４（ｂ）に示すように単
位面積あたりの成長核（１１）の形成を抑制し、Poly-
Ｓｉグレイン（１２）を大径化する。低い圧力下におい
ては成膜に使用されるガスの基板への吸着確率が著しく
減少するため、単位面積あたりの成長核（１１）の数も
減少する。
下において行うことにより、図４（ｂ）に示すように単
位面積あたりの成長核（１１）の形成を抑制し、Poly-
Ｓｉグレイン（１２）を大径化する。低い圧力下におい
ては成膜に使用されるガスの基板への吸着確率が著しく
減少するため、単位面積あたりの成長核（１１）の数も
減少する。
【００２８】次に、グレインサイズが大きいとPoly-Ｓ
ｉの不純物拡散後の抵抗率が低くなる理由を図４（ｃ）
及び図４（ｄ）を用いて説明する。Poly-Ｓｉグレイン
の晶界（１３）（グレインとグレインの間）には、Ｓｉ
の未結合手（ダングリングボンド）等が多数存在し、電
流が流れる上での電気抵抗となる。図４（ｃ）及び図４
（ｄ）に示すように、Poly-Ｓｉ膜を電流方向の１次元
モデルとして考え、相方のPoly-Ｓｉグレイン単位での
電気抵抗を同一のものとすると、単位長さあたりの電気
抵抗は、Poly-Ｓｉグレインの小さい場合、図４（ｃ）
に示すように晶界が多いため大きい。これに対して、Po
ly-Ｓｉグレインの大きい場合は、図４（ｄ）に示すよ
うに晶界が少ないため抵抗が小さい。
ｉの不純物拡散後の抵抗率が低くなる理由を図４（ｃ）
及び図４（ｄ）を用いて説明する。Poly-Ｓｉグレイン
の晶界（１３）（グレインとグレインの間）には、Ｓｉ
の未結合手（ダングリングボンド）等が多数存在し、電
流が流れる上での電気抵抗となる。図４（ｃ）及び図４
（ｄ）に示すように、Poly-Ｓｉ膜を電流方向の１次元
モデルとして考え、相方のPoly-Ｓｉグレイン単位での
電気抵抗を同一のものとすると、単位長さあたりの電気
抵抗は、Poly-Ｓｉグレインの小さい場合、図４（ｃ）
に示すように晶界が多いため大きい。これに対して、Po
ly-Ｓｉグレインの大きい場合は、図４（ｄ）に示すよ
うに晶界が少ないため抵抗が小さい。
【００２９】表１に、本実施形態の実施例の評価結果と
して、不純物拡散後におけるPoly-Ｓｉ膜の層抵抗（平
均値）を示す。比較として、成膜初期圧力を０．５５To
rrにした以外は上記実施例と同様にして行った場合とさ
らに成膜温度を変化させた場合の結果も示す。なお、い
ずれも、Poly-Ｓｉ膜の厚さは１６００Ａであり、不純
物拡散は８５０℃にてＰＯＣｌ3の雰囲気中で約１０分
間行った。
して、不純物拡散後におけるPoly-Ｓｉ膜の層抵抗（平
均値）を示す。比較として、成膜初期圧力を０．５５To
rrにした以外は上記実施例と同様にして行った場合とさ
らに成膜温度を変化させた場合の結果も示す。なお、い
ずれも、Poly-Ｓｉ膜の厚さは１６００Ａであり、不純
物拡散は８５０℃にてＰＯＣｌ3の雰囲気中で約１０分
間行った。
【００３０】低い圧力下で成長を行ったPoly-Ｓｉ膜の
方が抵抗が低いことがわかる。
方が抵抗が低いことがわかる。
【００３１】一般にPoly-Ｓｉのグレインサイズを大径
化し、抵抗率を下げるには高温下で成膜を行う方法が知
られているが、高温下での成膜は熱履歴の面で浅い拡散
層の拡大をもたらす等の問題を持つ。しかしながら本発
明の手法では、表１にも示すように成膜温度を２０℃上
げた場合と同等以上の効果を得ることができ、高温下で
の成膜による問題を起こすことがない。
化し、抵抗率を下げるには高温下で成膜を行う方法が知
られているが、高温下での成膜は熱履歴の面で浅い拡散
層の拡大をもたらす等の問題を持つ。しかしながら本発
明の手法では、表１にも示すように成膜温度を２０℃上
げた場合と同等以上の効果を得ることができ、高温下で
の成膜による問題を起こすことがない。
【００３２】
【表１】 以上に説明した通り、本発明の製造方法によれば、低抵
抗の非メタル系の配線部の形成が容易に実現できる。
抗の非メタル系の配線部の形成が容易に実現できる。
【００３３】実施形態２ 次に、実施形態１で説明した方法をＤＲＡＭの容量部、
特に容量下部電極の形成に応用する方法について説明す
る。
特に容量下部電極の形成に応用する方法について説明す
る。
【００３４】図２（ａ）に示すように、半導体基板
（１）上に回路パターン（６）及び層間絶縁膜（７）を
設け、基板表面層に拡散層（８）を形成し、この拡散層
へ通じるように層間絶縁膜にコンタクト孔（９）を形成
する。これに、図２（ｂ）に示すように容量下部電極
（１０）をPoly-Ｓｉにて形成を行う。
（１）上に回路パターン（６）及び層間絶縁膜（７）を
設け、基板表面層に拡散層（８）を形成し、この拡散層
へ通じるように層間絶縁膜にコンタクト孔（９）を形成
する。これに、図２（ｂ）に示すように容量下部電極
（１０）をPoly-Ｓｉにて形成を行う。
【００３５】その際まず、実施形態１と同様に、６００
〜６５０℃の温度範囲内で０．４Torr以下の低い圧力に
保たれた反応炉内にＳｉを含んだ無機系ガスを導入し、
Poly-Ｓｉの成長核の形成を行うことが望ましい。ここ
で本実施形態では、成膜初期の５００〜１０００Ａまで
の成膜を行うことが好ましい。この理由は、近年のコン
タクト孔の微細化に対応するためである。近年、コンタ
クトホールは開孔幅０．５μｍ以下と小径化し、これを
ボイドなく埋め込むためには、平均自由工程の長い低圧
条件であることが望ましいためである。
〜６５０℃の温度範囲内で０．４Torr以下の低い圧力に
保たれた反応炉内にＳｉを含んだ無機系ガスを導入し、
Poly-Ｓｉの成長核の形成を行うことが望ましい。ここ
で本実施形態では、成膜初期の５００〜１０００Ａまで
の成膜を行うことが好ましい。この理由は、近年のコン
タクト孔の微細化に対応するためである。近年、コンタ
クトホールは開孔幅０．５μｍ以下と小径化し、これを
ボイドなく埋め込むためには、平均自由工程の長い低圧
条件であることが望ましいためである。
【００３６】次に、図２（ｂ）に示すようにパターニン
グを行い、容量下部電極（１０）を形成し、不純物拡散
を行った後、容量下部電極の形成を完了する。
グを行い、容量下部電極（１０）を形成し、不純物拡散
を行った後、容量下部電極の形成を完了する。
【００３７】一般にPoly-Ｓｉグレインが大きく晶界が
長い場合は、Poly-Ｓｉグレインが小さいものより不純
物拡散がよりし易く、コンタクト孔が小さい場合でも、
充分に低いコンタクト抵抗が得られる。
長い場合は、Poly-Ｓｉグレインが小さいものより不純
物拡散がよりし易く、コンタクト孔が小さい場合でも、
充分に低いコンタクト抵抗が得られる。
【００３８】
【発明の効果】第１の効果は、近年微細化する非メタル
系配線に対応し、電気抵抗の低い配線部を実現し、半導
体デバイスの特性を向上できることにある。
系配線に対応し、電気抵抗の低い配線部を実現し、半導
体デバイスの特性を向上できることにある。
【００３９】その理由は、配線部のPoly-Ｓｉグレイン
を大径化することにより、不純物拡散後の層抵抗が低減
できるためである。
を大径化することにより、不純物拡散後の層抵抗が低減
できるためである。
【００４０】第２の効果は、本発明をＤＲＡＭ容量部の
形成に適用することにより、電極部の抵抗が低減でき、
ホールド不良の発生を抑えることができることにある。
形成に適用することにより、電極部の抵抗が低減でき、
ホールド不良の発生を抑えることができることにある。
【００４１】その理由は、第１の効果と同様、グレイン
の大径化により層抵抗が低減できるためである。
の大径化により層抵抗が低減できるためである。
【００４２】上記効果に加えて、埋め込み性（カバレッ
ジ）が向上し、コンタクト抵抗を低抵抗に維持できる点
にある。
ジ）が向上し、コンタクト抵抗を低抵抗に維持できる点
にある。
【００４３】以上の効果により、高速で且つ高集積度の
半導体装置が提供できるようになった。
半導体装置が提供できるようになった。
【図１】本発明の一実施形態の製造工程図である。
【図２】本発明の一実施形態の製造工程図である。
【図３】従来の半導体装置の製造工程図である。
【図４】本発明および従来の製造方法におけるポリシリ
コン膜の説明図である。
コン膜の説明図である。
１ 半導体基板 ２ ゲート酸化膜 ３ 素子分離領域 ４ ゲート配線 ５ ＰＳＧ層 ６ 回路パターン ７ 層間絶縁膜 ８ 拡散層 ９ コンタクト孔 １０ 容量下部電極 １１ 成長核 １２ ポリシリコングレイン（Poly-Ｓｉグレイン） １３ 晶界 １４ ポリシリコン膜（Poly-Ｓｉ膜）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６２１Ｚ 21/8242 29/78 ３０１Ｇ // Ｈ０１Ｌ 29/78
Claims (3)
- 【請求項１】 半導体基板上に少なくとも回路パターン
を有する半導体装置の製造方法において、前記回路パタ
ーンの非メタル系材料により形成される導電部をポリシ
リコンを用いて形成し、該ポリシリコンの形成初期にお
いて圧力を調整することにより結晶成長核の形成を抑制
することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に少なくとも回路パターン
を有する半導体装置の製造方法において、前記回路パタ
ーンの非メタル系材料により形成される導電部をポリシ
リコンを用いて形成し、該ポリシリコンの形成初期にお
いて圧力を調整することにより結晶成長核の形成を抑制
し、次いで該初期圧力より高い圧力下でポリシリコンを
形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ポリシリコンの形成初期における圧
力が０．４Torr以下である請求項１又は２記載の半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193109A JPH1041245A (ja) | 1996-07-23 | 1996-07-23 | 半導体装置の製造方法 |
| GB9715430A GB2315598A (en) | 1996-07-23 | 1997-07-22 | Process for forming a large grain polysilicon part for a semiconductor device. |
| KR1019970034458A KR980012099A (ko) | 1996-07-23 | 1997-07-23 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193109A JPH1041245A (ja) | 1996-07-23 | 1996-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041245A true JPH1041245A (ja) | 1998-02-13 |
Family
ID=16302406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8193109A Pending JPH1041245A (ja) | 1996-07-23 | 1996-07-23 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1041245A (ja) |
| KR (1) | KR980012099A (ja) |
| GB (1) | GB2315598A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100913055B1 (ko) * | 2002-11-01 | 2009-08-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR101088449B1 (ko) * | 2009-05-06 | 2011-12-01 | 주식회사 테라세미콘 | 금속 촉매를 이용한 폴리 게이트 전극을 구비하는 반도체 소자 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2505736B2 (ja) * | 1985-06-18 | 1996-06-12 | キヤノン株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-07-23 JP JP8193109A patent/JPH1041245A/ja active Pending
-
1997
- 1997-07-22 GB GB9715430A patent/GB2315598A/en not_active Withdrawn
- 1997-07-23 KR KR1019970034458A patent/KR980012099A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100913055B1 (ko) * | 2002-11-01 | 2009-08-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR101088449B1 (ko) * | 2009-05-06 | 2011-12-01 | 주식회사 테라세미콘 | 금속 촉매를 이용한 폴리 게이트 전극을 구비하는 반도체 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012099A (ko) | 1998-04-30 |
| GB9715430D0 (en) | 1997-09-24 |
| GB2315598A (en) | 1998-02-04 |
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