JP3231757B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳しく
は、配線，ゲート電極等に用いられる、非晶質シリコン
を形成する工程を備えた半導体装置の製造方法に係わ
る。
は、配線，ゲート電極等に用いられる、非晶質シリコン
を形成する工程を備えた半導体装置の製造方法に係わ
る。
【０００２】
請求項１記載の発明は、基板上にシラン（SiH4）ガス
とリン（Ｐ）を含むガス系を用いてリン（Ｐ）を含む非
晶質シリコンを形成する工程を備えた半導体装置の製造
方法において、 前記シラン（SiH4）ガスの分圧を気相中で粒子が形成
される分圧以下およびフレーキングが発生する分圧以下
にし、且つ前記シラン（SiH4）ガスの分圧を一定にする
と共に、前記基板上の温度を400℃以上530℃未満の温度
範囲で前記非晶質シリコンを形成することにより、 バッチタイプなどの通常のLP−CVD炉でも均一な、リ
ンを含有する非晶質シリコンが形成出来ると共に、形成
速度を変えずにリン含有量を制御し得るようにしたもの
である。
とリン（Ｐ）を含むガス系を用いてリン（Ｐ）を含む非
晶質シリコンを形成する工程を備えた半導体装置の製造
方法において、 前記シラン（SiH4）ガスの分圧を気相中で粒子が形成
される分圧以下およびフレーキングが発生する分圧以下
にし、且つ前記シラン（SiH4）ガスの分圧を一定にする
と共に、前記基板上の温度を400℃以上530℃未満の温度
範囲で前記非晶質シリコンを形成することにより、 バッチタイプなどの通常のLP−CVD炉でも均一な、リ
ンを含有する非晶質シリコンが形成出来ると共に、形成
速度を変えずにリン含有量を制御し得るようにしたもの
である。
【０００３】
従来、この種の半導体装置、例えばMOSLSIの製造方法
においては、ゲート電極材料として高融点金属のシリコ
ン化合物（シリサイド）を用いることが知られている。
例えば、ポリシリサイド層と上記のようなシリサイド層
とを積層して、所謂ポリサイド層を形成してゲート電極
とすることが知られている。
においては、ゲート電極材料として高融点金属のシリコ
ン化合物（シリサイド）を用いることが知られている。
例えば、ポリシリサイド層と上記のようなシリサイド層
とを積層して、所謂ポリサイド層を形成してゲート電極
とすることが知られている。
【０００４】 一方近年、上記ポリシリコン層（あるいはポリサイド
層）等において、リン（Ｐ）をドープしたポリシリコン
である、所謂Ｐ−DOPOS（リンドープポリシリコン）を
使用する提案がなされている。
層）等において、リン（Ｐ）をドープしたポリシリコン
である、所謂Ｐ−DOPOS（リンドープポリシリコン）を
使用する提案がなされている。
【０００５】 このような不純物をドープしたポリシリコンは、各種
の手段で形成することができる。ゲート電極形成の如き
配線形成に用いる場合にあっては590〜650℃の温度で形
成したIn Situ Ｐ−DOPOS、即ちCVD法などによるゲー
ト形成時に同時にリンをドープした形のポリシリコン層
としてＰ−DOPOSを形成するというものや、PSG拡散Ｐ−
DOPOS、即ちPSG（リンシリケートガラス）から隣接する
純ポリシリコンにリンを拡散させて得るものや、更にP+
イオンを純ポリシリコンに注入して得るP+イオン注入Ｐ
−DOPOS等が知られている。
の手段で形成することができる。ゲート電極形成の如き
配線形成に用いる場合にあっては590〜650℃の温度で形
成したIn Situ Ｐ−DOPOS、即ちCVD法などによるゲー
ト形成時に同時にリンをドープした形のポリシリコン層
としてＰ−DOPOSを形成するというものや、PSG拡散Ｐ−
DOPOS、即ちPSG（リンシリケートガラス）から隣接する
純ポリシリコンにリンを拡散させて得るものや、更にP+
イオンを純ポリシリコンに注入して得るP+イオン注入Ｐ
−DOPOS等が知られている。
【０００６】 しかしながら、このようにして得られたＰ−DOPOS
は、いずれもその表面の平坦度（ホモロジー）が悪く、
得られたＰ−DOPOS膜にはピンホールや所謂グレインバ
ウンダリーができ易い。従来のＰ−DOPOSは、このよう
に表面にどうしても凹凸（アスピリティと称される）が
できてしまい、例えば、電極形成のため等で該Ｐ−DOPO
Sの上にタングステンシリサイドWSix等のシリサイドを
形成すると、シリサイドは下地の該凹凸を反映して、こ
の凹凸を更に大きくした表面の膜になってしまう。
は、いずれもその表面の平坦度（ホモロジー）が悪く、
得られたＰ−DOPOS膜にはピンホールや所謂グレインバ
ウンダリーができ易い。従来のＰ−DOPOSは、このよう
に表面にどうしても凹凸（アスピリティと称される）が
できてしまい、例えば、電極形成のため等で該Ｐ−DOPO
Sの上にタングステンシリサイドWSix等のシリサイドを
形成すると、シリサイドは下地の該凹凸を反映して、こ
の凹凸を更に大きくした表面の膜になってしまう。
【０００７】 シリサイド形成、アニール工程などが行われて、熱処
理がなされる場合、かかる熱処理によってタングステン
シリサイドWSixが多結晶WSi2になり、Ｐ−DOPOSのグレ
インを更に強調した如きグレインができ、該シリサイド
膜表面の凹凸が一層増大する。
理がなされる場合、かかる熱処理によってタングステン
シリサイドWSixが多結晶WSi2になり、Ｐ−DOPOSのグレ
インを更に強調した如きグレインができ、該シリサイド
膜表面の凹凸が一層増大する。
【０００８】 さらに、これを酸化した場所は、アスピリティのため
に、フリーなタングステン（Ｗ）や、タングステンシリ
サイド（WSi2）がSiO2中に取り込まれた異常酸化とな
り、層間耐圧の低いものとなる。
に、フリーなタングステン（Ｗ）や、タングステンシリ
サイド（WSi2）がSiO2中に取り込まれた異常酸化とな
り、層間耐圧の低いものとなる。
【０００９】 また、Ｐ−DOPOS形成後、連続して直後にシリサイド
堆積を行わない場合や、プレデポジションを行った場合
には、シリサイド形成前に前処理として、バッファ（緩
衝）フッ酸処理が必要となるが、このとき上記のように
表面に凹凸があると、フッ酸が膜の該グレインバウンダ
リーやピンホールに沿って侵入し、この結果ゲート酸化
膜をもエッチングしてしまうことがあり、このため耐圧
の信頼性を落とすので、現状では薄膜化に限界があり、
例えば一般に1500Å以下には薄膜化が難しかった。
堆積を行わない場合や、プレデポジションを行った場合
には、シリサイド形成前に前処理として、バッファ（緩
衝）フッ酸処理が必要となるが、このとき上記のように
表面に凹凸があると、フッ酸が膜の該グレインバウンダ
リーやピンホールに沿って侵入し、この結果ゲート酸化
膜をもエッチングしてしまうことがあり、このため耐圧
の信頼性を落とすので、現状では薄膜化に限界があり、
例えば一般に1500Å以下には薄膜化が難しかった。
【００１０】 そこで、上記したような凹凸の形成を防止するため
に、特願昭63−47101号に係る発明が創案されている。
この従来技術は、リンを含有するシリコン層を580℃以
下の温度で形成するようにした所謂ポリサイドの形成に
係るものである。
に、特願昭63−47101号に係る発明が創案されている。
この従来技術は、リンを含有するシリコン層を580℃以
下の温度で形成するようにした所謂ポリサイドの形成に
係るものである。
【００１１】 因みに、CVD法により590〜650℃の温度で形成したIn
Situ Ｐ−DOPOSは、一般にシラン（SiH4），ホスフ
ィン（PH33）系を用いて形成している。このとき、650
℃から600℃までは完全に多結晶シリコン化するが、膜
形成速度が遅く、600℃から550℃では変成域で多結晶シ
リコンと非晶質シリコンが形成でき、550℃以下では完
全に非晶質シリコンになり、また、450℃以下で形成し
た場合は、Si−Ｈ基が膜中に残り、下地に影響を与える
可能性があるとされていた。
Situ Ｐ−DOPOSは、一般にシラン（SiH4），ホスフ
ィン（PH33）系を用いて形成している。このとき、650
℃から600℃までは完全に多結晶シリコン化するが、膜
形成速度が遅く、600℃から550℃では変成域で多結晶シ
リコンと非晶質シリコンが形成でき、550℃以下では完
全に非晶質シリコンになり、また、450℃以下で形成し
た場合は、Si−Ｈ基が膜中に残り、下地に影響を与える
可能性があるとされていた。
【００１２】
しかしながら、上記したようにリンを含有するシリコ
ン（Ｐ−DAS）層を580℃以下の温度で形成する従来技術
においては、650℃で形成した場合と同様、膜形成速度
が低下するという問題点がある。また、この膜形成速度
は、リンを含むガス（例えばPH3）の濃度によって変化
し、特別なLP（低圧）−CVD炉を用いないとバッチ内の
均一性を得ることが出来ないという問題があった。
ン（Ｐ−DAS）層を580℃以下の温度で形成する従来技術
においては、650℃で形成した場合と同様、膜形成速度
が低下するという問題点がある。また、この膜形成速度
は、リンを含むガス（例えばPH3）の濃度によって変化
し、特別なLP（低圧）−CVD炉を用いないとバッチ内の
均一性を得ることが出来ないという問題があった。
【００１３】 本発明は、このような従来の問題点に着目して創案さ
れたものであって、バッチ型などの通常のLP−CVD炉に
よっても均一な、リンを含有する非晶質シリコン又は純
粋な非晶質が形成出来ると共に、形成速度を変えずにリ
ン含有量を制御し得る半導体装置の製造方法を得んとす
るものである。
れたものであって、バッチ型などの通常のLP−CVD炉に
よっても均一な、リンを含有する非晶質シリコン又は純
粋な非晶質が形成出来ると共に、形成速度を変えずにリ
ン含有量を制御し得る半導体装置の製造方法を得んとす
るものである。
【００１４】
そこで、請求項１記載の発明は、基板上にシラン（Si
H4）ガスとリン（Ｐ）を含むガス系を用いてリン（Ｐ）
を含む非晶質シリコンを形成する工程を備えた半導体装
置の製造方法において、 前記シラン（SiH4）ガスの分圧を気相中で粒子が形成
される分圧以下およびフレーキングが発生する分圧以下
にし、且つ前記シラン（SiH4）ガスの分圧を一定にする
と共に、前記基板上の温度を400℃以上530℃未満の温度
範囲で前記非晶質シリコンを形成することを、その解決
手段としている。
H4）ガスとリン（Ｐ）を含むガス系を用いてリン（Ｐ）
を含む非晶質シリコンを形成する工程を備えた半導体装
置の製造方法において、 前記シラン（SiH4）ガスの分圧を気相中で粒子が形成
される分圧以下およびフレーキングが発生する分圧以下
にし、且つ前記シラン（SiH4）ガスの分圧を一定にする
と共に、前記基板上の温度を400℃以上530℃未満の温度
範囲で前記非晶質シリコンを形成することを、その解決
手段としている。
【００１５】
請求項１記載の発明は、基板上の温度を400〜560℃の
温度範囲に設定することにより、リンを含むガス（例え
ばPH3など）の熱分解効率を高め、且つ基板への吸着効
率を高めることが可能となる。また、ケイ素を含むガス
の分圧を気相中で粒子（パーティクル）が発生する分圧
以下およびフレーキングが発生する分圧以下とすること
で、実用的な膜形成速度を得ることができ、しかも、ケ
イ素を含むガスの分圧を一定にしておけば、リンを含む
ガスの流量を変えても膜形成速度の変化がなく、非晶質
シリコン膜のリンの含有量及び膜厚の制御性を高める。
さらに、リンを含むガスを用いない場合には、純粋な非
晶質シリコンの形成が可能となる。
温度範囲に設定することにより、リンを含むガス（例え
ばPH3など）の熱分解効率を高め、且つ基板への吸着効
率を高めることが可能となる。また、ケイ素を含むガス
の分圧を気相中で粒子（パーティクル）が発生する分圧
以下およびフレーキングが発生する分圧以下とすること
で、実用的な膜形成速度を得ることができ、しかも、ケ
イ素を含むガスの分圧を一定にしておけば、リンを含む
ガスの流量を変えても膜形成速度の変化がなく、非晶質
シリコン膜のリンの含有量及び膜厚の制御性を高める。
さらに、リンを含むガスを用いない場合には、純粋な非
晶質シリコンの形成が可能となる。
【００１６】
以下、本発明に係る半導体装置の製造方法の詳細を実
施例に基づいて説明する。
施例に基づいて説明する。
【００１７】 （第１実施例） 図1A〜図1Cは、本発明の第１実施例の各工程を示す説
明図である。
明図である。
【００１８】 先ず、本実施例においては、図1Aに示すように、シリ
コン基板１上にSiO2絶縁膜２を形成し、次に、図1Bに示
すように、SiO2絶縁膜２上にリン（Ｐ）を含む非晶質シ
リコン（リーンドープドアモルファスシリコン、以下、
Ｐ−DASと称する）膜３をCVDにより成膜させる。なお、
ここで用いたCVD装置は、等温球体型LP（低圧）−CVD炉
であり、その形成条件は以下の通りである。
コン基板１上にSiO2絶縁膜２を形成し、次に、図1Bに示
すように、SiO2絶縁膜２上にリン（Ｐ）を含む非晶質シ
リコン（リーンドープドアモルファスシリコン、以下、
Ｐ−DASと称する）膜３をCVDにより成膜させる。なお、
ここで用いたCVD装置は、等温球体型LP（低圧）−CVD炉
であり、その形成条件は以下の通りである。
【００１９】 形成温度:560〜540℃ ガス系：シラン（SiH4）200〜600SCCM ホスフィン（PH3）0.1〜3SCCM ヘリウム（He）350〜50SCCM 圧力:0.2〜3Torr 形成速度:10〜100Å／分 このようにして形成されたＰ−DAS膜３は、非晶質状
態である。また、ホスフィン（PH3）の熱分解効率とSiO
2絶縁膜２への吸着効率は、550℃前後の形成温度で共に
良好であった。
態である。また、ホスフィン（PH3）の熱分解効率とSiO
2絶縁膜２への吸着効率は、550℃前後の形成温度で共に
良好であった。
【００２０】 さらに、シラン（SiH4）の分圧が3Torr以下であれば
気相中で粒子（パーティクル）の発生がなく、実用的な
形成速度（10〜10Å／分）を得ることができる。
気相中で粒子（パーティクル）の発生がなく、実用的な
形成速度（10〜10Å／分）を得ることができる。
【００２１】 図２は、本実施例においてシラン（SiH4）の流量を50
0SCCMに設定した場合の堆積率−ホスフィン（PH3）の流
量−リン濃度の関係を示すグラフであり、破線は圧力0.
6Torr,実線は圧力2Torrの場合を示している。
0SCCMに設定した場合の堆積率−ホスフィン（PH3）の流
量−リン濃度の関係を示すグラフであり、破線は圧力0.
6Torr,実線は圧力2Torrの場合を示している。
【００２２】 このグラフが示すように、ケイ素（Si）を含むガスで
あるSiH4の分圧又はトータル分圧を一定とすれば、リン
濃度を変えても形成速度は一定となりＰ−DAS膜３の堆
積率は一定となることが判る。このため、成膜における
条件が出し易くなり、均一な膜を再現性良く形成できる
利点がある。
あるSiH4の分圧又はトータル分圧を一定とすれば、リン
濃度を変えても形成速度は一定となりＰ−DAS膜３の堆
積率は一定となることが判る。このため、成膜における
条件が出し易くなり、均一な膜を再現性良く形成できる
利点がある。
【００２３】 次に、図1Cは、このようにして形成されたＰ−DAS膜
３を多結晶化してリンを含む多結晶シリコン（Ｐ−DOPO
S）膜４を形成する工程を示している。この場合、熱処
理温度は600℃以上が好ましく、Ｐ−DAS膜３は表面の平
坦性を保持した状態で良好に多結晶される。このように
して形成されたＰ−DOPOS膜４は、後の工程でパターニ
ング等が施され、ゲート電極、その他の配線として形成
される。このようにして形成されたＰ−DOPOSの抵抗率
は図３に示すように、≧0.5mΩ・cm（５×1020/cm3）の
値を示した。
３を多結晶化してリンを含む多結晶シリコン（Ｐ−DOPO
S）膜４を形成する工程を示している。この場合、熱処
理温度は600℃以上が好ましく、Ｐ−DAS膜３は表面の平
坦性を保持した状態で良好に多結晶される。このように
して形成されたＰ−DOPOS膜４は、後の工程でパターニ
ング等が施され、ゲート電極、その他の配線として形成
される。このようにして形成されたＰ−DOPOSの抵抗率
は図３に示すように、≧0.5mΩ・cm（５×1020/cm3）の
値を示した。
【００２４】 （第２実施例） 本実施例においては、縦型LP−CVD炉を用いて、下記
の条件で行なった。
の条件で行なった。
【００２５】 形成温度：炉の中央550℃ 炉の上部545℃ 炉の底部550℃ ガス系：シラン（SiH4）200〜1000SCCM ホスフィン（PH3）0.1〜5SCCM ヘリウム（He）200〜1000SCCM 圧力:0.25〜5Torr 本実施例においては、Ｐ−DAS膜の形成速度が10〜100
Å／分であった。また、上記第１実施例と同様抵抗率
は、≧0.5mΩ・cmであった。
Å／分であった。また、上記第１実施例と同様抵抗率
は、≧0.5mΩ・cmであった。
【００２６】 （第３実施例） 本実施例においては、等温球体型LP−CVD炉を用い
て、下記の条件で行なった。
て、下記の条件で行なった。
【００２７】 形成温度:560〜400℃ ガス系：シラン（SiH4）200〜600SCCM ホスフィン（PH3）０〜2.5SCCM ヘリウム（He）０〜500SCCM 圧力：図４のグラフ（シラン分圧と温度との関係を示
す）より各温度でフレーキングの発生しない圧力に設定
する。
す）より各温度でフレーキングの発生しない圧力に設定
する。
【００２８】 なお、炉内のボートはかご型ボートを用い、また、CV
D炉はガス系をノズルから供給するタイプのものを用
い、ガスの流れを均一にしている。
D炉はガス系をノズルから供給するタイプのものを用
い、ガスの流れを均一にしている。
【００２９】 斯る本実施例に依れば、その成膜速度は、10〜400Å
／分であり、形成された膜は、非晶質状態であった。な
お、ガス系において、ホスフィン（PH3）の流量を0SCCM
とすることにより、リン（Ｐ）を含まない非晶質シリコ
ン膜が形成出来る。そして、形成された非晶質シリコン
膜の抵抗率は、≧0.5・Ω・cmであった。
／分であり、形成された膜は、非晶質状態であった。な
お、ガス系において、ホスフィン（PH3）の流量を0SCCM
とすることにより、リン（Ｐ）を含まない非晶質シリコ
ン膜が形成出来る。そして、形成された非晶質シリコン
膜の抵抗率は、≧0.5・Ω・cmであった。
【００３０】 なお、図５のグラフは550℃において500SCCMSiH4,40
SCCM0.5％PH3の条件シラン分圧と膜の堆積率と膜中のリ
ン濃度との関係を示している。
SCCM0.5％PH3の条件シラン分圧と膜の堆積率と膜中のリ
ン濃度との関係を示している。
【００３１】 本実施例においては、等温球体型LP−CVD炉を用いた
が、縦型LP−CVD炉を用いて同一条件で行なった場合
も、上記した結果と同様であった。炉内のボートは、ス
リット型ボートやディスク型ボートを用いてもよく、ノ
ズルはあってもなくてもよい。
が、縦型LP−CVD炉を用いて同一条件で行なった場合
も、上記した結果と同様であった。炉内のボートは、ス
リット型ボートやディスク型ボートを用いてもよく、ノ
ズルはあってもなくてもよい。
【００３２】 また、アレニウスプロットの傾きより、堆積率とフレ
ーキングの発生圧力の活性化エネルギーは、夫々1.39eV
と1.6eVとなっている。これより、低温化して高圧力化
するほど高速な堆積率が得られる。さらに、形成温度を
下げすぎるとSi−Ｈ基が形成中に多量に取り込まれるた
め、450℃以上のアニールで分解反応が起き、膜はがれ
等を発生して膜が破壊される問題が生じる。
ーキングの発生圧力の活性化エネルギーは、夫々1.39eV
と1.6eVとなっている。これより、低温化して高圧力化
するほど高速な堆積率が得られる。さらに、形成温度を
下げすぎるとSi−Ｈ基が形成中に多量に取り込まれるた
め、450℃以上のアニールで分解反応が起き、膜はがれ
等を発生して膜が破壊される問題が生じる。
【００３３】 本実施例においては、ホスフィン（PH3）の最大吸着
温度（560℃〜）から水素（Ｈ）含有しない温度（〜400
℃）で、しかも、フレーキング発生圧力以下で形成を行
なったものである。
温度（560℃〜）から水素（Ｈ）含有しない温度（〜400
℃）で、しかも、フレーキング発生圧力以下で形成を行
なったものである。
【００３４】 図６は、バッチ式LP−CVD装置内の10枚毎のウエハを
５点選択し膜堆積率の温度依存性を表したグラフであ
り、図７は上記ウエハの厚みの平均をパーセントとして
表したグラフである。図７より本実施例以外の温度条件
で作製されたもののウエハ面内の膜厚の均一性は５〜７
％程度であるのに対して、本実施例のように560℃以下
の温度条件ではウエハ面内の均一性は１％以下であっ
た。
５点選択し膜堆積率の温度依存性を表したグラフであ
り、図７は上記ウエハの厚みの平均をパーセントとして
表したグラフである。図７より本実施例以外の温度条件
で作製されたもののウエハ面内の膜厚の均一性は５〜７
％程度であるのに対して、本実施例のように560℃以下
の温度条件ではウエハ面内の均一性は１％以下であっ
た。
【００３５】 以上、各実施例について説明したが、本発明はこれら
に限定されるものではなく各種の半導体装置に適用され
得ることは言うまでもない。
に限定されるものではなく各種の半導体装置に適用され
得ることは言うまでもない。
【００３６】 また、上記各実施例においては、リンを含むガスとし
てホスフィン（PH3）を用いたが、PBr3,PCl3等を用いて
もよく、また、ケイ素を含むガスとしてはジシランなど
他のガスを用いてもよい。
てホスフィン（PH3）を用いたが、PBr3,PCl3等を用いて
もよく、また、ケイ素を含むガスとしてはジシランなど
他のガスを用いてもよい。
【００３７】 さらに、上記各実施例で用いたCVD装置の他に、例え
ば、横型Ｌ−CVD装置，アイソサーマルLP−CVD装置，枚
葉LP−CVD装置，プラズマLP−CVD装置等を使用すること
ができる。
ば、横型Ｌ−CVD装置，アイソサーマルLP−CVD装置，枚
葉LP−CVD装置，プラズマLP−CVD装置等を使用すること
ができる。
【００３８】
以上の説明から明らかなように、本発明に係る半導体
装置の製造方法によれば、膜形成速度がリンを含むガス
の濃度によって変化することがないため、特別なLP−CV
D炉を用いることなく、通常のLP−CVD炉で均一なＰ−DA
S膜を実用的なレートで形成できる効果がある。このた
め、大量処理が可能となる。
装置の製造方法によれば、膜形成速度がリンを含むガス
の濃度によって変化することがないため、特別なLP−CV
D炉を用いることなく、通常のLP−CVD炉で均一なＰ−DA
S膜を実用的なレートで形成できる効果がある。このた
め、大量処理が可能となる。
【００３９】 また、ケイ素を含むガスの分圧を所定の値に設定すれ
ば、膜形成速度に変動を与えることなくリン濃度を自由
に設定することができるため、成膜の条件を出し易いと
いう効果がある。
ば、膜形成速度に変動を与えることなくリン濃度を自由
に設定することができるため、成膜の条件を出し易いと
いう効果がある。
【００４０】 さらに、PH3等を用いないことにより、Ｐのドープさ
れないピュアアモルファスシリコンの高速成膜も可能に
なる効果がある。
れないピュアアモルファスシリコンの高速成膜も可能に
なる効果がある。
【００４１】 また、ウエハ内膜厚の均一化が図れるため、平坦性が
増し、例えば薄膜トランジスタ（TFT）等の改良が可能
となる効果がある。
増し、例えば薄膜トランジスタ（TFT）等の改良が可能
となる効果がある。
【図１】 図1A〜図1Cは本発明に係る半導体装置の製造方法の第１
の実施例を示す工程説明図。
の実施例を示す工程説明図。
【図２】 図２はPH3の流量と膜形成速度とリン濃度の関係を示す
グラフ。
グラフ。
【図３】 図３はＰ−DASを550℃,2Torrの条件で形成し、1100℃の
N2アニール10秒を行なったときの抵抗率−リン濃度−C.
V.％の関係を示すグラフ。
N2アニール10秒を行なったときの抵抗率−リン濃度−C.
V.％の関係を示すグラフ。
【図４】 図４はフレーキング発生のシラン分圧と温度との関係を
示すグラフ。
示すグラフ。
【図５】 図５はシラン分圧と堆積率との関係を示すグラフ。
【図６】 図６は堆積率の温度依存性を示すグラフ。
【図７】 図７は温度とウエハ内膜厚分布を示すグラフ。
１……シリコン基板 ２……SiO2絶縁膜 ３……Ｐ−DAS膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−266473（ＪＰ，Ａ) 特開 平１−255219（ＪＰ，Ａ) ”Ｌａｒｇｅ ｇｒａｉｎ ｐｏｌｙ ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏ ｎ ｂｙ ｌｏｗ−ｔｅｍｐｅｒａｔｕ ｒｅ ａｎｎｅａｌｉｎｇ ｏｆ ｌｏ ｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａ ｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｅｄ ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ｆｉｌｍｓ”，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，63 （７）１，ｐ．2260−2266，Ａｐｒｉｌ （1988)
Claims (1)
- 【請求項１】基板上にシラン（SiH4）ガスとリン（Ｐ）
を含むガス系を用いてリン（Ｐ）を含む非晶質シリコン
を形成する工程を備えた半導体装置の製造方法におい
て、 前記シラン（SiH4）ガスの分圧を気相中で粒子が形成さ
れる分圧以下およびフレーキングが発生する分圧以下に
し、且つ前記シラン（SiH4）ガスの分圧を一定にすると
共に、前記基板上の温度を400℃以上530℃未満の温度範
囲で前記非晶質シリコンを形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15490290A JP3231757B2 (ja) | 1989-12-15 | 1990-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-325213 | 1989-12-15 | ||
| JP32521389 | 1989-12-15 | ||
| JP15490290A JP3231757B2 (ja) | 1989-12-15 | 1990-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03224219A JPH03224219A (ja) | 1991-10-03 |
| JP3231757B2 true JP3231757B2 (ja) | 2001-11-26 |
Family
ID=26483046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15490290A Expired - Lifetime JP3231757B2 (ja) | 1989-12-15 | 1990-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231757B2 (ja) |
-
1990
- 1990-06-13 JP JP15490290A patent/JP3231757B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| "Ｌａｒｇｅ ｇｒａｉｎ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ ｂｙ ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ ａｎｎｅａｌｉｎｇ ｏｆ ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｅｄ ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ｆｉｌｍｓ"，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，６３（７）１，ｐ．２２６０−２２６６，Ａｐｒｉｌ（１９８８） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03224219A (ja) | 1991-10-03 |
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