JP2880892B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に高速度・高集積度をもつMIS型集積回路の
製造に用いる半導体装置の製造方法に関する。
に係り、特に高速度・高集積度をもつMIS型集積回路の
製造に用いる半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年のトランジスタサイズの縮小による
集積度の向上に伴いゲート幅が狭くなり、サブミクロン
オーダ以下の微細加工技術で形成される配線やコンタク
ト等では、その寄生抵抗が増加する傾向にある。この問
題に対する解決策の一つとして、ソース・ドレイン領域
又はゲート電極などのシリコン層が露出した部分と、そ
の上に形成したメタルとを反応させて自己整合的にシリ
サイド膜を形成するサリサイド（SALICIDE, self-align
ed-silicide）技術が注目されている。
集積度の向上に伴いゲート幅が狭くなり、サブミクロン
オーダ以下の微細加工技術で形成される配線やコンタク
ト等では、その寄生抵抗が増加する傾向にある。この問
題に対する解決策の一つとして、ソース・ドレイン領域
又はゲート電極などのシリコン層が露出した部分と、そ
の上に形成したメタルとを反応させて自己整合的にシリ
サイド膜を形成するサリサイド（SALICIDE, self-align
ed-silicide）技術が注目されている。
【０００３】サリサイド技術は、これまでに用いられて
きたシリコンプロセスとの互換性を有するとともに、素
子の微細化に伴い浅くなって高抵抗化した接合における
低抵抗化、アルミとのコンタクト抵抗の低減、内部配線
層への適用によるパターンレイアウトの高密度化など多
くの利点がある。そのため、サブミクロン領域における
微細デバイスにおいて、サリサイド技術は必須となって
いる。
きたシリコンプロセスとの互換性を有するとともに、素
子の微細化に伴い浅くなって高抵抗化した接合における
低抵抗化、アルミとのコンタクト抵抗の低減、内部配線
層への適用によるパターンレイアウトの高密度化など多
くの利点がある。そのため、サブミクロン領域における
微細デバイスにおいて、サリサイド技術は必須となって
いる。
【０００４】ここで、メタルシリサイドを形成する場
合、金属膜とシリコンとの間にわずかな酸化膜が介在す
るとシリサイドの形成に支障をきたし、シリサイドの形
成が進まない場合がある。従って、シリコン基板上の拡
散層及びゲート電極上に同時にシリサイドを形成するた
めには、このような酸化膜を取り除く前処理工程を金属
膜の堆積工程前に持つことが不可欠である。しかも、こ
の前処理工程では多結晶シリコン（ゲート電極）上の酸
化膜などを完全に除去しなければならないが、この前処
理工程において、酸化膜などの除去に伴いゲート電極側
部の絶縁用酸化膜が後退し、絶縁不良を起こし易い。
合、金属膜とシリコンとの間にわずかな酸化膜が介在す
るとシリサイドの形成に支障をきたし、シリサイドの形
成が進まない場合がある。従って、シリコン基板上の拡
散層及びゲート電極上に同時にシリサイドを形成するた
めには、このような酸化膜を取り除く前処理工程を金属
膜の堆積工程前に持つことが不可欠である。しかも、こ
の前処理工程では多結晶シリコン（ゲート電極）上の酸
化膜などを完全に除去しなければならないが、この前処
理工程において、酸化膜などの除去に伴いゲート電極側
部の絶縁用酸化膜が後退し、絶縁不良を起こし易い。
【０００５】そこで、これらサリサイド構造のMIS型集
積回路の製造に用いられる方法では、ゲート電極の側壁
部に残存させる絶縁膜の耐蝕性を高めることにより、後
続する工程でこの絶縁膜が後退するのを防止する方法が
提案されている（特公平５−３７３３４号公報）。
積回路の製造に用いられる方法では、ゲート電極の側壁
部に残存させる絶縁膜の耐蝕性を高めることにより、後
続する工程でこの絶縁膜が後退するのを防止する方法が
提案されている（特公平５−３７３３４号公報）。
【０００６】図６を参照して、上記公報記載の従来の半
導体装置の製造方法を説明する。同図に示した半導体装
置は、素子分離領域１２に囲まれたMIS型トランジスタ
のソース・ドレイン領域１８ａ、１８ｂと、これらの少
なくとも一方に連設する拡散配線領域１９とをシリコン
基板１１内に設けた構造を有する。
導体装置の製造方法を説明する。同図に示した半導体装
置は、素子分離領域１２に囲まれたMIS型トランジスタ
のソース・ドレイン領域１８ａ、１８ｂと、これらの少
なくとも一方に連設する拡散配線領域１９とをシリコン
基板１１内に設けた構造を有する。
【０００７】図６（ａ）に示すように、シリコン基板１
１上にゲート酸化膜１３を形成し、次にそのゲート酸化
膜１３上にゲート電極１５を形成する。その後、薄い酸
化膜１６を通して、上記ゲート電極１５をマスクとし
て、シリコン基板１１のソース・ドレイン領域１８ａ、
１８ｂ及び拡散配線領域１９ｂにシリコン基板１１と逆
導電型の不純物をイオン注入する。
１上にゲート酸化膜１３を形成し、次にそのゲート酸化
膜１３上にゲート電極１５を形成する。その後、薄い酸
化膜１６を通して、上記ゲート電極１５をマスクとし
て、シリコン基板１１のソース・ドレイン領域１８ａ、
１８ｂ及び拡散配線領域１９ｂにシリコン基板１１と逆
導電型の不純物をイオン注入する。
【０００８】次に、図６（ｂ）に示すように、シリコン
基板１１上の全面に常圧気相成長法（以下、単に「ＣＶ
Ｄ（Chemical Vapor Deposition）」と称する）により
シリコン酸化膜２０ａを堆積させる。この成膜時の温度
は上記公報には示されていない。
基板１１上の全面に常圧気相成長法（以下、単に「ＣＶ
Ｄ（Chemical Vapor Deposition）」と称する）により
シリコン酸化膜２０ａを堆積させる。この成膜時の温度
は上記公報には示されていない。
【０００９】更に、図６（ｃ）に示すように、前記シリ
コン酸化膜２０ａに８５０〜９５０℃の範囲で熱処理を
施す。次いで、図６（ｄ）に示すように、前記絶縁膜２
０ａをエッチバックして前記ゲート電極の側壁に残存さ
せてサイドウォール２０ａを形成する。
コン酸化膜２０ａに８５０〜９５０℃の範囲で熱処理を
施す。次いで、図６（ｄ）に示すように、前記絶縁膜２
０ａをエッチバックして前記ゲート電極の側壁に残存さ
せてサイドウォール２０ａを形成する。
【００１０】次いで、図６（ｅ）に示すように、露出し
た基板表面に形成された自然酸化膜２１を除去し、しか
るのちに上記ゲート電極１５、ソース・ドレイン電極１
８ａ、１８ｂにチタンシリサイドのような導体膜２２を
自己整合的に選択形成する。
た基板表面に形成された自然酸化膜２１を除去し、しか
るのちに上記ゲート電極１５、ソース・ドレイン電極１
８ａ、１８ｂにチタンシリサイドのような導体膜２２を
自己整合的に選択形成する。
【００１１】
【発明が解決しようとする課題】ところで、上記公報記
載の半導体装置の製造方法においては、約４００℃の低
温基板温度においてＣＶＤ酸化膜を成長させており、以
下のような問題点がある。
載の半導体装置の製造方法においては、約４００℃の低
温基板温度においてＣＶＤ酸化膜を成長させており、以
下のような問題点がある。
【００１２】上記従来の半導体装置の製造方法では、サ
イドウオールとして形成する酸化膜のステップカバレッ
ジが低いという問題がある。低いステップカバレッジ
は、サイドウォールの幅を不均一とし、その結果、トラ
ンジスタの寄生抵抗がばらつき、従って、トランジスタ
のオン電流がばらつくこととなる。
イドウオールとして形成する酸化膜のステップカバレッ
ジが低いという問題がある。低いステップカバレッジ
は、サイドウォールの幅を不均一とし、その結果、トラ
ンジスタの寄生抵抗がばらつき、従って、トランジスタ
のオン電流がばらつくこととなる。
【００１３】一般に、通常の温度で形成された酸化膜
は、ＳiＯ2分子が 基板表面をマイグレーションしない
ため、ステップカバレッジが悪く、たとえ、酸化膜成長
後に、９５０℃程度の熱処理を加えても、ウエットエッ
チング耐性は改善できるものの、トランジスタのオン電
流のばらつきの問題は解消できない。
は、ＳiＯ2分子が 基板表面をマイグレーションしない
ため、ステップカバレッジが悪く、たとえ、酸化膜成長
後に、９５０℃程度の熱処理を加えても、ウエットエッ
チング耐性は改善できるものの、トランジスタのオン電
流のばらつきの問題は解消できない。
【００１４】本発明は、上記に鑑み、工程数を増やすこ
となく、エッチング耐性が高いサイドウオール酸化膜を
形成し、且つ、そのステップカバレッジを改善すること
で、信頼性が高いサリサイド構造のＭＩＳ型集積回路等
の製造に好適な、半導体装置の製造方法を提供すること
を目的とする。
となく、エッチング耐性が高いサイドウオール酸化膜を
形成し、且つ、そのステップカバレッジを改善すること
で、信頼性が高いサリサイド構造のＭＩＳ型集積回路等
の製造に好適な、半導体装置の製造方法を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】上記課題を達成するため
に、本発明に係る半導体装置の製造方法は、ＭＩＳ型ト
ランジスタのソース・ドレイン領域及びこれらの少なく
とも一方に連設する拡散配線領域をシリコン基板内に設
けた半導体装置を製造する方法において、（ａ） シリ
コン基板上にゲート絶縁膜及びゲート電極を形成する工
程と、（ｂ） 上記シリコン基板上の全面に気相成長法
により、基板温度７００℃以上の温度を用いてシリコン
酸化膜を堆積させる工程と、（ｃ）上記シリコン酸化膜
をエッチバックして前記ゲート電極の側部に残存させて
サイドウオールを形成する工程と、（ｄ） 前記ゲート
電極及びソース・ドレイン領域上に導体膜を自己整合的
に選択形成する工程とをこの順に具備したことを特徴と
する。ここで、前記工程（ｂ）における気相成長法がシ
ランガスを用いるシラン還元法である場合には、膜成長
時の基板温度を約８００℃以上とすることが好ましい。
に、本発明に係る半導体装置の製造方法は、ＭＩＳ型ト
ランジスタのソース・ドレイン領域及びこれらの少なく
とも一方に連設する拡散配線領域をシリコン基板内に設
けた半導体装置を製造する方法において、（ａ） シリ
コン基板上にゲート絶縁膜及びゲート電極を形成する工
程と、（ｂ） 上記シリコン基板上の全面に気相成長法
により、基板温度７００℃以上の温度を用いてシリコン
酸化膜を堆積させる工程と、（ｃ）上記シリコン酸化膜
をエッチバックして前記ゲート電極の側部に残存させて
サイドウオールを形成する工程と、（ｄ） 前記ゲート
電極及びソース・ドレイン領域上に導体膜を自己整合的
に選択形成する工程とをこの順に具備したことを特徴と
する。ここで、前記工程（ｂ）における気相成長法がシ
ランガスを用いるシラン還元法である場合には、膜成長
時の基板温度を約８００℃以上とすることが好ましい。
【００１６】また、前記工程（ｂ）における気相成長法
がテトラエトキシシランガスを用いる熱分解法である場
合には、基板温度は７００〜８００℃程度することが好
ましい。
がテトラエトキシシランガスを用いる熱分解法である場
合には、基板温度は７００〜８００℃程度することが好
ましい。
【００１７】
【作用】上記本発明方法の構成によれば、シリコン基板
上の全面に気相成長法によりシリコン酸化膜を基板温度
７００℃以上の温度を用いて堆積させているので、エッ
チング耐性に優れた酸化膜を形成することができる。
上の全面に気相成長法によりシリコン酸化膜を基板温度
７００℃以上の温度を用いて堆積させているので、エッ
チング耐性に優れた酸化膜を形成することができる。
【００１８】
【実施例】以下図面を参照して本発明の実施例を説明す
る。 第１実施例 図１は、本発明の第１実施例に係るＭＯＳトランジスタ
の製造方法を、各工程段階毎の半導体装置の断面図とし
て示している。本実施例では、シラン還元法によるＣＶ
Ｄ酸化膜成長方法を用いている。同図に示した半導体装
置は、素子分離領域１２に囲まれたMIS型トランジスタ
のソース・ドレイン領域１８ａ、１８ｂと、これらの少
なくとも一方に連設する拡散配線領域１９とをシリコン
基板１１内に設けた構造である。以下、図１（ａ）〜
（ｃ）に示す各工程を説明する。
る。 第１実施例 図１は、本発明の第１実施例に係るＭＯＳトランジスタ
の製造方法を、各工程段階毎の半導体装置の断面図とし
て示している。本実施例では、シラン還元法によるＣＶ
Ｄ酸化膜成長方法を用いている。同図に示した半導体装
置は、素子分離領域１２に囲まれたMIS型トランジスタ
のソース・ドレイン領域１８ａ、１８ｂと、これらの少
なくとも一方に連設する拡散配線領域１９とをシリコン
基板１１内に設けた構造である。以下、図１（ａ）〜
（ｃ）に示す各工程を説明する。
【００１９】図１（ａ）に示すように、シリコン基板１
１上にゲート酸化膜１３を形成し、次いで、そのゲート
酸化膜１３上にゲート電極１５を形成する。その後、薄
い酸化膜１６を形成し、この酸化膜１６を透過させ、上
記ゲート電極１５をマスクとして、シリコン基板１１と
逆導電型の不純物イオンを注入する。このイオン注入に
より、シリコン基板１１内にソース・ドレイン拡散層領
域１８ａ、１８ｂ及び拡散配線領域１９が形成される。
１上にゲート酸化膜１３を形成し、次いで、そのゲート
酸化膜１３上にゲート電極１５を形成する。その後、薄
い酸化膜１６を形成し、この酸化膜１６を透過させ、上
記ゲート電極１５をマスクとして、シリコン基板１１と
逆導電型の不純物イオンを注入する。このイオン注入に
より、シリコン基板１１内にソース・ドレイン拡散層領
域１８ａ、１８ｂ及び拡散配線領域１９が形成される。
【００２０】次に、図１（ｂ）に示すように、ＣＶＤ成
長法を用いて酸化膜２０ｂを形成する。この工程で用い
られる主なソースガスは、ＳiＨ4を１２０sccmの流量
で、Ｎ2Ｏを１２００sccmの流量で夫々供給し、全圧力
を約１Ｔｏｒｒとする。ここで、酸化膜２０ｂ成長時の
基板温度は、ＳiＯ2のガラス化温度である７００℃以上
に設定する。このように設定できることで、ガラス化温
度である７００℃以上の熱処理を酸化膜成長工程後に追
加する必要がなくなり、ステップカバレッジの低下を防
ぐことができる。次いで、図１（ｃ）に示すように、絶
縁膜２０ｂをエッチバックしてゲート電極の側壁のみに
酸化膜２０ｂを残存させてサイドウオールを形成する。
長法を用いて酸化膜２０ｂを形成する。この工程で用い
られる主なソースガスは、ＳiＨ4を１２０sccmの流量
で、Ｎ2Ｏを１２００sccmの流量で夫々供給し、全圧力
を約１Ｔｏｒｒとする。ここで、酸化膜２０ｂ成長時の
基板温度は、ＳiＯ2のガラス化温度である７００℃以上
に設定する。このように設定できることで、ガラス化温
度である７００℃以上の熱処理を酸化膜成長工程後に追
加する必要がなくなり、ステップカバレッジの低下を防
ぐことができる。次いで、図１（ｃ）に示すように、絶
縁膜２０ｂをエッチバックしてゲート電極の側壁のみに
酸化膜２０ｂを残存させてサイドウオールを形成する。
【００２１】図２は、一般的な酸化膜の密度のアニール
温度依存性を示す。同図から容易に理解できるように、
酸化膜の密度はアニール温度が約８００℃以上で飽和
し、この時の密度は約２．２ｇ／ｃｍ3である。従っ
て、上記ＣＶＤ膜成長時の基板温度として、約８００℃
以上を採用することが好ましい。
温度依存性を示す。同図から容易に理解できるように、
酸化膜の密度はアニール温度が約８００℃以上で飽和
し、この時の密度は約２．２ｇ／ｃｍ3である。従っ
て、上記ＣＶＤ膜成長時の基板温度として、約８００℃
以上を採用することが好ましい。
【００２２】図３は、一般的な酸化膜のエッチングレー
トの熱処理時間依存性を示す。同図の曲線５及び曲線６
に見るごとく、熱処理温度が８００℃以上であれば、約
１０分以上の熱処理を行なうと、熱酸化膜と同等のエッ
チングレートが得られることから、十分なエッチング耐
性が得られることがわかる。このことからも、ＣＶＤ膜
成長時の基板温度として、約８００℃以上を採用するこ
とが好ましい。
トの熱処理時間依存性を示す。同図の曲線５及び曲線６
に見るごとく、熱処理温度が８００℃以上であれば、約
１０分以上の熱処理を行なうと、熱酸化膜と同等のエッ
チングレートが得られることから、十分なエッチング耐
性が得られることがわかる。このことからも、ＣＶＤ膜
成長時の基板温度として、約８００℃以上を採用するこ
とが好ましい。
【００２３】第２実施例 図４は、本発明の第２実施例に係るＭＯＳトランジスタ
の製造方法を示す半導体装置の工程段階毎の断面図を示
す。本実施例では、ソースガスとしてテトラエトキシシ
ランを使用するＣＶＤ酸化膜成長方法を用いる。テトラ
エトキシシランを用いる本実施例は、シランガスを用い
た第１実施例よりもＣＶＤ成長膜の均一性に優れ、更
に、成長速度が速いことから高スループットを得ること
ができる。
の製造方法を示す半導体装置の工程段階毎の断面図を示
す。本実施例では、ソースガスとしてテトラエトキシシ
ランを使用するＣＶＤ酸化膜成長方法を用いる。テトラ
エトキシシランを用いる本実施例は、シランガスを用い
た第１実施例よりもＣＶＤ成長膜の均一性に優れ、更
に、成長速度が速いことから高スループットを得ること
ができる。
【００２４】図４に示す半導体装置は、素子分離領域１
２に囲まれたMIS型トランジスタのソース・ドレイン領
域１８ａ、１８ｂと、これらの少なくとも一方に連設す
る拡散配線領域１９とをシリコン基板１１内に設けた構
造を有する。
２に囲まれたMIS型トランジスタのソース・ドレイン領
域１８ａ、１８ｂと、これらの少なくとも一方に連設す
る拡散配線領域１９とをシリコン基板１１内に設けた構
造を有する。
【００２５】まず、図４（ａ）に示すように、シリコン
基板１１上にゲート酸化膜１３を形成し、次いで、その
ゲート酸化膜１３上にゲート電極１５を形成する。その
後、薄い酸化膜１６を形成し、ゲート電極１５をマスク
として、酸化膜１６を透過させてシリコン基板１１のソ
ース・ドレイン領域１８ａ、１８ｂ及び拡散配線領域１
９にシリコン基板１１と逆導電型の不純物をイオン注入
する。
基板１１上にゲート酸化膜１３を形成し、次いで、その
ゲート酸化膜１３上にゲート電極１５を形成する。その
後、薄い酸化膜１６を形成し、ゲート電極１５をマスク
として、酸化膜１６を透過させてシリコン基板１１のソ
ース・ドレイン領域１８ａ、１８ｂ及び拡散配線領域１
９にシリコン基板１１と逆導電型の不純物をイオン注入
する。
【００２６】次に、図４（ｂ）に示すように、テトラエ
トキシシランの熱分解によるＣＶＤ成長法を用いて酸化
膜２０ｂを形成する。この工程で用いられる主なソース
ガスは、テトラエトキシシランを約４０sccm、希釈ガス
のＮ2を約４slmの流量で供給し、全圧力を約０．５Ｔｏ
ｒｒとする。この際、酸化膜成長時の基板温度を、Ｓi
Ｏ2のガラス化温度である７００℃以上に設定する。こ
のように設定できることで、ガラス化温度が７００℃以
上の熱処理を、この酸化膜成長工程後に追加する必要が
なくなり、ステップカバレッジの低下を防ぐことができ
る。
トキシシランの熱分解によるＣＶＤ成長法を用いて酸化
膜２０ｂを形成する。この工程で用いられる主なソース
ガスは、テトラエトキシシランを約４０sccm、希釈ガス
のＮ2を約４slmの流量で供給し、全圧力を約０．５Ｔｏ
ｒｒとする。この際、酸化膜成長時の基板温度を、Ｓi
Ｏ2のガラス化温度である７００℃以上に設定する。こ
のように設定できることで、ガラス化温度が７００℃以
上の熱処理を、この酸化膜成長工程後に追加する必要が
なくなり、ステップカバレッジの低下を防ぐことができ
る。
【００２７】なお、上記第２実施例の熱分解法では、成
長速度が第１実施例の場合よりも速いことから、７００
℃程度でも十分な成長速度が得られる。すなわち、本実
施例の製造方法によれば、シラン還元法を用いた第１実
施例の製造方法よりも、酸化膜成長持の基板温度を低温
化させることが出来る。次いで、図４（ｃ）に示すよう
に、前記絶縁膜２０ｂをエッチバックしてゲート電極の
側壁のみに酸化膜を残存させてサイドウオール２０ｂを
形成する。
長速度が第１実施例の場合よりも速いことから、７００
℃程度でも十分な成長速度が得られる。すなわち、本実
施例の製造方法によれば、シラン還元法を用いた第１実
施例の製造方法よりも、酸化膜成長持の基板温度を低温
化させることが出来る。次いで、図４（ｃ）に示すよう
に、前記絶縁膜２０ｂをエッチバックしてゲート電極の
側壁のみに酸化膜を残存させてサイドウオール２０ｂを
形成する。
【００２８】上記各実施例の半導体装置の製造方法で
は、ＣＶＤ膜成長時の基板温度をガラス化温度以上の７
００℃以上に設定する構成を採用する。かかる構成によ
り、酸化膜の密度を大きくすることができ、酸化膜のエ
ッチング耐性を確保すると共に、酸化膜分子のマイグレ
ーションを活性化し、ステップカバレッジを改善する。
かかるステップカバレッジの改善は、サイドウォールの
幅の均一性の向上につながり、トランジスタの寄生抵抗
を均一にし、オン電流のばらつきを少なくすることがで
きる。
は、ＣＶＤ膜成長時の基板温度をガラス化温度以上の７
００℃以上に設定する構成を採用する。かかる構成によ
り、酸化膜の密度を大きくすることができ、酸化膜のエ
ッチング耐性を確保すると共に、酸化膜分子のマイグレ
ーションを活性化し、ステップカバレッジを改善する。
かかるステップカバレッジの改善は、サイドウォールの
幅の均一性の向上につながり、トランジスタの寄生抵抗
を均一にし、オン電流のばらつきを少なくすることがで
きる。
【００２９】テトラエトキシシランをソースガスとして
使用すれば、更に均一性を向上させることができると共
に、成長速度が速いことから高スループットを達成させ
ることができる。
使用すれば、更に均一性を向上させることができると共
に、成長速度が速いことから高スループットを達成させ
ることができる。
【００３０】図５は、本発明の製造方法で得られた半導
体装置の一例におけるトランジスタのオン電流のゲート
長依存性を、従来方法により得られた半導体装置と対比
して示す。本発明方法で得られた半導体装置では、均一
性に優れた酸化膜を形成できることから、同図から理解
できるように、トランジスタのオン電流特性のバラツキ
を従来方法で製造された半導体装置に比して格段に低減
させることができる。
体装置の一例におけるトランジスタのオン電流のゲート
長依存性を、従来方法により得られた半導体装置と対比
して示す。本発明方法で得られた半導体装置では、均一
性に優れた酸化膜を形成できることから、同図から理解
できるように、トランジスタのオン電流特性のバラツキ
を従来方法で製造された半導体装置に比して格段に低減
させることができる。
【００３１】上記各実施例の記述は、例示を目的として
なされたものであり、上記実施例の構成から種々の修正
及び変更を施した半導体装置の製造方法も本発明の半導
体装置の製造方法に含まれる。
なされたものであり、上記実施例の構成から種々の修正
及び変更を施した半導体装置の製造方法も本発明の半導
体装置の製造方法に含まれる。
【００３２】
【発明の効果】以上、説明したように、本発明方法によ
ると、特別の熱処理工程を追加することなくエッチング
耐性に優れた酸化膜を形成でき、トランジスタの特性の
ばらつきが小さく、且つ、信頼性が高い半導体装置を製
造することが出来る。
ると、特別の熱処理工程を追加することなくエッチング
耐性に優れた酸化膜を形成でき、トランジスタの特性の
ばらつきが小さく、且つ、信頼性が高い半導体装置を製
造することが出来る。
【図１】（ａ）〜（ｃ）は夫々、本発明の第１実施例に
係る半導体装置の製造方法を示す、半導体装置の工程段
階毎の断面図。
係る半導体装置の製造方法を示す、半導体装置の工程段
階毎の断面図。
【図２】酸化膜の密度のアニール温度依存性を示す図。
【図３】酸化膜エッチンググレートの温度依存特性を示
す図。
す図。
【図４】（ａ）〜（ｃ）は夫々、本発明の第２実施例に
係る半導体装置の製造方法を示す、半導体装置の工程段
階毎の断面図。
係る半導体装置の製造方法を示す、半導体装置の工程段
階毎の断面図。
【図５】トランジスタのオン電流のゲート長依存性を示
す図。
す図。
【図６】 （ａ）〜（ｅ）は夫々、従来技術
の半導体装置の製造方法を示す、半導体装置の工程段階
毎の断面図。
の半導体装置の製造方法を示す、半導体装置の工程段階
毎の断面図。
１１ シリコン基板 １２ フィールド酸化膜 １３ ゲート酸化膜 １５ ゲート電極 １６ 薄い酸化膜 １８ａ、１８ｂ ソース・ドレイン領域 １９ 拡散配線領域 ２０ａ、２０ｂ シリコン酸化膜 ２１ 自然酸化膜 ２２ チタンシリサイド膜（導体膜） ２３ ＳiＨ4＋Ｎ2Ｏガス ２４ テトラエトキシシラン＋Ｎ2ガス
Claims (3)
- 【請求項１】 ＭＩＳ型トランジスタのソース・ドレイ
ン領域及びこれらの少なくとも一方に連設する拡散配線
領域をシリコン基板内に設けた半導体装置を製造する方
法において、（ａ） シリコン基板上にゲート絶縁膜及
びゲート電極を形成する工程と、（ｂ） 上記シリコン
基板上の全面に気相成長法により、基板温度７００℃以
上の温度を用いてシリコン酸化膜を堆積させる工程と、
（ｃ）上記シリコン酸化膜をエッチバックして前記ゲー
ト電極の側部に残存させてサイドウオールを形成する工
程と、（ｄ） 前記ゲート電極及びソース・ドレイン領
域上に導体膜を自己整合的に選択形成する工程とをこの
順に具備したことを特徴とする半導体の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、前記工程（ｂ）における気相成長法がシラン
ガスを用いるシラン還元法であり、前記基板温度を約８
００℃以上とすることを特徴とする半導体の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、前記工程（ｂ）における気相成長法が、テト
ラエトキシシランガスを用いる熱分解法であり、前記基
板温度を約８００℃以下とすることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327199A JP2880892B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327199A JP2880892B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183511A JPH07183511A (ja) | 1995-07-21 |
| JP2880892B2 true JP2880892B2 (ja) | 1999-04-12 |
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ID=18196427
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327199A Expired - Fee Related JP2880892B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
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| Country | Link |
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| JP (1) | JP2880892B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4585464B2 (ja) * | 1998-12-24 | 2010-11-24 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4140548A (en) * | 1978-05-19 | 1979-02-20 | Maruman Integrated Circuits Inc. | MOS Semiconductor process utilizing a two-layer oxide forming technique |
| JPH04199629A (ja) * | 1990-11-29 | 1992-07-20 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1993
- 1993-12-24 JP JP5327199A patent/JP2880892B2/ja not_active Expired - Fee Related
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|---|---|
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