JPH04199629A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04199629A JPH04199629A JP33170890A JP33170890A JPH04199629A JP H04199629 A JPH04199629 A JP H04199629A JP 33170890 A JP33170890 A JP 33170890A JP 33170890 A JP33170890 A JP 33170890A JP H04199629 A JPH04199629 A JP H04199629A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体装置の製造方法に関する。特に、ＭＯ
ＳＦＥＴからなる高付加価値ＬＳＩの高信頼性化におい
て優れる。
ＳＦＥＴからなる高付加価値ＬＳＩの高信頼性化におい
て優れる。
［従来の技術］
従来、ＭＯＳＦＥＴのゲート電極を形成する場合、ゲー
ト電極をフォトエツチングバターニング後、ゲート薄１
ｉ Ｓ ｉ Ｏ□の回復を目的として、ゲート電極及び
ゲート電極端領域を熱酸化処理していた。
ト電極をフォトエツチングバターニング後、ゲート薄１
ｉ Ｓ ｉ Ｏ□の回復を目的として、ゲート電極及び
ゲート電極端領域を熱酸化処理していた。
しかしながら、ゲート電極を熱酸化した場合、ゲート電
極の金属（例えば、Ｗ、Ｍｏ、Ｔｉ、など）は、酸化の
初期に、微量ではあるが、蒸発または膜はがれが発生し
、該金属がゲート電極近くのＡｃｔｉｖｅ（ｌ域やＡｃ
ｔｉｖｅ領域と素子分離領域の境界に進入し、Ｓｉ基板
中に進入した該金属を核として、結晶欠陥が成長する。
極の金属（例えば、Ｗ、Ｍｏ、Ｔｉ、など）は、酸化の
初期に、微量ではあるが、蒸発または膜はがれが発生し
、該金属がゲート電極近くのＡｃｔｉｖｅ（ｌ域やＡｃ
ｔｉｖｅ領域と素子分離領域の境界に進入し、Ｓｉ基板
中に進入した該金属を核として、結晶欠陥が成長する。
このため、従来技術により製造したＬＳＩは、結晶欠陥
に起因する接合リークが太き（歩留りも低く、信頼性も
良くないという欠点を有する０本発明は、従来の欠点を
回避し、上記結晶欠陥のない高信頼性ＬＳＩの提供を目
的とする。
に起因する接合リークが太き（歩留りも低く、信頼性も
良くないという欠点を有する０本発明は、従来の欠点を
回避し、上記結晶欠陥のない高信頼性ＬＳＩの提供を目
的とする。
［課題を解決するための手段］
本発明は、かかる従来の欠点を回避するため、ゲート電
極配線をフォト・エッチングによりパターニング処理後
、８００″Ｃ以下の低温ＣＶＤ法（例えば熱ＣＶＤ、光
ＣＶＤ、プラズマＣＶＤなと）により絶縁膜を形成し、
その後に８００″Ｃ以上の高温でアニールまたは酸化す
ることを特徴としている６本発明では、絶縁膜がバリア
となり、高温熱処理や熱酸化膜形成時にゲート電極の金
属が蒸発したり膜はがれが発生したりすることはない。
極配線をフォト・エッチングによりパターニング処理後
、８００″Ｃ以下の低温ＣＶＤ法（例えば熱ＣＶＤ、光
ＣＶＤ、プラズマＣＶＤなと）により絶縁膜を形成し、
その後に８００″Ｃ以上の高温でアニールまたは酸化す
ることを特徴としている６本発明では、絶縁膜がバリア
となり、高温熱処理や熱酸化膜形成時にゲート電極の金
属が蒸発したり膜はがれが発生したりすることはない。
［実 施 例］
以下実施例を用いて本発明の詳細な説明する。
第１〜３図は、本発明による半導体装置の製造工程断面
図を示す、第１図において、ＬＳＩ製造途中工程である
、Ｓｉ基板ｌ上に素子弁１１！１ｉｉＪｉ域Ｓｉ０．２
で分離されたＡｃｔｉｖｅ４Ｎ域にゲート絶縁膜ＳｉＯ
＊３と多結晶Ｓｉ４とＭ ｏ Ｓ ｉ２５とからなるゲ
ート電極が形成されている。多結晶ＳｉとＭｏＳｉｘは
スパッタまたはＣＶＤで形成され、ゲート電極（４，５
）がフォト・エッチングによりパターニングされている
。第２図において、４００ ’Ｃの低温ＣＶＤにより５
ｉＯｚ薄膜６を約２００人蓄積している。この時、ＣＶ
Ｄ温度が８００℃以下であれば、ＭｏＳ ｉ□のＭ○蒸
発や膜はがれは発生しない。第３図において、８５０℃
Ｗｅｔ酸化を行なっている。この時ＣＶＤ５ｉＯ□６が
バリアとなりＭＯが８１基板１に侵入することは無い。
図を示す、第１図において、ＬＳＩ製造途中工程である
、Ｓｉ基板ｌ上に素子弁１１！１ｉｉＪｉ域Ｓｉ０．２
で分離されたＡｃｔｉｖｅ４Ｎ域にゲート絶縁膜ＳｉＯ
＊３と多結晶Ｓｉ４とＭ ｏ Ｓ ｉ２５とからなるゲ
ート電極が形成されている。多結晶ＳｉとＭｏＳｉｘは
スパッタまたはＣＶＤで形成され、ゲート電極（４，５
）がフォト・エッチングによりパターニングされている
。第２図において、４００ ’Ｃの低温ＣＶＤにより５
ｉＯｚ薄膜６を約２００人蓄積している。この時、ＣＶ
Ｄ温度が８００℃以下であれば、ＭｏＳ ｉ□のＭ○蒸
発や膜はがれは発生しない。第３図において、８５０℃
Ｗｅｔ酸化を行なっている。この時ＣＶＤ５ｉＯ□６が
バリアとなりＭＯが８１基板１に侵入することは無い。
また、ＭｏＳｉ□５及び多結晶Ｓｉ４は酸化され、ゲー
ト絶縁膜の周囲は熱酸化膜７で覆われる６本発明では、
この後、通常のＬＳＩ製造工程に従い、全面を５ ｉ
０２エツチング処理し、ゲート電極のサイドワールを形
成後、ソース・ドレインをイオン注入により形成する。
ト絶縁膜の周囲は熱酸化膜７で覆われる６本発明では、
この後、通常のＬＳＩ製造工程に従い、全面を５ ｉ
０２エツチング処理し、ゲート電極のサイドワールを形
成後、ソース・ドレインをイオン注入により形成する。
本実施例では、ゲート電極構造に、Ｍｏ５ｉｚと多結晶
Ｓ１からなるＭｏ ｐｏｌｙｃｊｃｌｅについて述べ
た。しかしながら、Ｗ、Ｔｉ、Ｔａなどの高融点金属や
そのシリサイド（このシリサイドはストイキオメトリで
ある必要はない）から構成されたゲート電極構造でも同
じく本発明が適用できる。また、第３図で用いたＷｅｔ
酸化をＤｒｙ酸化に代＾ても問題はない。
Ｓ１からなるＭｏ ｐｏｌｙｃｊｃｌｅについて述べ
た。しかしながら、Ｗ、Ｔｉ、Ｔａなどの高融点金属や
そのシリサイド（このシリサイドはストイキオメトリで
ある必要はない）から構成されたゲート電極構造でも同
じく本発明が適用できる。また、第３図で用いたＷｅｔ
酸化をＤｒｙ酸化に代＾ても問題はない。
本発明では、ＣＶＤ ５ｉＯ２薄Ｍ６がバリアとなり
、高温熱処理をしても、ゲート電極の材料である金属が
３１基板に侵入することがない、また、ゲート電極は、
熱酸化膜７で覆われる。このため高信頼化されたゲート
絶縁膜を有し、かつ、結晶欠陥のないＩＣ製造が可能に
なる。
、高温熱処理をしても、ゲート電極の材料である金属が
３１基板に侵入することがない、また、ゲート電極は、
熱酸化膜７で覆われる。このため高信頼化されたゲート
絶縁膜を有し、かつ、結晶欠陥のないＩＣ製造が可能に
なる。
以上説明したように、本発明による半導体装置の製造方
法は、ゲート絶縁膜やＳｉ基板の欠陥に起因する歩留り
低下や信頼性不良の回避を可能にし、高歩留り、高信頼
性ＬＳＩを提供する。
法は、ゲート絶縁膜やＳｉ基板の欠陥に起因する歩留り
低下や信頼性不良の回避を可能にし、高歩留り、高信頼
性ＬＳＩを提供する。
第１図〜第３図は本発明による半導体装置製造方法の工
程断面図である。 ｌ・・・Ｓｉ基板 ２・・・ＳｉＯ□ ３・・・５ｉＯ− ４−ｎ”−ｐｏｌｙ−５ｉ ５ ・ ・ Ｍｏ Ｓ ｌ ２ ６ ・ ・ Ｓ Ｉ Ｏ２ ７・ ・ ・ ＳｉＯ□ 以上 出願人 セイコーエプソン株式会社
程断面図である。 ｌ・・・Ｓｉ基板 ２・・・ＳｉＯ□ ３・・・５ｉＯ− ４−ｎ”−ｐｏｌｙ−５ｉ ５ ・ ・ Ｍｏ Ｓ ｌ ２ ６ ・ ・ Ｓ Ｉ Ｏ２ ７・ ・ ・ ＳｉＯ□ 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 金属または金属シリサイドをゲート電極または配線に持
つ半導体装置の製造方法において、該金属または金属シ
リサイド配線（以後ゲート電極配線と呼ぶ）をフォト・
エッチングによりパターニング処理後、８００℃以下の
低温ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓ
ｉｔｉｏｎ）により絶縁膜を形成後、８００℃以上の高
温でアニールまたは酸化するこを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33170890A JPH04199629A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33170890A JPH04199629A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199629A true JPH04199629A (ja) | 1992-07-20 |
Family
ID=18246702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33170890A Pending JPH04199629A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183511A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-11-29 JP JP33170890A patent/JPH04199629A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183511A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置の製造方法 |
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