JPS59181645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59181645A JPS59181645A JP5598683A JP5598683A JPS59181645A JP S59181645 A JPS59181645 A JP S59181645A JP 5598683 A JP5598683 A JP 5598683A JP 5598683 A JP5598683 A JP 5598683A JP S59181645 A JPS59181645 A JP S59181645A
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- film
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- field oxide
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に２層電極構
造を有する半導体装置の製造方法に係る。
造を有する半導体装置の製造方法に係る。
従来の２層電極構造を有する半導体装置、例えばＭＯ８
ダイナミックＲＡＭの製造方法を第１図（ａ）〜（ｄ）
及び第２図を参照して説明する。
ダイナミックＲＡＭの製造方法を第１図（ａ）〜（ｄ）
及び第２図を参照して説明する。
まず、Ｐ型シリコン基板１の表面に選択酸化法に従い、
フィールド酸化膜２を形成し、フィールド酸化膜２によ
って囲まれた素子領域（第２図中破線で囲まれた領域）
を形成する。次に１、ドライ酸素雰囲気中で熱酸化して
素子領域表面に熱酸化膜３を形成した後、全面に第１の
′電極（キャパシタ電極）材料として多結晶シリコン膜
４を堆積する（第１図（−）図示）。次いで、この多結
晶シリコン膜４をパターニングしてＭＯＳキャハシタの
一方の電極となる第１の電極（キャパシタ電極）５を形
成する（同図（ｂ）図示）。
フィールド酸化膜２を形成し、フィールド酸化膜２によ
って囲まれた素子領域（第２図中破線で囲まれた領域）
を形成する。次に１、ドライ酸素雰囲気中で熱酸化して
素子領域表面に熱酸化膜３を形成した後、全面に第１の
′電極（キャパシタ電極）材料として多結晶シリコン膜
４を堆積する（第１図（−）図示）。次いで、この多結
晶シリコン膜４をパターニングしてＭＯＳキャハシタの
一方の電極となる第１の電極（キャパシタ電極）５を形
成する（同図（ｂ）図示）。
つづいて、全面に層間絶縁膜としてＣＶＤ酸化膜６を堆
積した後、素子領域のＭＯＳ ）ランジスタ形成領域上
の部分を選択的にエツチングする。
積した後、素子領域のＭＯＳ ）ランジスタ形成領域上
の部分を選択的にエツチングする。
このエツチングの際にトランジスタ形成領域上の前記熱
酸化膜３も同時にエツチングされる。
酸化膜３も同時にエツチングされる。
つづいて、露出したトランジスタ形成領域表面に熱酸化
によりダート酸化膜７を形成する（同図（Ｃ）図示）。
によりダート酸化膜７を形成する（同図（Ｃ）図示）。
つづいて、全面に第２の電極（トランスファゲート電極
）材料として例えば高融点金属シリサイド膜を堆積した
後、パターニングして第２の電極（トランスファゲート
電極）８を形成する。つづいて、トランスファゲート電
極８を構成する高融点金属シリサイドを結晶化して低抵
抗化を図るために熱処理を行なう。
）材料として例えば高融点金属シリサイド膜を堆積した
後、パターニングして第２の電極（トランスファゲート
電極）８を形成する。つづいて、トランスファゲート電
極８を構成する高融点金属シリサイドを結晶化して低抵
抗化を図るために熱処理を行なう。
つづいて、このトランスファゲート電極８をマスクとし
てＮ型不純物をイオン注入した後、熱処理してＮ＋型ン
ース、ドレイン領域９． Ｊ ｏｆ影形成る（同図（ｄ
）及び第２図図示。ただし、第２図は平面図であり、第
１図（ｄ）は第２図のＤ−Ｄ線に沿う断面図である）。
てＮ型不純物をイオン注入した後、熱処理してＮ＋型ン
ース、ドレイン領域９． Ｊ ｏｆ影形成る（同図（ｄ
）及び第２図図示。ただし、第２図は平面図であり、第
１図（ｄ）は第２図のＤ−Ｄ線に沿う断面図である）。
つづいて、通常の工程に従い、全面に図示しない絶縁膜
を堆積した後、前記ドレイン領域１θ上にコンタクトホ
ールを開孔し、更に全面にＡｔ膜、を蒸着した後、・母
ターニングして図示しないｋｔ配線（ビット線）を形成
し、ＭＯＳダイナミックＲＡＭを製造する。
を堆積した後、前記ドレイン領域１θ上にコンタクトホ
ールを開孔し、更に全面にＡｔ膜、を蒸着した後、・母
ターニングして図示しないｋｔ配線（ビット線）を形成
し、ＭＯＳダイナミックＲＡＭを製造する。
上述した従来の製造方法の欠点を第１図（Ｃ）及び（ｄ
）の工程におけるフィールド酸化膜２の端部近傍を拡大
して示す第３図（ａ）〜（Ｃ）を参照して説明する。
）の工程におけるフィールド酸化膜２の端部近傍を拡大
して示す第３図（ａ）〜（Ｃ）を参照して説明する。
すなわち、第３図（、）に示す如く、全面に堆積された
多結晶シリコンをパターニングしてキャパシタ電極５を
形成した後、全面に層間絶縁膜としてＣＶＤ酸化膜６を
堆積すると、ＣＶＤ酸化膜６はＭＯＳ ）ランジスタ形
成領域を囲むフィールド酸化膜２の端部上に直接堆積さ
れる。このため、同図（ｂ）に示す如くホトレジスト・
ぐターン１１をマスクとしてＣＶＤ酸化膜６のトランジ
スタ形成領域上の部分を選択的にエツチングすると、フ
ィールド酸化膜２の端部も同時にエツチングされる（同
図（ｂ）中破線で表示）。この結果、素子の寸法変化を
引き起こすとともにフィールド酸化膜２の端部近傍の形
状が急峻となシ、同図（Ｃ）に示す如く、高融点金属シ
リサイド膜をパターニングしてトランスファゲート電極
８を形成し、低抵抗化のために熱処理すると、段切れを
起こしてトランスファダート電極８がオープン不良とな
るという欠点がある。
多結晶シリコンをパターニングしてキャパシタ電極５を
形成した後、全面に層間絶縁膜としてＣＶＤ酸化膜６を
堆積すると、ＣＶＤ酸化膜６はＭＯＳ ）ランジスタ形
成領域を囲むフィールド酸化膜２の端部上に直接堆積さ
れる。このため、同図（ｂ）に示す如くホトレジスト・
ぐターン１１をマスクとしてＣＶＤ酸化膜６のトランジ
スタ形成領域上の部分を選択的にエツチングすると、フ
ィールド酸化膜２の端部も同時にエツチングされる（同
図（ｂ）中破線で表示）。この結果、素子の寸法変化を
引き起こすとともにフィールド酸化膜２の端部近傍の形
状が急峻となシ、同図（Ｃ）に示す如く、高融点金属シ
リサイド膜をパターニングしてトランスファゲート電極
８を形成し、低抵抗化のために熱処理すると、段切れを
起こしてトランスファダート電極８がオープン不良とな
るという欠点がある。
本発明は上記欠点を解消するためになされたものであり
、層間絶縁膜のトランジスタ形成領域上の部分を選択的
にエツチングする際、フィールド酸化膜の膜減りをなく
することによ多素子の寸法変化を抑えるとともに第２の
電極の熱処理時における段差部での段切れを防止し得る
半導体装置の製造方法を提供しようとするものである。
、層間絶縁膜のトランジスタ形成領域上の部分を選択的
にエツチングする際、フィールド酸化膜の膜減りをなく
することによ多素子の寸法変化を抑えるとともに第２の
電極の熱処理時における段差部での段切れを防止し得る
半導体装置の製造方法を提供しようとするものである。
本発明の半導体装置の製造方法は一部が素子領域の一部
上に絶縁膜を介して位置し、他の部分がフィールド酸化
膜の一部上に延在する第１の電極（例えばキャパシタ電
極）を形成した後、全面に酸化膜に対して選択エツチン
グ性を有する絶縁性被膜（例えばシリコン窒化＠）及び
酸化膜を順次堆積し、少なくとも素子領域のうち例えば
トランジスタ形成領域上の酸化膜及び被膜の一部を順次
選択的にエツチングし、更に一部が前記トランジスタ形
成領域の一部上に絶縁膜を介して位置し、他の部分が前
記酸化膜上に延在する第２の電極（例えばトランスファ
ゲート電極）を形成することを骨子とするものである。
上に絶縁膜を介して位置し、他の部分がフィールド酸化
膜の一部上に延在する第１の電極（例えばキャパシタ電
極）を形成した後、全面に酸化膜に対して選択エツチン
グ性を有する絶縁性被膜（例えばシリコン窒化＠）及び
酸化膜を順次堆積し、少なくとも素子領域のうち例えば
トランジスタ形成領域上の酸化膜及び被膜の一部を順次
選択的にエツチングし、更に一部が前記トランジスタ形
成領域の一部上に絶縁膜を介して位置し、他の部分が前
記酸化膜上に延在する第２の電極（例えばトランスファ
ゲート電極）を形成することを骨子とするものである。
こうした方法によれば、層間絶縁膜を構成する酸化膜と
絶縁性被膜の一部を選択的にエッチングして例えばトラ
ンジスタ形成領域を露出させる場合、酸化膜をエツチン
グする際にはこの酸化膜の下には被膜（例えばシリコン
窒化膜）が存在スるので、フィールド酸化膜は保護され
ており、その端部が工、ｙチングされることはない。ま
た、被膜をエツチングする際には酸化膜がエツチングさ
れないような工、ツチング方法を用いることができるの
で、フィールド酸化膜の膜減りは生じない。したがって
、素子の寸法変化あるいは第２の電極の段切れを防止す
ることができる。
絶縁性被膜の一部を選択的にエッチングして例えばトラ
ンジスタ形成領域を露出させる場合、酸化膜をエツチン
グする際にはこの酸化膜の下には被膜（例えばシリコン
窒化膜）が存在スるので、フィールド酸化膜は保護され
ており、その端部が工、ｙチングされることはない。ま
た、被膜をエツチングする際には酸化膜がエツチングさ
れないような工、ツチング方法を用いることができるの
で、フィールド酸化膜の膜減りは生じない。したがって
、素子の寸法変化あるいは第２の電極の段切れを防止す
ることができる。
以下、本発明方法をＭＯＳダイナミックｒ（ＡＭの製造
に適用した実施例を第４図（ａ）〜（ｅ）′ｆ、参照し
て説明する。
に適用した実施例を第４図（ａ）〜（ｅ）′ｆ、参照し
て説明する。
まず、Ｐ型シリコン基板２１の素子領域表面に図示しな
いバッファ酸化膜パターン及びシリコン窒化膜ノぐター
ンを積層して形成した後、このシリコン窒化ＦＡハター
ンをマスクとして素子領域以外の基板２１ｓ分をエツチ
ングし、更にこのエツチング領域にチャネルカ、ット用
のぎロンをドーピングした。次に、前記シリコン窒化膜
／ｅターンを耐酸化性マスクとして選択酸化を行々い、
フィールド酸化膜２２を形成した。つづいて、前記シリ
コン窒化膜Ａ’ターン及び・々、ツファ酸化膜パターン
を順次除去した後、熱酸化を行ない基板２１の素子領域
表面に厚さ約３００久の熱酸化膜２３を形成した。つづ
いて、ＣＶＤ法により全面に第１の電極（キヤ・ぐシタ
電極）材料として厚さ約４０００Ｘの多結晶シリコン膜
を堆積し、低抵抗化のために不純物をドーピングした後
、写真蝕刻法により・ぐターニングを行ない、一部が基
板２１の素子領域の一部上に前記熱酸化膜２３を介して
位置し、他の部分が前記フィールド酸化膜２２の一部上
に延在する第１の電極（キャパシタ電極）２４を形成し
た（第４図（ａ）図示）。
いバッファ酸化膜パターン及びシリコン窒化膜ノぐター
ンを積層して形成した後、このシリコン窒化ＦＡハター
ンをマスクとして素子領域以外の基板２１ｓ分をエツチ
ングし、更にこのエツチング領域にチャネルカ、ット用
のぎロンをドーピングした。次に、前記シリコン窒化膜
／ｅターンを耐酸化性マスクとして選択酸化を行々い、
フィールド酸化膜２２を形成した。つづいて、前記シリ
コン窒化膜Ａ’ターン及び・々、ツファ酸化膜パターン
を順次除去した後、熱酸化を行ない基板２１の素子領域
表面に厚さ約３００久の熱酸化膜２３を形成した。つづ
いて、ＣＶＤ法により全面に第１の電極（キヤ・ぐシタ
電極）材料として厚さ約４０００Ｘの多結晶シリコン膜
を堆積し、低抵抗化のために不純物をドーピングした後
、写真蝕刻法により・ぐターニングを行ない、一部が基
板２１の素子領域の一部上に前記熱酸化膜２３を介して
位置し、他の部分が前記フィールド酸化膜２２の一部上
に延在する第１の電極（キャパシタ電極）２４を形成し
た（第４図（ａ）図示）。
次いで、低圧ＣＶＤ法により全面に厚さ５００＾のシリ
コン窒化膜２５を堆積し、更にＣＶＤ法により全面に厚
さ３０００ＸのＣＶＤ 酸化膜２６を堆積した（同図（
ｂ）図示）。
コン窒化膜２５を堆積し、更にＣＶＤ法により全面に厚
さ３０００ＸのＣＶＤ 酸化膜２６を堆積した（同図（
ｂ）図示）。
次いで、前記ＣＶＤ酸化膜２６上にＭＯＳトランジスタ
形成領域以外を覆うホトレジスト・ぐターン２７を形成
した後、このホトレジストパターン２７をマスクとして
弗化アンモニウム溶液によシ前記ＣＶＤ酸化膜２６のＭ
ＯＳ ）ランジスタ形成領域上及びその周囲のフィール
ド酸化膜２２の端部上の部分を選択的にエツチングした
（同図（ｃ）図示）。
形成領域以外を覆うホトレジスト・ぐターン２７を形成
した後、このホトレジストパターン２７をマスクとして
弗化アンモニウム溶液によシ前記ＣＶＤ酸化膜２６のＭ
ＯＳ ）ランジスタ形成領域上及びその周囲のフィール
ド酸化膜２２の端部上の部分を選択的にエツチングした
（同図（ｃ）図示）。
次いで、露出したシリコン窒化膜２５のトランジスタ形
成領域上及びその周囲のフィールド酸化膜２２の端部上
の部分をプラズマエツチング法により選択的にエツチン
グした。つづいて、トランジスタ形成領域上の前記熱酸
化膜２３をエツチング除去し、前記ホトレジストパター
ン２７を除去した後、熱酸化を行ないトランジスタ形成
領域の基板２１表面に厚さ約４００Ｘのダート酸化膜２
８を形成した（同図（ｄ）図示）。
成領域上及びその周囲のフィールド酸化膜２２の端部上
の部分をプラズマエツチング法により選択的にエツチン
グした。つづいて、トランジスタ形成領域上の前記熱酸
化膜２３をエツチング除去し、前記ホトレジストパター
ン２７を除去した後、熱酸化を行ないトランジスタ形成
領域の基板２１表面に厚さ約４００Ｘのダート酸化膜２
８を形成した（同図（ｄ）図示）。
次いで、全面に第２の電極（トランスファデート電極）
材料として厚さ約３０００Ｘのモリブデンシリサイド膜
を堆積した後、パターニングして一部がトランジスタ形
成領域の一部上に前記ダート酸化膜２８を介して位置し
、他の部分が前記ＣＶＤ酸化膜２６上に延在する第２の
電極（トランスファゲート電極）２９を形成した。
材料として厚さ約３０００Ｘのモリブデンシリサイド膜
を堆積した後、パターニングして一部がトランジスタ形
成領域の一部上に前記ダート酸化膜２８を介して位置し
、他の部分が前記ＣＶＤ酸化膜２６上に延在する第２の
電極（トランスファゲート電極）２９を形成した。
つづいて、モリブデンシリサイドからなるトランスファ
ゲート電極２９を結晶化して低抵抗化を図るために熱処
理を行なった（同図（ｅ＞図示）。
ゲート電極２９を結晶化して低抵抗化を図るために熱処
理を行なった（同図（ｅ＞図示）。
次いで、周知の方法によシトランスファゲート電極２９
をマスクとして砒素をイオン注入してＮ＋型ソース、ド
レイン領域を形成した。以上の工程を終えた段階の平面
図は既述した第２図と同様である。
をマスクとして砒素をイオン注入してＮ＋型ソース、ド
レイン領域を形成した。以上の工程を終えた段階の平面
図は既述した第２図と同様である。
次いで、全面に図示しないＣＶＤ酸化膜を堆積した後、
前記Ｎ＋型ドレイン領域上でコンタクトホールを開孔し
、更に全面にＡｔ膜全全蒸着た後、パターニングして図
示しないＡｔ配線（ビット線）を形成しＭＯＳダイナミ
ックＲＡＭ ｋ Ｈ造した。
前記Ｎ＋型ドレイン領域上でコンタクトホールを開孔し
、更に全面にＡｔ膜全全蒸着た後、パターニングして図
示しないＡｔ配線（ビット線）を形成しＭＯＳダイナミ
ックＲＡＭ ｋ Ｈ造した。
しかして上記方法によれば、第４図（Ｃ）＝示の工程で
ＭＯＳトランジスタ形成領域上のＣＶＤ ｉ化ｍ２６ｆ
：弗化アンモニウム溶液でエツチングする際、その下に
シリコン窒化膜２５が存在するのでフィールド酸化膜２
２の端部がエツチングされることはない。また、シリコ
ン窒化膜２５をエツチングする際にはプラズマエツチン
グ法を用いるのでフィールド酸化膜２２の端部がエツチ
ングされることはない。したがって、素子の寸法が設剖
通りとならずに変化するのを防止することができ、安定
な素子特性を得ることができる。また、フィールド酸化
膜２２の端部の形状が急峻とならないので、トランスフ
ァゲート電極２９をオλ成するモリブデンシリザイＦカ
どの高融点金属硅化物を結晶化して低抵抗化するだめの
熱処理を行なった場合でも段切れを防止することができ
る。
ＭＯＳトランジスタ形成領域上のＣＶＤ ｉ化ｍ２６ｆ
：弗化アンモニウム溶液でエツチングする際、その下に
シリコン窒化膜２５が存在するのでフィールド酸化膜２
２の端部がエツチングされることはない。また、シリコ
ン窒化膜２５をエツチングする際にはプラズマエツチン
グ法を用いるのでフィールド酸化膜２２の端部がエツチ
ングされることはない。したがって、素子の寸法が設剖
通りとならずに変化するのを防止することができ、安定
な素子特性を得ることができる。また、フィールド酸化
膜２２の端部の形状が急峻とならないので、トランスフ
ァゲート電極２９をオλ成するモリブデンシリザイＦカ
どの高融点金属硅化物を結晶化して低抵抗化するだめの
熱処理を行なった場合でも段切れを防止することができ
る。
なお、上記実施例では酸化膜に対して選択エツチング性
を有する絶縁性被膜として低圧ＣＶＤ法により形成され
たシリコン窒化膜を用いたが、これに限らず直接窒化法
、プラズマＣＶＤ法あるいはＰＶＤ法により形成される
シリコン窒化膜を用いてもよい。直接窒化法の場合は例
えば１０００℃の炉中にアンモニアガスを例えば２００
ＣＱ／ｍｉｎの流量で流し、ＲＦ電源によりプラズマ
を励起することによりシリコン窒化膜を得ることができ
る。また、プラズマＣｖＤ法では例えば３００℃でアン
モニアガスとシランガスとをプラズマにより反応させる
ことによってシリコン窒化膜を得ることができる。
を有する絶縁性被膜として低圧ＣＶＤ法により形成され
たシリコン窒化膜を用いたが、これに限らず直接窒化法
、プラズマＣＶＤ法あるいはＰＶＤ法により形成される
シリコン窒化膜を用いてもよい。直接窒化法の場合は例
えば１０００℃の炉中にアンモニアガスを例えば２００
ＣＱ／ｍｉｎの流量で流し、ＲＦ電源によりプラズマ
を励起することによりシリコン窒化膜を得ることができ
る。また、プラズマＣｖＤ法では例えば３００℃でアン
モニアガスとシランガスとをプラズマにより反応させる
ことによってシリコン窒化膜を得ることができる。
また、シリコン窒化膜のエツチング方法はプラズマエツ
チングに限らず例えば熱燐酸でもよい０ また、層間絶縁膜として例えばシリコン窒化膜のみを用
いることも考えられるが、この場合は容量が大きくなり
すぎるので高速化の点で問題が生じる。
チングに限らず例えば熱燐酸でもよい０ また、層間絶縁膜として例えばシリコン窒化膜のみを用
いることも考えられるが、この場合は容量が大きくなり
すぎるので高速化の点で問題が生じる。
更に、上記実施例ではＭＯＳダイナミックＲＡＭについ
て説明しだが、これに限らず２層電極構造を有する他の
半導体装置にも同様に適用することができる。
て説明しだが、これに限らず２層電極構造を有する他の
半導体装置にも同様に適用することができる。
以上詳述した如く、本発明の半導体装置の製造方法によ
れは、・ぞターン変換差が少なく、゛まだ、２層目の電
極の段切れが生じず、信頼性の向上及び高密度化を図る
ことができる等顕著な効果を奏するものである。
れは、・ぞターン変換差が少なく、゛まだ、２層目の電
極の段切れが生じず、信頼性の向上及び高密度化を図る
ことができる等顕著な効果を奏するものである。
第１図（ａ）〜（ｄ）は従来のＭＯＳダイナミックＲＡ
Ｍの製造方法を示す断面図、第２図は第１図（ｄ）の平
面図、第３図（ａ）〜（ｃ）は従来の製造方法の欠点を
説明するだめの断面図、第４図（、）〜（ｅ）は本発明
の実施例におけるＭＯＳダイナミックＲＡＭの製造方法
を示す断面図である。 ２１・ＰＭ’／Ｉ）１ン基板、２２・・・フィールド酸
化膜、２３・・・熱酸化膜、２４・・・キャパシタ電極
（第１の電極）、２５・・・シリコン窒化膜、２６・・
・ＣＶＤ酸化膜、２７・・パホトレノストパターン、２
８・・・クー ） 酸化膜２９・・・トランスファゲ−
ト電極。 −２ご 侶
Ｍの製造方法を示す断面図、第２図は第１図（ｄ）の平
面図、第３図（ａ）〜（ｃ）は従来の製造方法の欠点を
説明するだめの断面図、第４図（、）〜（ｅ）は本発明
の実施例におけるＭＯＳダイナミックＲＡＭの製造方法
を示す断面図である。 ２１・ＰＭ’／Ｉ）１ン基板、２２・・・フィールド酸
化膜、２３・・・熱酸化膜、２４・・・キャパシタ電極
（第１の電極）、２５・・・シリコン窒化膜、２６・・
・ＣＶＤ酸化膜、２７・・パホトレノストパターン、２
８・・・クー ） 酸化膜２９・・・トランスファゲ−
ト電極。 −２ご 侶
Claims (3)
- （１）−導電型の半導体基板表面にフィールド酸化膜に
よって囲まれた素子領域を形成する工程と、一部が該素
子領域の一部上に絶縁膜を介して位置し、他の部分が前
記フィールド酸化膜の一部上に延在する第１の電極を形
成する工程と、全面に酸化膜に対して選択エツチング性
を有する絶縁性被膜及び酸化膜を順次堆積する工程と、
少なくとも前記第１の電極が存在しない部分の素子領域
上の酸化膜及び被膜の一部を順次選択的にエツチングす
る工程と、一部が前記素子領域の一部上に絶縁膜を介し
て位置し、他の部分が前記酸化膜上に延在する第２０′
屯極を形成する工程とを具備したことを特徴とする半導
体装置の製造方法。 - （２）絶縁性被膜がＣＶＤ法、 ＰＶＤ法または直接窒
化法により形成されたシリコン窒化膜であることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）第２の電極が高融点金属または高融点金属硅化物
からなることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5598683A JPS59181645A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5598683A JPS59181645A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181645A true JPS59181645A (ja) | 1984-10-16 |
Family
ID=13014400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5598683A Pending JPS59181645A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111900092A (zh) * | 2020-07-31 | 2020-11-06 | 中电科仪器仪表有限公司 | 具有耐摩擦区域电路图形微波薄膜电路制作方法及其电路 |
-
1983
- 1983-03-31 JP JP5598683A patent/JPS59181645A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111900092A (zh) * | 2020-07-31 | 2020-11-06 | 中电科仪器仪表有限公司 | 具有耐摩擦区域电路图形微波薄膜电路制作方法及其电路 |
| CN111900092B (zh) * | 2020-07-31 | 2022-01-28 | 中电科思仪科技股份有限公司 | 具有耐摩擦区域电路图形微波薄膜电路制作方法及其电路 |
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