JPS639748B2 - - Google Patents
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- JPS639748B2 JPS639748B2 JP56096908A JP9690881A JPS639748B2 JP S639748 B2 JPS639748 B2 JP S639748B2 JP 56096908 A JP56096908 A JP 56096908A JP 9690881 A JP9690881 A JP 9690881A JP S639748 B2 JPS639748 B2 JP S639748B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法に関するも
のである。
のである。
半導体デバイスは集積回路（IC）、大規模集積
回路（LSI）、更にVLSI（Very Large Scale
Integration）と集積度を増し、それにともなつ
て素子の微細化技術も向上した。しかしトランジ
スタの高集積化が進み、トランジスタ数が多くな
ると、それにともなつて、各トランジスタ間の電
極配線の占める面積が大きくなり、素子の高集積
化が不可能になつて来る。
回路（LSI）、更にVLSI（Very Large Scale
Integration）と集積度を増し、それにともなつ
て素子の微細化技術も向上した。しかしトランジ
スタの高集積化が進み、トランジスタ数が多くな
ると、それにともなつて、各トランジスタ間の電
極配線の占める面積が大きくなり、素子の高集積
化が不可能になつて来る。
ところで、従来の配線構造は、たとえばAl電
極配線を例にとると、フイールド領域上に、Al
を約１〜2μｍ被着させ、フオトエツチング技術
でAl配線パターンを形成して、各素子間の接続
を行つていた。さらに最近よく使用されるメタル
シリサイド配線においては、多結晶シリコンをフ
オトエツチング技術でパターニング形成後、高融
点金属を被着して500℃〜700℃でシリサイド化を
行い、メタルシリサイド配線を形成する方法やシ
リコンと高融点金属を同時に真空蒸着させて、メ
タルシリサイドを配線パターニングするか、ある
いはメタルシリサイドをそのまま被着させて、い
ずれもフオトエツチング技術で配線パターンを形
成していた。
極配線を例にとると、フイールド領域上に、Al
を約１〜2μｍ被着させ、フオトエツチング技術
でAl配線パターンを形成して、各素子間の接続
を行つていた。さらに最近よく使用されるメタル
シリサイド配線においては、多結晶シリコンをフ
オトエツチング技術でパターニング形成後、高融
点金属を被着して500℃〜700℃でシリサイド化を
行い、メタルシリサイド配線を形成する方法やシ
リコンと高融点金属を同時に真空蒸着させて、メ
タルシリサイドを配線パターニングするか、ある
いはメタルシリサイドをそのまま被着させて、い
ずれもフオトエツチング技術で配線パターンを形
成していた。
しかし、かかる方法においては、いずれもフオ
トエツチング技術のパターン精度に左右され、現
在のフオトエツチング技術では配線と配線間隔が
マスク上2μｍ、さらに電子ビーム直接描画でも
1.0μｍのレジストパターニングの達成が可能にな
つたばかりである。さらに、シリコンウエハー内
の均一性および再現性、あるいは電極膜のサイド
エツチング等を考えると実用では出来上がり配線
間隔が２〜3μｍ程度が現在の最高レベルである。
トエツチング技術のパターン精度に左右され、現
在のフオトエツチング技術では配線と配線間隔が
マスク上2μｍ、さらに電子ビーム直接描画でも
1.0μｍのレジストパターニングの達成が可能にな
つたばかりである。さらに、シリコンウエハー内
の均一性および再現性、あるいは電極膜のサイド
エツチング等を考えると実用では出来上がり配線
間隔が２〜3μｍ程度が現在の最高レベルである。
本発明は、かかる配線間を小さくし、かつ配線
間の絶縁性を保ち、多層配線構造を可能として、
これからのVLSIにも充分使用可能な半導体集積
回路の製造方法を提供しようとするものである。
間の絶縁性を保ち、多層配線構造を可能として、
これからのVLSIにも充分使用可能な半導体集積
回路の製造方法を提供しようとするものである。
即ち、本願第１の発明は半導体基板上に直接も
しくは絶縁層を介して上面が耐酸化性絶縁材料か
らなる第１絶縁膜、側端部が第２絶縁膜で覆われ
た多結晶シリコンもしくは非晶質シリコンからな
る複数の第１導電体パターンを所望間隔あけて形
成する工程と、この第１導電体パターンを含む全
体に導電体膜を被覆する工程と、この導電体膜上
に前記第１絶縁膜に対して選択エツチング性を有
する第３絶縁膜を選択的に形成した後、該第３絶
縁膜をマスクとして前記導電体膜を選択エツチン
グして前記第１導電体パターン間の１箇所以上に
第２導電体パターンを形成する工程と、この第２
導電体パターンの側端部に前記第１絶縁膜に対し
て選択エツチング性を有する第４絶縁膜を形成し
た後、耐酸化性絶縁材料からなる露出した第１絶
縁膜をエツチング除去して第１導電体パターンの
大部分を露出させる工程と、全面に金属膜を被覆
して多結晶シリコンもしくは非晶質シリコンから
なる第１導電体パターンを自己整合的にメタルシ
リサイド化する工程とを具備したことを特徴とす
るものである。
しくは絶縁層を介して上面が耐酸化性絶縁材料か
らなる第１絶縁膜、側端部が第２絶縁膜で覆われ
た多結晶シリコンもしくは非晶質シリコンからな
る複数の第１導電体パターンを所望間隔あけて形
成する工程と、この第１導電体パターンを含む全
体に導電体膜を被覆する工程と、この導電体膜上
に前記第１絶縁膜に対して選択エツチング性を有
する第３絶縁膜を選択的に形成した後、該第３絶
縁膜をマスクとして前記導電体膜を選択エツチン
グして前記第１導電体パターン間の１箇所以上に
第２導電体パターンを形成する工程と、この第２
導電体パターンの側端部に前記第１絶縁膜に対し
て選択エツチング性を有する第４絶縁膜を形成し
た後、耐酸化性絶縁材料からなる露出した第１絶
縁膜をエツチング除去して第１導電体パターンの
大部分を露出させる工程と、全面に金属膜を被覆
して多結晶シリコンもしくは非晶質シリコンから
なる第１導電体パターンを自己整合的にメタルシ
リサイド化する工程とを具備したことを特徴とす
るものである。
本願第１の発明における第１導電体パターンの
形成手段としては、例えば半導体基板上に多結
晶シリコンもしくは非晶質シリコンからなる導電
体膜を直接もしくは絶縁層を介して被覆し、この
導電体膜上に耐酸化性絶縁材料からなる第１絶縁
膜を選択的に形成した後、該第１絶縁膜をマスク
として導電体膜を選択エツチングして第１導電体
パターンを形成する方法、多結晶シリコンもし
くは非晶質シリコンからなる導電体膜上に第１絶
縁膜を選択的に形成した後、該第１絶縁膜を耐酸
化性マスクとして酸化処理を施して露出した導電
体膜部分を酸化膜に変換して第１導電体パターン
を形成する方法、を採用し得る。
形成手段としては、例えば半導体基板上に多結
晶シリコンもしくは非晶質シリコンからなる導電
体膜を直接もしくは絶縁層を介して被覆し、この
導電体膜上に耐酸化性絶縁材料からなる第１絶縁
膜を選択的に形成した後、該第１絶縁膜をマスク
として導電体膜を選択エツチングして第１導電体
パターンを形成する方法、多結晶シリコンもし
くは非晶質シリコンからなる導電体膜上に第１絶
縁膜を選択的に形成した後、該第１絶縁膜を耐酸
化性マスクとして酸化処理を施して露出した導電
体膜部分を酸化膜に変換して第１導電体パターン
を形成する方法、を採用し得る。
上記の方法では、第１導電体パターンの形成
と同時に、そのパターン側端部を第２絶縁膜（酸
化膜）で覆うことができる。
と同時に、そのパターン側端部を第２絶縁膜（酸
化膜）で覆うことができる。
上記の方法で形成された第１導電体パターン
の側端部を第２絶縁膜で覆うには、例えば該導電
体パターン上面に形成された第１絶縁膜を耐酸化
性マスクとして全体を酸化処理することにより露
出する第１導電体パターンの側端部に酸化膜（第
２絶縁膜）を成長される方法を採用し得る。
の側端部を第２絶縁膜で覆うには、例えば該導電
体パターン上面に形成された第１絶縁膜を耐酸化
性マスクとして全体を酸化処理することにより露
出する第１導電体パターンの側端部に酸化膜（第
２絶縁膜）を成長される方法を採用し得る。
本願第１の発明に用いる耐酸化性絶縁材料から
なる第１絶縁膜としては、例えばシリコン窒化
膜、アルミナ膜等を挙げることができる。
なる第１絶縁膜としては、例えばシリコン窒化
膜、アルミナ膜等を挙げることができる。
本願第１の発明に用いる第２導電体パターンと
なる導電体膜としては、例えば不純物ドープ多結
晶シリコン、不純物ドープ非晶質シリコン、高融
点金属、或いは金属シリサイドから選択された材
料よりなるものである。但し、導電体膜はアンド
ープ多結晶シリコン、アンドープ非晶質シリコン
を出発材料とし、その後の工程で不純物をドープ
した多結晶シリコン、非晶質シリコンもしくは金
属シリサイドとしたものでもよい。
なる導電体膜としては、例えば不純物ドープ多結
晶シリコン、不純物ドープ非晶質シリコン、高融
点金属、或いは金属シリサイドから選択された材
料よりなるものである。但し、導電体膜はアンド
ープ多結晶シリコン、アンドープ非晶質シリコン
を出発材料とし、その後の工程で不純物をドープ
した多結晶シリコン、非晶質シリコンもしくは金
属シリサイドとしたものでもよい。
本願第１の発明に用いる第３絶縁膜としては、
例えばシリコン窒化膜、アルミナ膜の単層構造又
はシリコン酸化膜とシリコン窒化膜、シリコン酸
化膜とアルミナ膜の積層構造等を挙げることがで
きる。但し、第３絶縁膜は前記第１絶縁膜に対し
て選択エツチング性を有するものを選ぶ必要があ
る。
例えばシリコン窒化膜、アルミナ膜の単層構造又
はシリコン酸化膜とシリコン窒化膜、シリコン酸
化膜とアルミナ膜の積層構造等を挙げることがで
きる。但し、第３絶縁膜は前記第１絶縁膜に対し
て選択エツチング性を有するものを選ぶ必要があ
る。
また、本願第２の発明は半導体基板上に直接も
しくは絶縁層を介して上面がシリコン酸化膜と耐
酸化性絶縁膜の積層構造からなる第１絶縁膜、側
端部が第２絶縁膜で覆われた複数の第１導電体パ
ターンを所望間隔あけて形成する工程と、この第
１導電体パターンを含む全体に多結晶シリコンも
しくは非晶質シリコンからなる導電体膜を被覆す
る工程と、この導電体膜上に耐酸化性絶縁材料か
らなる第３絶縁膜を選択的に形成した後、該第３
絶縁膜をマスクとして前記導電体膜を選択エツチ
ングして前記第１導電体パターン間の１箇所以上
に第２導電体パターンを形成する工程と、この第
２導電体パターンの側端部に前記第３絶縁膜に対
して選択エツチング性を有する第４絶縁膜を形成
した後、前記第１絶縁膜の上層を構成する露出し
た耐酸化性絶縁膜及び第３絶縁膜をエツチング除
去して第２導電体パターンの大部分を露出させる
工程と、全面に金属膜を被覆して多結晶シリコン
もしくは非晶質シリコンからなる第２導電体パタ
ーンを自己整合的にメタルシリサイド化する工程
とを具備したことを特徴とするものである。
しくは絶縁層を介して上面がシリコン酸化膜と耐
酸化性絶縁膜の積層構造からなる第１絶縁膜、側
端部が第２絶縁膜で覆われた複数の第１導電体パ
ターンを所望間隔あけて形成する工程と、この第
１導電体パターンを含む全体に多結晶シリコンも
しくは非晶質シリコンからなる導電体膜を被覆す
る工程と、この導電体膜上に耐酸化性絶縁材料か
らなる第３絶縁膜を選択的に形成した後、該第３
絶縁膜をマスクとして前記導電体膜を選択エツチ
ングして前記第１導電体パターン間の１箇所以上
に第２導電体パターンを形成する工程と、この第
２導電体パターンの側端部に前記第３絶縁膜に対
して選択エツチング性を有する第４絶縁膜を形成
した後、前記第１絶縁膜の上層を構成する露出し
た耐酸化性絶縁膜及び第３絶縁膜をエツチング除
去して第２導電体パターンの大部分を露出させる
工程と、全面に金属膜を被覆して多結晶シリコン
もしくは非晶質シリコンからなる第２導電体パタ
ーンを自己整合的にメタルシリサイド化する工程
とを具備したことを特徴とするものである。
本願第２の発明における第１導電体パターンの
形成手段としては、例えば半導体基板上に導電
体膜を直接もしくは絶縁層を介して被覆し、この
導電体膜上にシリコン酸化膜と耐酸化性絶縁膜の
積層構造からなる第１絶縁膜を選択的に形成した
後、該第１絶縁膜とマスクとして導電体膜を選択
エツチングして第１導電体パターンを形成する方
法、導電体膜上に積層構造の第１絶縁膜を選択
的に形成した後、該第１絶縁膜を耐酸化性マスク
として酸化処理を施して露出した導電体膜部分を
酸化膜に変換して第１導電体パターンを形成する
方法、を採用し得る。
形成手段としては、例えば半導体基板上に導電
体膜を直接もしくは絶縁層を介して被覆し、この
導電体膜上にシリコン酸化膜と耐酸化性絶縁膜の
積層構造からなる第１絶縁膜を選択的に形成した
後、該第１絶縁膜とマスクとして導電体膜を選択
エツチングして第１導電体パターンを形成する方
法、導電体膜上に積層構造の第１絶縁膜を選択
的に形成した後、該第１絶縁膜を耐酸化性マスク
として酸化処理を施して露出した導電体膜部分を
酸化膜に変換して第１導電体パターンを形成する
方法、を採用し得る。
上記の方法では、第１導電体パターンの形成
と同時に、そのパターン側端部を第２絶縁膜（酸
化膜）で覆うことができる。この方法で用いる導
電体膜としては、例えば不純物ドープ多結晶シリ
コン、不純物ドープ非晶質シリコン等を挙げるこ
とができる。
と同時に、そのパターン側端部を第２絶縁膜（酸
化膜）で覆うことができる。この方法で用いる導
電体膜としては、例えば不純物ドープ多結晶シリ
コン、不純物ドープ非晶質シリコン等を挙げるこ
とができる。
上記の方法で形成された第１導電体パターン
の側端部を第２絶縁膜で覆うには、例えば該導電
体パターン上面に形成された第１絶縁膜を耐酸化
性マスクとして全体を酸化処理することにより露
出する第１導電体パターンの側端部に酸化膜（第
２絶縁膜）を成長させる方法を採用し得る。この
方法で用いる導電体膜としては、例えば不純物ド
ープ多結晶シリコン、不純物ドープ非晶質シリコ
ン等を挙げることができる。但し、第２絶縁膜を
酸化処理とは別の方法で形成すれば導電体膜とし
てこれら材料の他に高融点金属、或いは金属シリ
サイド等を使用することができる。
の側端部を第２絶縁膜で覆うには、例えば該導電
体パターン上面に形成された第１絶縁膜を耐酸化
性マスクとして全体を酸化処理することにより露
出する第１導電体パターンの側端部に酸化膜（第
２絶縁膜）を成長させる方法を採用し得る。この
方法で用いる導電体膜としては、例えば不純物ド
ープ多結晶シリコン、不純物ドープ非晶質シリコ
ン等を挙げることができる。但し、第２絶縁膜を
酸化処理とは別の方法で形成すれば導電体膜とし
てこれら材料の他に高融点金属、或いは金属シリ
サイド等を使用することができる。
本願第２の発明に用いる耐酸化性絶縁材料から
なる第３絶縁膜としては、例えばシリコン窒化
膜、アルミナ膜等を挙げることができる。
なる第３絶縁膜としては、例えばシリコン窒化
膜、アルミナ膜等を挙げることができる。
更に、本願第３の発明は半導体基板上に直接も
しくは絶縁層を介して上面が耐酸化性絶縁材料か
らなる第１絶縁膜、側端部が第２絶縁膜で覆われ
た多結晶シリコンもしくは非晶質シリコンからな
る複数の第１導電体パターンを所望間隔あけて形
成する工程と、この第１導電体パターンを含む全
体に多結晶シリコンもしくは非晶質シリコンから
なる導電体膜を被覆する工程と、この導電体膜上
に耐酸化性絶縁材料からなる第３絶縁膜を選択的
に形成した後、該第３絶縁膜をマスクとして前記
導電体膜を選択エツチングして前記第１導電体パ
ターン間の１箇所以上に第２導電体パターンを形
成する工程と、この第２導電体パターンの側端部
に前記第３絶縁膜に対して選択エツチング性を有
する第４絶縁膜を形成した後、耐酸化性絶縁材料
からなる露出した第１、第３絶縁膜をエツチング
除去して第１、第２導電体パターンの大部分を露
出させる工程と、全面に金属膜を被覆して多結晶
シリコンもしくは非晶質シリコンからなる第１、
第２導電体パターンを自己整合的にメタルシリサ
イド化する工程とを具備したことを特徴とするも
のである。
しくは絶縁層を介して上面が耐酸化性絶縁材料か
らなる第１絶縁膜、側端部が第２絶縁膜で覆われ
た多結晶シリコンもしくは非晶質シリコンからな
る複数の第１導電体パターンを所望間隔あけて形
成する工程と、この第１導電体パターンを含む全
体に多結晶シリコンもしくは非晶質シリコンから
なる導電体膜を被覆する工程と、この導電体膜上
に耐酸化性絶縁材料からなる第３絶縁膜を選択的
に形成した後、該第３絶縁膜をマスクとして前記
導電体膜を選択エツチングして前記第１導電体パ
ターン間の１箇所以上に第２導電体パターンを形
成する工程と、この第２導電体パターンの側端部
に前記第３絶縁膜に対して選択エツチング性を有
する第４絶縁膜を形成した後、耐酸化性絶縁材料
からなる露出した第１、第３絶縁膜をエツチング
除去して第１、第２導電体パターンの大部分を露
出させる工程と、全面に金属膜を被覆して多結晶
シリコンもしくは非晶質シリコンからなる第１、
第２導電体パターンを自己整合的にメタルシリサ
イド化する工程とを具備したことを特徴とするも
のである。
本願第３の発明における第１導電体パターンの
形成手段としては、例えば半導体基板上に多結
晶シリコンもしくは非晶質シリコンからなる導電
体膜を直接もしくは絶縁層を介して被覆し、この
導電体膜上に耐酸化性絶縁材料からなる第１絶縁
膜を選択的に形成した後、該第１絶縁膜をマスク
として導電体膜を選択エツチングして第１導電体
パターンを形成する方法、多結晶シリコンもし
くは非晶質シリコンからなる導電体膜上に第１絶
縁膜を選択的に形成した後、該第１絶縁膜を耐酸
化性マスクとして酸化処理を施して露出した導電
体膜部分を酸化膜に変換して第１導電体パターン
を形成する方法、を採用し得る。
形成手段としては、例えば半導体基板上に多結
晶シリコンもしくは非晶質シリコンからなる導電
体膜を直接もしくは絶縁層を介して被覆し、この
導電体膜上に耐酸化性絶縁材料からなる第１絶縁
膜を選択的に形成した後、該第１絶縁膜をマスク
として導電体膜を選択エツチングして第１導電体
パターンを形成する方法、多結晶シリコンもし
くは非晶質シリコンからなる導電体膜上に第１絶
縁膜を選択的に形成した後、該第１絶縁膜を耐酸
化性マスクとして酸化処理を施して露出した導電
体膜部分を酸化膜に変換して第１導電体パターン
を形成する方法、を採用し得る。
上記の方法では、第１導電体パターンの形成
と同時に、そのパターン側端部を第２絶縁膜（酸
化膜）で覆うことができる。
と同時に、そのパターン側端部を第２絶縁膜（酸
化膜）で覆うことができる。
上記の方法で形成された第１導電体パターン
の側端部を第２絶縁膜で覆うには、例えば該導電
体パターン上面に形成された第１絶縁膜を耐酸化
性マスクとして全体を酸化処理することにより露
出する第１導電体パターンの側端部に酸化膜（第
２絶縁膜）を成長させる方法を採用し得る。
の側端部を第２絶縁膜で覆うには、例えば該導電
体パターン上面に形成された第１絶縁膜を耐酸化
性マスクとして全体を酸化処理することにより露
出する第１導電体パターンの側端部に酸化膜（第
２絶縁膜）を成長させる方法を採用し得る。
本願第３の発明に用いる耐酸化性絶縁材料から
なる第１、第３絶縁膜としては、例えばシリコン
窒化膜、アルミナ膜等を挙げることができる。
なる第１、第３絶縁膜としては、例えばシリコン
窒化膜、アルミナ膜等を挙げることができる。
本願第１〜第３の発明に用いる金属膜として
は、例えばPt、Ｗ、Ti、Mo、Nb、Ta、Niから
選ばれる材料を挙げることができる。
は、例えばPt、Ｗ、Ti、Mo、Nb、Ta、Niから
選ばれる材料を挙げることができる。
次に、本発明の実施例を図面を参照して説明す
る。
る。
実施例 １
〔〕 まず、半導体基板１表面に設けたフイール
ド絶縁層２上に、厚さ3000Åの多結晶シリコン
膜３及び厚さ1000Åのシリコン窒化膜４を順次
堆積した（第１図ａ図示）。つづいて、フオト
エツチング技術によりシリコン窒化膜４をパタ
ーニングして複数のシリコン窒化膜パターン
（第１絶縁膜）５…を形成した後、該パターン
５…をマスクとして多結晶シリコン膜３をエツ
チングして互に所定距離はなれた第１多結晶シ
リコンパターン６…を形成した（第１図ｂ図
示）。なお、このエツチングによりシリコン窒
化膜パターン５…の端部は多結晶シリコンパタ
ーン６…に対して庇状に延出した。
ド絶縁層２上に、厚さ3000Åの多結晶シリコン
膜３及び厚さ1000Åのシリコン窒化膜４を順次
堆積した（第１図ａ図示）。つづいて、フオト
エツチング技術によりシリコン窒化膜４をパタ
ーニングして複数のシリコン窒化膜パターン
（第１絶縁膜）５…を形成した後、該パターン
５…をマスクとして多結晶シリコン膜３をエツ
チングして互に所定距離はなれた第１多結晶シ
リコンパターン６…を形成した（第１図ｂ図
示）。なお、このエツチングによりシリコン窒
化膜パターン５…の端部は多結晶シリコンパタ
ーン６…に対して庇状に延出した。
〔〕 次いで、全体を酸化処理した。この時、第
１多結晶シリコンパターン６…の上面は耐酸化
性絶縁材料であるシリコン窒化膜パターン５…
で覆われているため、第１図ｃに示す如く第１
多結晶シリコンパターン６…の露出した側端部
のみに厚さ2000Åの酸化膜（第２絶縁膜）７…
が成長された。つづいて、全面に厚さ3000Åの
多結晶シリコン膜８及び厚さ1000Åのシリコン
窒化膜９を順次堆積した（同第１図ｃ図示）。
１多結晶シリコンパターン６…の上面は耐酸化
性絶縁材料であるシリコン窒化膜パターン５…
で覆われているため、第１図ｃに示す如く第１
多結晶シリコンパターン６…の露出した側端部
のみに厚さ2000Åの酸化膜（第２絶縁膜）７…
が成長された。つづいて、全面に厚さ3000Åの
多結晶シリコン膜８及び厚さ1000Åのシリコン
窒化膜９を順次堆積した（同第１図ｃ図示）。
〔〕 次いで、フオトエツチング技術によりシリ
コン窒化膜９をパターニングして前記第１多結
晶シリコンパターン６…間に位置し、一部が同
パターン６…上にオーバラツプしたシリコン窒
化膜パターン（第３絶縁膜）１０…を形成した
後、該パターン１０…をマスクとして多結晶シ
リコン膜８をエツチングして前記第１多結晶シ
リコンパターン６…間に一部が該パターン６…
にシリコン窒化膜パターン５…及び酸化膜７を
介してオーバラツプした第２多結晶シリコンパ
ターン１１…を形成した（第１図ｄ図示）。な
お、このエツチングにより、シリコン窒化膜パ
ターン１０…の端部は第２多結晶シリコンパタ
ーン１１…に対して庇状に延出した。つづい
て、全体を酸化処理した。この時、第２多結晶
シリコンパターン１１…の上面は耐酸化性絶縁
材料であるシリコン窒化膜パターン１０…で覆
われているため、第１図ｅに示す如く第２多結
晶シリコンパターン１１…の露出した側端部の
みに厚さ3000Åの酸化膜（第４絶縁膜）１２…
が成長された。
コン窒化膜９をパターニングして前記第１多結
晶シリコンパターン６…間に位置し、一部が同
パターン６…上にオーバラツプしたシリコン窒
化膜パターン（第３絶縁膜）１０…を形成した
後、該パターン１０…をマスクとして多結晶シ
リコン膜８をエツチングして前記第１多結晶シ
リコンパターン６…間に一部が該パターン６…
にシリコン窒化膜パターン５…及び酸化膜７を
介してオーバラツプした第２多結晶シリコンパ
ターン１１…を形成した（第１図ｄ図示）。な
お、このエツチングにより、シリコン窒化膜パ
ターン１０…の端部は第２多結晶シリコンパタ
ーン１１…に対して庇状に延出した。つづい
て、全体を酸化処理した。この時、第２多結晶
シリコンパターン１１…の上面は耐酸化性絶縁
材料であるシリコン窒化膜パターン１０…で覆
われているため、第１図ｅに示す如く第２多結
晶シリコンパターン１１…の露出した側端部の
みに厚さ3000Åの酸化膜（第４絶縁膜）１２…
が成長された。
〔〕 次いで、160℃の熱リン酸又はフレオン系
のドライエツチング処理を行なつた。この時、
露出するシリコン窒化膜パターン５…，１０…
部分がエツチング除去され、同パターン５…，
１０…で覆われた第１、第２多結晶シリコンパ
ターン６…，１１…の大部分の表面が露出し
た。つづいて、全面に厚さ1500Åの白金膜１３
を被着した（第１図ｆ図示）。
のドライエツチング処理を行なつた。この時、
露出するシリコン窒化膜パターン５…，１０…
部分がエツチング除去され、同パターン５…，
１０…で覆われた第１、第２多結晶シリコンパ
ターン６…，１１…の大部分の表面が露出し
た。つづいて、全面に厚さ1500Åの白金膜１３
を被着した（第１図ｆ図示）。
〔〕 次いで、例えば550℃の窒素雰囲気中で熱
処理した。この時、第１、第２多結晶シリコン
パターン６…，１１…は露出表面を介して接触
した白金膜１３と化学反応して白金シリサイド
に変換された。また、第２多結晶シリコンパタ
ーン１１…の側端部の酸化膜１２…上に被着さ
れた白金はシリサイド化されずに残存するか
ら、この後王水（HCl：HNO3＝３：１）で選
択的に残存白金をエツチングすることにより酸
化膜１２…を介して自己整合的に絶縁分離した
白金シリサイド配線１４…，１５…を形成し、
半導体装置を造つた（第１図ｇ図示）。
処理した。この時、第１、第２多結晶シリコン
パターン６…，１１…は露出表面を介して接触
した白金膜１３と化学反応して白金シリサイド
に変換された。また、第２多結晶シリコンパタ
ーン１１…の側端部の酸化膜１２…上に被着さ
れた白金はシリサイド化されずに残存するか
ら、この後王水（HCl：HNO3＝３：１）で選
択的に残存白金をエツチングすることにより酸
化膜１２…を介して自己整合的に絶縁分離した
白金シリサイド配線１４…，１５…を形成し、
半導体装置を造つた（第１図ｇ図示）。
しかして、本発明によれば従来法の如く配線
と配線の間をフオトエツチング技術によらず、
自己整合的に形成できる。つまり、第２多結晶
シリコンパターン１１…の側端部に成長した酸
化膜１２…の膜厚によつて白金シリサイド配線
１４…と１５…とが自己整合的に絶縁分離さ
れ、しかもその分離距離は上記酸化膜１２…の
膜厚に依存する。したがつて、配線間隔を0.1
〜0.3μｍと従来のフオトエツチング技術では不
可能とされていた寸法にまで狭めることがで
き、素子間の配線を無駄なく高集積化できる。
と配線の間をフオトエツチング技術によらず、
自己整合的に形成できる。つまり、第２多結晶
シリコンパターン１１…の側端部に成長した酸
化膜１２…の膜厚によつて白金シリサイド配線
１４…と１５…とが自己整合的に絶縁分離さ
れ、しかもその分離距離は上記酸化膜１２…の
膜厚に依存する。したがつて、配線間隔を0.1
〜0.3μｍと従来のフオトエツチング技術では不
可能とされていた寸法にまで狭めることがで
き、素子間の配線を無駄なく高集積化できる。
また、上述の実施例１の如く配線１４…，１
５…を簡単にメタルシリサイド化できるため、
シート抵抗が高濃度不純物ドープ多結晶シリコ
ンからなる配線に比べて約1/10以下にでき、配
線抵抗を著しく低減できる。
５…を簡単にメタルシリサイド化できるため、
シート抵抗が高濃度不純物ドープ多結晶シリコ
ンからなる配線に比べて約1/10以下にでき、配
線抵抗を著しく低減できる。
更に、第１図ｇの白金シリサイド配線１４
…，１５…形成工程後にCVD−SiO2などの絶
縁膜を堆積し、この絶縁膜上に上記実施例１と
同様な処理を行なえば、メタルシリサイド配線
を何層にも形成することが可能であり、高信頼
性で高集積度のLSIを得ることができる。
…，１５…形成工程後にCVD−SiO2などの絶
縁膜を堆積し、この絶縁膜上に上記実施例１と
同様な処理を行なえば、メタルシリサイド配線
を何層にも形成することが可能であり、高信頼
性で高集積度のLSIを得ることができる。
なお、上記実施例１において、第１図ｂ，ｄ
に示す窒化シリコンパターンと第１、第２多結
晶シリコンパターンの形成工程に際して例えば
リアクテイブイオンエツチング等の方向性をも
つエツチング技術を採用すれば、配線の高精度
化、ひいては信頼性の向上を達成できる。
に示す窒化シリコンパターンと第１、第２多結
晶シリコンパターンの形成工程に際して例えば
リアクテイブイオンエツチング等の方向性をも
つエツチング技術を採用すれば、配線の高精度
化、ひいては信頼性の向上を達成できる。
上記実施例１では第１、第２の多結晶シリコ
ンパターン６…，１１…を全て白金シリサイド
に変換したが、多結晶シリコンパターン上に被
覆した白金膜１３の膜厚やシリサイド化に必要
な熱処理条件等によつて、第２図に示す如く残
存シリコン窒化膜パターン５…下を多結晶シリ
コンとして残してもよく、或いは第３図に示す
如く第１、第２の多結晶シリコンパターン６
…，１１…の表層のみを白金シリサイド化して
配線１４′…，１５′…を形成してもよい。
ンパターン６…，１１…を全て白金シリサイド
に変換したが、多結晶シリコンパターン上に被
覆した白金膜１３の膜厚やシリサイド化に必要
な熱処理条件等によつて、第２図に示す如く残
存シリコン窒化膜パターン５…下を多結晶シリ
コンとして残してもよく、或いは第３図に示す
如く第１、第２の多結晶シリコンパターン６
…，１１…の表層のみを白金シリサイド化して
配線１４′…，１５′…を形成してもよい。
実施例 ２
(i) まず、第４図ａに示す如く半導体基板１のフ
イールド絶縁層２上に多結晶シリコン膜を堆積
し、これをパターニングして第１多結晶シリコ
ンパターン６…を形成した。つづいて、全面に
厚さ1000Åのシリコン窒化膜４及び厚さ2000Å
のCVD−SiO2膜１６を堆積した（第４図ｂ図
示）。
イールド絶縁層２上に多結晶シリコン膜を堆積
し、これをパターニングして第１多結晶シリコ
ンパターン６…を形成した。つづいて、全面に
厚さ1000Åのシリコン窒化膜４及び厚さ2000Å
のCVD−SiO2膜１６を堆積した（第４図ｂ図
示）。
(ii) 次いで、全面に厚さ2000Åの多結晶シリコン
膜、厚さ1000Åのシリコン窒化膜を順次堆積
し、リアクテイブイオンエツチングを用いたフ
オトエツチング技術により上記各膜及びその下
のCVD−SiO2膜１６をパターニングしてシリ
コン窒化膜パターン（第３絶縁膜）１０…、第
２多結晶シリコンパターン１１…及びCVD−
SiO2膜パターン１７…を形成した（第１図ｃ
図示）。つづいて、全体を熱酸化処理した。こ
の時、第１多結晶シリコンパターン６…は全体
が耐酸化性絶縁材料であるシリコン窒化膜４で
覆われているため、酸化が防止される。また、
第２多結晶シリコンパターン１１…上には同様
にシリコン窒化膜パターン１０…で被覆されて
いるため、第２多結晶シリコンパターン１１…
の側端部のみに酸化膜（第４絶縁膜）１２…が
成長された。
膜、厚さ1000Åのシリコン窒化膜を順次堆積
し、リアクテイブイオンエツチングを用いたフ
オトエツチング技術により上記各膜及びその下
のCVD−SiO2膜１６をパターニングしてシリ
コン窒化膜パターン（第３絶縁膜）１０…、第
２多結晶シリコンパターン１１…及びCVD−
SiO2膜パターン１７…を形成した（第１図ｃ
図示）。つづいて、全体を熱酸化処理した。こ
の時、第１多結晶シリコンパターン６…は全体
が耐酸化性絶縁材料であるシリコン窒化膜４で
覆われているため、酸化が防止される。また、
第２多結晶シリコンパターン１１…上には同様
にシリコン窒化膜パターン１０…で被覆されて
いるため、第２多結晶シリコンパターン１１…
の側端部のみに酸化膜（第４絶縁膜）１２…が
成長された。
(iii) 次いで、160℃の熱リン酸又はプレオン系の
ドライエツチング処理を行なつた。この時、露
出したシリコン窒化膜３及びシリコン窒化膜パ
ターン１０…部分がエツチング除去され、第
１、第２多結晶シリコンパターン６…，１１…
の大部分の表面が露出した（第４図ｅ図示）。
つづいて、第４図ｆに示す如く全面に厚さ1500
Åの白金膜１３を被着した後、例えば550℃の
窒素雰囲気中で熱処理した。この時、第１、第
２多結晶シリコンパターン６…，１１…は露出
表面を介して接触した白金膜１３と化学反応し
て白金シリサイドに変換された。ひきつづき、
第２多結晶シリコンパターン１１…の側端部の
酸化膜１２…上に被着された白金はシリサイド
化されずに残存するから、この後王水（HCl：
HNO3＝３：１）で選択的に残存白金をエツチ
ング除去することにより、酸化膜１２を介して
自己整合的に絶縁分離された白金シリサイド配
線１４…，１５…を形成し、半導体装置を造つ
た（第４図ｇ図示）。
ドライエツチング処理を行なつた。この時、露
出したシリコン窒化膜３及びシリコン窒化膜パ
ターン１０…部分がエツチング除去され、第
１、第２多結晶シリコンパターン６…，１１…
の大部分の表面が露出した（第４図ｅ図示）。
つづいて、第４図ｆに示す如く全面に厚さ1500
Åの白金膜１３を被着した後、例えば550℃の
窒素雰囲気中で熱処理した。この時、第１、第
２多結晶シリコンパターン６…，１１…は露出
表面を介して接触した白金膜１３と化学反応し
て白金シリサイドに変換された。ひきつづき、
第２多結晶シリコンパターン１１…の側端部の
酸化膜１２…上に被着された白金はシリサイド
化されずに残存するから、この後王水（HCl：
HNO3＝３：１）で選択的に残存白金をエツチ
ング除去することにより、酸化膜１２を介して
自己整合的に絶縁分離された白金シリサイド配
線１４…，１５…を形成し、半導体装置を造つ
た（第４図ｇ図示）。
しかして、上記実施例２によれば第１の白金
シリサイド配線１４…と第２の白金シリサイド
配線１５…が重なる部分にシリコン窒化膜４の
他にCVD−SiO2膜１６を設けているため、配
線容量を減少させることができる。
シリサイド配線１４…と第２の白金シリサイド
配線１５…が重なる部分にシリコン窒化膜４の
他にCVD−SiO2膜１６を設けているため、配
線容量を減少させることができる。
実施例 ３
(i) まず、第５図ａに示す如く半導体基板１表面
に設けたフイールド絶縁膜２上に、厚さ3000Å
の多結晶シリコン膜３を堆積し、更にこの上に
厚さ1000Åのシリコン窒化膜（図示せず）を堆
積した後、シリコン窒化膜をフオトエツチング
技術によりパターニングしてシリコン窒化膜パ
ターン（第１絶縁膜）５…を形成した。つづい
て、シリコン窒化膜パターン５…を耐酸化性マ
スクとして熱酸化処理して露出する多結晶シリ
コン膜３部分を酸化膜（第２絶縁膜）７′…に
変換すると共に第１多結晶シリコンパターン６
…を形成した（第５図ｂ図示）。
に設けたフイールド絶縁膜２上に、厚さ3000Å
の多結晶シリコン膜３を堆積し、更にこの上に
厚さ1000Åのシリコン窒化膜（図示せず）を堆
積した後、シリコン窒化膜をフオトエツチング
技術によりパターニングしてシリコン窒化膜パ
ターン（第１絶縁膜）５…を形成した。つづい
て、シリコン窒化膜パターン５…を耐酸化性マ
スクとして熱酸化処理して露出する多結晶シリ
コン膜３部分を酸化膜（第２絶縁膜）７′…に
変換すると共に第１多結晶シリコンパターン６
…を形成した（第５図ｂ図示）。
(ii) 次いで、全面に厚さ2000ÅのCVD−SiO2膜、
厚さ2000Åの多結晶シリコン膜及び厚さ1000Å
のシリコン窒化膜を堆積した後、リアクテイブ
イオンエツチングを用いたフオトエツチング技
術により各膜を順次パターニングして第１多結
晶シリコンパターン６…間に該パターン６…に
一部がオーバラツプする窒化シリコンパターン
（第３絶縁膜）１０…、第２多結晶シリコンパ
ターン１１…、CVD−SiO2膜パターン１７…
を形成した（第５図ｃ図示）。つづいて、全体
を酸化処理した。この時、第２多結晶シリコン
パターン１１…の上面は耐酸化性材料であるシ
リコン窒化膜パターン１０…で覆われているた
め、第５図ｄに示く如く第２多結晶シリコンパ
ターン１１…の側端部のみに酸化膜（第４絶縁
膜）１２…が成長された。
厚さ2000Åの多結晶シリコン膜及び厚さ1000Å
のシリコン窒化膜を堆積した後、リアクテイブ
イオンエツチングを用いたフオトエツチング技
術により各膜を順次パターニングして第１多結
晶シリコンパターン６…間に該パターン６…に
一部がオーバラツプする窒化シリコンパターン
（第３絶縁膜）１０…、第２多結晶シリコンパ
ターン１１…、CVD−SiO2膜パターン１７…
を形成した（第５図ｃ図示）。つづいて、全体
を酸化処理した。この時、第２多結晶シリコン
パターン１１…の上面は耐酸化性材料であるシ
リコン窒化膜パターン１０…で覆われているた
め、第５図ｄに示く如く第２多結晶シリコンパ
ターン１１…の側端部のみに酸化膜（第４絶縁
膜）１２…が成長された。
(iii) 次いで、160℃の熱リン酸又はフレオン系の
ドライエツチング処理を行なつた。この時、露
出するシリコン窒化膜パターン５…，１０…部
分がエツチング除去され、同パターン５…，１
０…で覆われた第１、第２多結晶シリコンパタ
ーン６…，１１…の大部分の表面が露出した
（第５図ｅ図示）。つづいて第５図ｆに示す如く
全面に厚さ1500Åの白金膜１３を被着した後、
例えば550℃の窒素雰囲気中で熱処理した。こ
の時、第１、第２多結晶シリコンパターン６
…，１１…は露出表面を介して接触した白金膜
１３と化学反応して白金シリサイドに変換され
た。ひきつづき、第２多結晶シリコンパターン
１１…の側端部の酸化膜１２…上に被着された
白金はシリサイド化されずに残存するから、こ
の後王水（HCl：HNO3＝３：１）で選択的に
残存白金をエツチング除去することにより酸化
膜１２を介して自己整合的に絶縁分離された白
金シリサイド配線１４…，１５…を形成し、半
導体装置を造つた（第５図ｇ図示）。
ドライエツチング処理を行なつた。この時、露
出するシリコン窒化膜パターン５…，１０…部
分がエツチング除去され、同パターン５…，１
０…で覆われた第１、第２多結晶シリコンパタ
ーン６…，１１…の大部分の表面が露出した
（第５図ｅ図示）。つづいて第５図ｆに示す如く
全面に厚さ1500Åの白金膜１３を被着した後、
例えば550℃の窒素雰囲気中で熱処理した。こ
の時、第１、第２多結晶シリコンパターン６
…，１１…は露出表面を介して接触した白金膜
１３と化学反応して白金シリサイドに変換され
た。ひきつづき、第２多結晶シリコンパターン
１１…の側端部の酸化膜１２…上に被着された
白金はシリサイド化されずに残存するから、こ
の後王水（HCl：HNO3＝３：１）で選択的に
残存白金をエツチング除去することにより酸化
膜１２を介して自己整合的に絶縁分離された白
金シリサイド配線１４…，１５…を形成し、半
導体装置を造つた（第５図ｇ図示）。
しかして、上記実施例２によれば第１多結晶
シリコンパターン６…の形成と共にその側端部
を酸化膜７′で覆うことができ、実施例１に比
べて工程の簡略化を達成できる。また、第１の
白金シリサイド配線１４…が酸化膜７′に埋没
して形成されるため、配線の膜厚による段差を
小さくでき、第２の白金シリサイド配線１５…
の加工を更に微細化できる。しかも、これら配
線１４…，１５…上を絶縁膜を介して別の金属
配線が横切つた場合でも、その金属配線の段切
れを抑制できる。
シリコンパターン６…の形成と共にその側端部
を酸化膜７′で覆うことができ、実施例１に比
べて工程の簡略化を達成できる。また、第１の
白金シリサイド配線１４…が酸化膜７′に埋没
して形成されるため、配線の膜厚による段差を
小さくでき、第２の白金シリサイド配線１５…
の加工を更に微細化できる。しかも、これら配
線１４…，１５…上を絶縁膜を介して別の金属
配線が横切つた場合でも、その金属配線の段切
れを抑制できる。
実施例 ４
(i) まず、ｐ型シリコン基板１０１に素子分離の
ためのフイールド絶縁層１０２を形成した後、
全面に厚さ2000Åの砒素ドープしたn+型多結
晶シリコン膜、厚さ1000Åのシリコン窒化膜及
び厚さ2000ÅのCVD−SiO2膜（いずれも図示
せず）を順次堆積した。つづいて、フオトエツ
チング技術により前記各膜をパターニングして
CVD−SiO2膜パターン１０３，１０３、シリ
コン窒化膜パターン（第１絶縁膜）１０４，１
０４及び基板１０１とフイールド絶縁層１０２
の両方にまたがる第１のn+型多結晶シリコン
パターン１０５1，１０５2を形成した（第６図
ａ図示）。
ためのフイールド絶縁層１０２を形成した後、
全面に厚さ2000Åの砒素ドープしたn+型多結
晶シリコン膜、厚さ1000Åのシリコン窒化膜及
び厚さ2000ÅのCVD−SiO2膜（いずれも図示
せず）を順次堆積した。つづいて、フオトエツ
チング技術により前記各膜をパターニングして
CVD−SiO2膜パターン１０３，１０３、シリ
コン窒化膜パターン（第１絶縁膜）１０４，１
０４及び基板１０１とフイールド絶縁層１０２
の両方にまたがる第１のn+型多結晶シリコン
パターン１０５1，１０５2を形成した（第６図
ａ図示）。
(ii) 次いで、全体を酸化処理した。この時、第１
のn+型多結晶シリコンパターン１０５1，１０
５2の上面は耐酸化絶縁材料であるシリコン窒
化膜パターン１０４，１０４で覆われているた
め、第６図ｂに示す如く第１のn+型多結晶シ
リコンパターン１０５1，１０５2の側端部に酸
化膜（第２絶縁膜）１０６，１０６が成長され
ると共に、該パターン１０５1，１０５2間の露
出するシリコン基板１０１にゲート酸化膜１０
７が成長された。また、同時に基板１０１と接
触するn+型多結晶シリコンパターン１０５1，
１０５2から砒素が拡散して前記ゲート酸化膜
１０７に対して自己整合的にn+型のソース、
ドレイン領域１０８，１０９が形成された。
のn+型多結晶シリコンパターン１０５1，１０
５2の上面は耐酸化絶縁材料であるシリコン窒
化膜パターン１０４，１０４で覆われているた
め、第６図ｂに示す如く第１のn+型多結晶シ
リコンパターン１０５1，１０５2の側端部に酸
化膜（第２絶縁膜）１０６，１０６が成長され
ると共に、該パターン１０５1，１０５2間の露
出するシリコン基板１０１にゲート酸化膜１０
７が成長された。また、同時に基板１０１と接
触するn+型多結晶シリコンパターン１０５1，
１０５2から砒素が拡散して前記ゲート酸化膜
１０７に対して自己整合的にn+型のソース、
ドレイン領域１０８，１０９が形成された。
(iii) 次いで、全面に厚さ2000Åの多結晶シリコン
膜１１０及び厚さ1000Åのシリコン窒化膜１１
１を堆積した（第６図ｃ図示）。つづいて、リ
アクテイブイオンエツチングを用いたフオトエ
ツチング技術により上記各膜１１０，１１１及
びCVD−SiO2膜パターン１０３，１０３を順
次パターニングして第１のn+型多結晶シリコ
ンパターン１０５1，１０５2間にシリコン窒化
膜パターン（第３絶縁膜）１１２、第２多結晶
シリコンパターン１１３及びCVD−SiO2膜パ
ターン１０３′，１０３′を形成した（第６図ｄ
図示）。
膜１１０及び厚さ1000Åのシリコン窒化膜１１
１を堆積した（第６図ｃ図示）。つづいて、リ
アクテイブイオンエツチングを用いたフオトエ
ツチング技術により上記各膜１１０，１１１及
びCVD−SiO2膜パターン１０３，１０３を順
次パターニングして第１のn+型多結晶シリコ
ンパターン１０５1，１０５2間にシリコン窒化
膜パターン（第３絶縁膜）１１２、第２多結晶
シリコンパターン１１３及びCVD−SiO2膜パ
ターン１０３′，１０３′を形成した（第６図ｄ
図示）。
(iv) 次いで、全体を酸化処理した。この時、第２
の多結晶シリコンパターン１１３の上面は耐酸
化性絶縁材料であるシリコン窒化膜パターン１
１２で覆われているため、第６図ｅに示す如
く、同パターンの周側端部のみに酸化膜（第４
絶縁膜）１１４が成長された。なお、この酸化
工程において第１のn+型多結晶シリコンパタ
ーン１０５1，１０５2はシリコン窒化膜パター
ン１０４，１０４で覆われているため、全く酸
化されることはない。つづいて、160℃の熱リ
ン酸又はフレオン系のドライエツチング処理を
行なつた。この時、露出したシリコン窒化膜パ
ターン１０４，１０４，１１２部分がエツチン
グ除去され、同パターン１０４，１０４，１１
２で覆われた第１のn+型多結晶シリコンパタ
ーン１０５1，１０５2、第２の多結晶シリコン
パターン１１３の大部分の表面が露出した（第
６図ｆ図示）。
の多結晶シリコンパターン１１３の上面は耐酸
化性絶縁材料であるシリコン窒化膜パターン１
１２で覆われているため、第６図ｅに示す如
く、同パターンの周側端部のみに酸化膜（第４
絶縁膜）１１４が成長された。なお、この酸化
工程において第１のn+型多結晶シリコンパタ
ーン１０５1，１０５2はシリコン窒化膜パター
ン１０４，１０４で覆われているため、全く酸
化されることはない。つづいて、160℃の熱リ
ン酸又はフレオン系のドライエツチング処理を
行なつた。この時、露出したシリコン窒化膜パ
ターン１０４，１０４，１１２部分がエツチン
グ除去され、同パターン１０４，１０４，１１
２で覆われた第１のn+型多結晶シリコンパタ
ーン１０５1，１０５2、第２の多結晶シリコン
パターン１１３の大部分の表面が露出した（第
６図ｆ図示）。
(v) 次いで、第６図ｇに示す如く全面に厚さ1500
Åの白金膜１１５を被着した後、例えば550℃
の窒素雰囲気中で熱処理した。この時、第１の
n+型多結晶シリコンパターン１０５1，１０５
２、第２の多結晶シリコンパターン１１３は露
出面を介して接触した白金膜１１５と化学反応
して白金シリサイドに変換され、n+型のソー
ス、ドレイン領域１０８，１０９とダイレクト
コンタクトされた白金シリサイドのソース、ド
レイン取出し配線１１６，１１７、及びこれら
配線１１６，１１７に対して酸化膜１０６，１
０６で自己整合的に絶縁分離された白金シリサ
イドのゲート電極１１８が形成されMOS型半
導体装置が造られた（第６図ｈ図示）。なお、
白金シリサイドのゲート電極１１８の周側端部
の酸化膜１１４上に被着された白金はシリサイ
ド化されずに残存するから、この後王水
（HCl：HNO3＝３：１）で選択的に残存白金
をエツチング除去した。
Åの白金膜１１５を被着した後、例えば550℃
の窒素雰囲気中で熱処理した。この時、第１の
n+型多結晶シリコンパターン１０５1，１０５
２、第２の多結晶シリコンパターン１１３は露
出面を介して接触した白金膜１１５と化学反応
して白金シリサイドに変換され、n+型のソー
ス、ドレイン領域１０８，１０９とダイレクト
コンタクトされた白金シリサイドのソース、ド
レイン取出し配線１１６，１１７、及びこれら
配線１１６，１１７に対して酸化膜１０６，１
０６で自己整合的に絶縁分離された白金シリサ
イドのゲート電極１１８が形成されMOS型半
導体装置が造られた（第６図ｈ図示）。なお、
白金シリサイドのゲート電極１１８の周側端部
の酸化膜１１４上に被着された白金はシリサイ
ド化されずに残存するから、この後王水
（HCl：HNO3＝３：１）で選択的に残存白金
をエツチング除去した。
しかして、上記実施例４によれば第２の多結
晶シリコンパターン１１３の周側端部に成長し
た酸化膜１１４の膜厚によつて、白金シリサイ
ドのソース、ドレイン取出し配線１１６，１１
７と白金シリサイドのゲート電極１１８とが自
己整合的に絶縁分離され、しかもその分離長さ
は上記酸化膜１１４の膜厚により制御できる。
したがつて、ソース、ドレイン取出し配線１１
６，１１７とゲート電極１１８の間隔を0.1〜
0.3μｍと従来のフオトエツチング技術では不可
能とされていた寸法にまで狭めることができ、
ひいては高集積度のMOS型半導体装置を得る
ことができる。また、第１のn+型多結晶シリ
コンパターン１０５1，１０５2をソース、ドレ
イン領域の拡散源とし、かつ該パターン１０５
１，１０５2側端部にゲート電極に対する絶縁膜
としての酸化膜１０６，１０６を成長させるこ
とによつて、n+型ソース、ドレイン領域１０
８，１０９をゲート電極１１８に対して自己整
合的に形成できる。更に、上記実施例４によれ
ば簡単な手段で白金シリサイド化したソース、
ドレイン取出し配線１１６，１１７及びゲート
電極１１８を形成できるため、それらのシート
抵抗を高濃度不純物ドープ多結晶シリコンから
なるそれに比べて約1/10以下にでき、動作速度
を改善したMOS型半導体装置を得ることがで
きる。
晶シリコンパターン１１３の周側端部に成長し
た酸化膜１１４の膜厚によつて、白金シリサイ
ドのソース、ドレイン取出し配線１１６，１１
７と白金シリサイドのゲート電極１１８とが自
己整合的に絶縁分離され、しかもその分離長さ
は上記酸化膜１１４の膜厚により制御できる。
したがつて、ソース、ドレイン取出し配線１１
６，１１７とゲート電極１１８の間隔を0.1〜
0.3μｍと従来のフオトエツチング技術では不可
能とされていた寸法にまで狭めることができ、
ひいては高集積度のMOS型半導体装置を得る
ことができる。また、第１のn+型多結晶シリ
コンパターン１０５1，１０５2をソース、ドレ
イン領域の拡散源とし、かつ該パターン１０５
１，１０５2側端部にゲート電極に対する絶縁膜
としての酸化膜１０６，１０６を成長させるこ
とによつて、n+型ソース、ドレイン領域１０
８，１０９をゲート電極１１８に対して自己整
合的に形成できる。更に、上記実施例４によれ
ば簡単な手段で白金シリサイド化したソース、
ドレイン取出し配線１１６，１１７及びゲート
電極１１８を形成できるため、それらのシート
抵抗を高濃度不純物ドープ多結晶シリコンから
なるそれに比べて約1/10以下にでき、動作速度
を改善したMOS型半導体装置を得ることがで
きる。
なお、本発明はMOS型半導体装置の配線形
成に限らず、SITやバイポーラ型半導体装置、
I2L等の配線形成にも同様な効果を発揮できる。
成に限らず、SITやバイポーラ型半導体装置、
I2L等の配線形成にも同様な効果を発揮できる。
以上詳述した如く、本発明によれば配線間隔を
縮小できると共にそれら配線間を良好に絶縁で
き、更に多層配線構造が可能となり、もつて高集
積化、高信頼性を達成した半導体集積回路の製造
方法を提供できるものである。
縮小できると共にそれら配線間を良好に絶縁で
き、更に多層配線構造が可能となり、もつて高集
積化、高信頼性を達成した半導体集積回路の製造
方法を提供できるものである。
第１図ａ〜ｇは本発明の実施例１における半導
体装置の配線形成を説明する工程断面図、第２
図、第３図は夫々前記実施例１の変形例を示す配
線の断面図、第４図ａ〜ｇは本発明の実施例２に
おける半導体装置の配線形成を説明する工程断面
図、第５図ａ〜ｇは本発明の実施例３における半
導体装置の配線形成を説明する工程断面図、第６
図ａ〜ｈは本発明の実施例４におけるMOS型半
導体装置の製造を説明する工程断面図である。 １……半導体基板、２……フイールド絶縁層、
５……シリコン窒化膜パターン（第１絶縁膜）、
６……第１多結晶シリコンパターン、７，７′…
…酸化膜（第２絶縁膜）、８……多結晶シリコン
膜（導電体膜）、１０……シリコン窒化膜パター
ン（第３絶縁膜）、１１……第２多結晶シリコン
パターン、１２……酸化膜（第４絶縁膜）、１３
……白金膜、１４，１４′，１５，１５′……白金
シリサイド配線、１０１……ｐ型シリコン基板、
１０２……フイールド絶縁層、１０４……シリコ
ン窒化膜パターン（第１絶縁膜）、１０５1，１０
５2……第１のn+型多結晶シリコンパターン、１
０６……酸化膜（第２絶縁膜）、１０７……ゲー
ト酸化膜、１０８……n+型ソース領域、１０９
……n+型ドレイン領域、１１０……多結晶シリ
コン膜（導電体膜）、１１２……シリコン窒化膜
パターン（第３絶縁膜）、１１３……第２多結晶
シリコンパターン、１１４……酸化膜（第４絶縁
膜）、１１５……白金膜、１１６……白金シリサ
イドのソース取出し配線、１１７……白金シリサ
イドのドレイン取出し配線、１１８……白金シリ
サイドのゲート電極。
体装置の配線形成を説明する工程断面図、第２
図、第３図は夫々前記実施例１の変形例を示す配
線の断面図、第４図ａ〜ｇは本発明の実施例２に
おける半導体装置の配線形成を説明する工程断面
図、第５図ａ〜ｇは本発明の実施例３における半
導体装置の配線形成を説明する工程断面図、第６
図ａ〜ｈは本発明の実施例４におけるMOS型半
導体装置の製造を説明する工程断面図である。 １……半導体基板、２……フイールド絶縁層、
５……シリコン窒化膜パターン（第１絶縁膜）、
６……第１多結晶シリコンパターン、７，７′…
…酸化膜（第２絶縁膜）、８……多結晶シリコン
膜（導電体膜）、１０……シリコン窒化膜パター
ン（第３絶縁膜）、１１……第２多結晶シリコン
パターン、１２……酸化膜（第４絶縁膜）、１３
……白金膜、１４，１４′，１５，１５′……白金
シリサイド配線、１０１……ｐ型シリコン基板、
１０２……フイールド絶縁層、１０４……シリコ
ン窒化膜パターン（第１絶縁膜）、１０５1，１０
５2……第１のn+型多結晶シリコンパターン、１
０６……酸化膜（第２絶縁膜）、１０７……ゲー
ト酸化膜、１０８……n+型ソース領域、１０９
……n+型ドレイン領域、１１０……多結晶シリ
コン膜（導電体膜）、１１２……シリコン窒化膜
パターン（第３絶縁膜）、１１３……第２多結晶
シリコンパターン、１１４……酸化膜（第４絶縁
膜）、１１５……白金膜、１１６……白金シリサ
イドのソース取出し配線、１１７……白金シリサ
イドのドレイン取出し配線、１１８……白金シリ
サイドのゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に直接もしくは絶縁層を介して
上面が耐酸化性絶縁材料からなる第１絶縁膜、側
端部が第２絶縁膜で覆われた多結晶シリコンもし
くは非晶質シリコンからなる複数の第１導電体パ
ターンを所望間隔あけて形成する工程と、この第
１導電体パターンを含む全体に導電体膜を被覆す
る工程と、この導電体膜上に前記第１絶縁膜に対
して選択エツチング性を有する第３絶縁膜を選択
的に形成した後、該第３絶縁膜をマスクとして前
記導電体膜を選択エツチングして前記第１導電体
パターン間の１箇所以上に第２導電体パターンを
形成する工程と、この第２導電体パターンの側端
部に前記第１絶縁膜に対して選択エツチング性を
有する第４絶縁膜を形成した後、耐酸化性絶縁材
料からなる露出した第１絶縁膜をエツチング除去
して第１導電体パターンの大部分を露出させる工
程と、全面に金属膜を被覆して多結晶シリコンも
しくは非晶質シリコンからなる第１導電体パター
ンを自己整合的にメタルシリサイド化する工程と
を具備したことを特徴とする半導体集積回路の製
造方法。 ２ 半導体基板上に直接もしくは絶縁層を介して
上面がシリコン酸化膜と耐酸化性絶縁膜の積層構
造からなる第１絶縁膜、側端部が第２絶縁膜で覆
われた複数の第１導電体パターンを所望間隔あけ
て形成する工程と、この第１導電体パターンを含
む全体に多結晶シリコンもしくは非晶質シリコン
からなる導電体膜を被覆する工程と、この導電体
膜上に耐酸化性絶縁材料からなる第３絶縁膜を選
択的に形成した後、該第３絶縁膜をマスクとして
前記導電体膜を選択エツチングして前記第１導電
体パターン間の１箇所以上に第２導電体パターン
を形成する工程と、この第２導電体パターンの側
端部に前記第３絶縁膜に対して選択エツチング性
を有する第４絶縁膜を形成した後、前記第１絶縁
膜の上層を構成する露出した耐酸化性絶縁膜及び
前記第３絶縁膜をエツチング除去して第２導電体
パターンの大部分を露出させる工程と、全面に金
属膜を被覆して多結晶シリコンもしくは非晶質シ
リコンからなる第２導電体パターンを自己整合的
にメタルシリサイド化する工程とを具備したこと
を特徴とする半導体集積回路の製造方法。 ３ 半導体基板上に直接もしくは絶縁層を介して
上面が耐酸化性絶縁材料からなる第１絶縁膜、側
端部が第２絶縁膜で覆われた多結晶シリコンもし
くは非晶質シリコンからなる複数の第１導電体パ
ターンを所望間隔あけて形成する工程と、この第
１導電体パターンを含む全体に多結晶シリコンも
しくは非晶質シリコンからなる導電体膜を被覆す
る工程と、この導電体膜上に耐酸化性絶縁材料か
らなる第３絶縁膜を選択的に形成した後、該第３
絶縁膜をマスクとして前記導電体膜を選択エツチ
ングして前記第１導電体パターン間の１箇所以上
に第２導電体パターンを形成する工程と、この第
２導電体パターンの側端部に前記第３絶縁膜に対
して選択エツチング性を有する第４絶縁膜を形成
した後、耐酸化性絶縁材料からなる露出した第
１、第３絶縁膜をエツチング除去して第１、第２
導電体パターンの大部分を露出させる工程と、全
面に金属膜を被覆して多結晶シリコンもしくは非
晶質シリコンからなる第１、第２導電体パターン
を自己整合的にメタルシリサイド化する工程とを
具備したことを特徴とする半導体集積回路の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9690881A JPS57211251A (en) | 1981-06-23 | 1981-06-23 | Manufacture of semiconductor integrated circuit |
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| DE8282105505T DE3277345D1 (en) | 1981-06-23 | 1982-06-23 | Method of forming electrically conductive patterns on a semiconductor device, and a semiconductor device manufactured by the method |
| EP82105505A EP0070402B1 (en) | 1981-06-23 | 1982-06-23 | Method of forming electrically conductive patterns on a semiconductor device, and a semiconductor device manufactured by the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9690881A JPS57211251A (en) | 1981-06-23 | 1981-06-23 | Manufacture of semiconductor integrated circuit |
Publications (2)
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|---|---|
| JPS57211251A JPS57211251A (en) | 1982-12-25 |
| JPS639748B2 true JPS639748B2 (ja) | 1988-03-01 |
Family
ID=14177454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9690881A Granted JPS57211251A (en) | 1981-06-23 | 1981-06-23 | Manufacture of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57211251A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274359A (ja) * | 1985-04-01 | 1986-12-04 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 小型コンタクト無しｒａｍセル |
| JPH0799745B2 (ja) * | 1985-09-30 | 1995-10-25 | 日本電気株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127688A (en) * | 1978-03-28 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
| JPS54154966A (en) * | 1978-05-29 | 1979-12-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor electron device |
-
1981
- 1981-06-23 JP JP9690881A patent/JPS57211251A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127688A (en) * | 1978-03-28 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
| JPS54154966A (en) * | 1978-05-29 | 1979-12-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor electron device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211251A (en) | 1982-12-25 |
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