JPS6260812B2 - - Google Patents

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JPS6260812B2
JPS6260812B2 JP54173939A JP17393979A JPS6260812B2 JP S6260812 B2 JPS6260812 B2 JP S6260812B2 JP 54173939 A JP54173939 A JP 54173939A JP 17393979 A JP17393979 A JP 17393979A JP S6260812 B2 JPS6260812 B2 JP S6260812B2
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JP
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polycrystalline silicon
titanium
tantalum
silicide
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Josefu Reuinsutein Haiman
Purasado Muraaka Sheamu
Kumaa Shinha Ashoku
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AT&T Technologies Inc
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Publication of JPS6260812B2 publication Critical patent/JPS6260812B2/ja
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Description

【発明の詳細な説明】 本発明は半導体の基体上に導電パターンを形成
する方法に関する発明である。
半導体集積回路とこのような回路の設計、製造
及び動作の方法は周知である。このような回路に
共通するものは、パターン化された導電材料の多
重層によつて異なる導電型の種々の領域が相互接
続されているエピタキシヤル成長単結晶層であ
る。
層として用いるには種々の導電材料が入手可能
である。例えば、金、銅、アルミニウム、多結晶
シリコン、及び種々の金属合金は全て或る程度ま
で適する。他方、各々はその欠点を有する。
大規模集積回路（LSI）MOSFET技術では、
多結晶シリコンはエピタキシヤル層に密接する導
電層のための標準的材料になつている。典型的に
は、多結晶シリコン層は、典型的にシリコン二酸
化物の絶縁層によつて第２の導電上層から分離さ
れている第１の層である。しかし、多結晶シリコ
ンは比較的高抵抗率を呈し、多結晶シリコン通路
の長さが結果として制限される。例えば、集積回
路チツプの種々の機能区域は、多結晶シリコンに
よつて直接相互接続することができない。むし
ろ、各区域からの伝導は、第２の上層から形成さ
れるアルミニウム母線バーへ行なわれる。同様
に、LSI高速回路は高導電率の入出力線を必要と
する。この要件で、このような用途の材料として
多結晶シリコンが除外されるようになる。アルミ
ニウム電力線が必要で、これはしばしばチツプ内
にアルミニウム接合パツドを必要とする。本質的
に、追加のアルミニウム区域は空間をむだにし、
並行なアルミニウム導体は問題をもたらすように
なる。
常套的な多結晶シリコンに代るための比較的高
導電率の材料は、例えば、30から50％までの半導
体メモリーセル寸法の減少をもたらすことができ
る。
本発明によれば、半導体装置はチタン珪化物又
はタンタル珪化物の上層を有する多結晶シリコン
の導電パターンを含む。導電パターンは、多結晶
シリコンの層を被着し、多結晶シリコン上にチタ
ン又はタンタルを被着し、かつ余剰の多結晶シリ
コンを残してチタン珪化物又はタンタル珪化物を
それぞれ与えるために焼結することによつて形成
されうる。
チタン珪化物及びタンタル珪化物は、多結晶シ
リコンの比較的薄い層とともに使用したとき高導
電率を保つことが判つた。更に、シリコン二酸化
物の層が、アルミニウム金属化層のような更なる
導電層の絶縁を与えるため酸化雰囲気中での熱処
理により容易に形成されることができる。余剰の
多結晶シリコンがなければ、例えば、容易にエツ
チングされないチタンの酸化物が形成されて、金
属化とシリコン層間で接触が行なわれるのを妨げ
る。本発明では、常套的なエツチング法に容易に
なじみやすいシリコン二酸化物層が容易に形成す
ることができる。
ところで、本発明の実施例が、添付図面を参照
して例によつて説明される。
第１図は半導体チツプ組立体の斜視図を示す。
組立体は基板１１を含む。基板１１は、電気導体
１５の太陽光線状（sunburst）パターンを間に
挟んでいる層１２及び１３を含む。層１２は、導
体１５の内側端を露出させる、中心にあけられた
矩形孔１６を有する。
半導体集積回路チツプ２０が、孔１６によつて
露出されている層１３の部分に取付けられてい
る。チツプ２０は、電気導体１５の露出した内側
端に対する外部接続のための電気ランド２２をそ
の周囲に含む。
集積回路チツプ２０は、それに画成された多重
機能区域（図面では見えない）を有する。これら
の区域は、チツプ２０の表面上に形成された導電
材料からなるパターン化層で画成された導体によ
つて互に、かつランド２２に相互接続されてい
る。これらの層は、シリコン二酸化物層によつて
他のもの及びチツプのエピタキシヤル層から電気
的に絶縁されている。勿論、導電層の部分とエピ
タキシヤル層の種々の領域との間の接触は貫通接
続を必要とする。本明細書での用語「貫通接続」
は、導電材料からなる一方の層をエピタキシヤル
層から分離している他方の層を通る、導電材料の
一方の層からの導電通路を意味する。ランド２２
と導体１５の内側端との間で接続が行なわれる
と、封入物（図示せず）が開口１６上の所定位置
に固着される。
第１図の自由形の区域３０はチツプ２０の代表
的区域で、この区域に注目してみる。第２図及び
第３図は、チツプを構成している複数の層を露出
させるように切り取つた区域３０を示す。下部層
４０はシリコンからなり、その上にはシリコン二
酸化物からなる電気絶縁層４１が、典型的に酸化
雰囲気中で加熱することによつて形成されてい
る。この工程は、第４図の上部ブロツクによつて
表わされている。層４０は厚さ10〜20ミクロンの
エピタキシヤル成長層を都合よく含み、酸化物層
は500〜9000オングストロームの厚さを有する。
次の層４２は、化学的気相堆積（CVD）によ
つて形成された多結晶シリコンからなり、約5000
オングストロームの厚さを有する（第４図の第２
のブロツク）。約1000オングストロームのチタン
からなる層が多結晶シリコン上に被着され、次に
第４図の第３のブロツクにより示されるように約
900℃の温度で焼結される。この工程はチタン珪
化物（TiSi2）からなる約2500オングストローム層
４３を形成する。
チタン珪化物層４３は次に、第４図の上から第
４番目のブロツクによつて示されるようにSiO2
層４４を形成するため1000℃の酸素雰囲気中で40
分間加熱される。
次の工程では、第４図の第５番目のブロツクに
より示されるようにSiO2層４４にパターンをエ
ツチングする。エツチングは、例えば、SiO2に
一般に使用されるエツチング剤（エツチヤント）
であるC2F6（55％）及びCHF3（45％）を含んで
いるグロー放電プラズマにさらすことによつてマ
スクを介して行なわれ、第３図に４５で示される
ように層に孔を形成する。第４図の最後の２つの
ブロツクに示されるように、アルミニウムの0.5
％Cu、２％Siの合金からなる厚さ１μの層４６
がスパツタ銃被着により被着されて、例えば
CCl4、BCl3及びHeのプラズマでエツチングされ
る。第３図の構造は、TiSi2がその下に多結晶シ
リコンの層のないとき形成される先行技術の方法
によつては実現することができない。即ち、その
下に多結晶シリコンのない場合は、この金属珪化
物の表面はその金属で飽和しているから該珪化物
の表面を酸化するとシリコンの酸化物と共に金属
の酸化物が生じることとなる。この金属酸化物、
例えばチタンやタンタルの酸化物は、耐エツチン
グ特性が強く、非常にエツチングしにくい。又金
属はこの酸化により費消されるから金属珪化物の
電気的な導電特性も劣化することとなる。尚、後
述するが、モリブデンやタングステンの酸化物は
揮発性であるので、本発明の金属珪化物層として
は用いることができない。
多結晶シリコン層の一つの目的は、TiSi2への
Tiの反応のためのシリコン源を与えることにあ
る。別の目的は、合成物TiSi2と多結晶シリコン
の後の酸化のためのシリコン源としてSiO2を形
成することにある。従つて、この目的に対して
は、厚さ1000オングストローム以上の多結晶シリ
コンの層を守るために、酸化を行なう周囲の高温
度にさらす後の装置処理工程を通じて高導電率を
保つことが好ましい。1000オングストローム以下
の厚さの層では、多結晶シリコンに好ましくない
欠陥が生じる。1000オングストロームのチタン層
では、１オーム／１平方の抵抗率を有する2000オ
ングストローム以上のTiSi2層が形成される。
TiSi2層は応力割れをなくするため5000オングス
トローム以下の厚さを好ましく有する。
TiSi2の代りにTaSi2を使用する処理は、H2又
はAr中で1000℃又はそれ以上で焼結することに
よつてTaSi2が形成されるという点で同じであ
る。TaSi2は900℃で焼結されることができる
が、抵抗率はより高い。更に、酸化は、TiSi2の
場合のような乾燥酸素ではなくスチーム中で行な
われる。多結晶シリコン上のTaSi2は、1100℃ま
での温度での乾燥雰囲気においては酸化しない。
タンタルの使用に適する処理の変更は第４図のカ
ツコ内に示されている。
モリブデン及びタングステン珪化物のような他
の関係する珪化物は、それらが集積回路を処理す
るため通常使用される高温度で揮発性である
MoO3及びWO3を形成するので使用することがで
きない。
以上は上記TaSi2系で製造されたIGFETの特別
の例である。
出発材料は、100面を有し、かつ７オームcmの
抵抗率にほう素でドープされた単結晶Siの基板で
ある。Si基板は、厚さ350オングストロームの酸
化物を成長するために、乾燥酸素周囲雰囲気中で
30分間（1000℃）で熱酸化される。この酸化物上
には、680℃でシランとアンモニアとの混合物か
らの化学的気相堆積によつてSi3N4の薄膜が被着
される。ウエフアの能動デバイス区域上のレジス
トを残すように標準的フオトリゾグラフ法を使用
してホトレジスト層がパターンに画成される。従
つて、CF4及びO2の混合物中でrf―グロー放電を
使用して、画成された非能動「フイールド」区域
からSi3N4がエツチングされる。エツチングされ
た区域は、30KVの電圧に加速された総量1.5×
1013イオン／１cm2までのほう素イオンが注入され
る。この工程により、非能動フイールド区域に高
閾値電圧を有する大きくＰ―ドープしたチヤンネ
ルストツプが形成される。次に、酸素プラズマ中
でレジストが取り去られ、フイールド領域の薄い
酸化物の露出区域が緩衝されたHFの溶液中で裸
のSiまでエツチングされる。Si3N4膜によつてマ
スクされた能動区域では、ウエフアは注入される
Ｂイオンを打込むため20分間1100℃で10パーセン
トのO2と90パーセントのN2との混合物を受け、
次に厚さ10000オングストロームのフイールド酸
化物を形成するため430分間1000℃でスチーム周
囲雰囲気を受ける。マスクされた区域は、能動ゲ
ート区域のSiまで、緩衝されたHF、熱いH3PO4
（180℃）及び緩衝したHF中で順次エツチングす
ることによつて清掃される。次に、ゲート酸化物
の550オングストロームの厚さが42分間O2と３パ
ーセントのHClとの混合物において1000℃で成長
される。酸化物は、Si／Si―O2界面の最適の電気
特性を与えるため、また1000℃でArにおいて半
時間もとの場所で焼鈍される。MOSFETの閾値
電圧を調整するために、ゲート区域のSiは５×
1011cm-2の量まで3KeVでＢが注入される。
5000オングストロームの厚さの多結晶Si層が
650℃でのSiH4からの低圧CVDによつて被着さ
れ、その後多結晶Siは拡散源としてPBr3を使用
して60分間1000℃で燐が拡散される。この工程の
際、燐を含むSiO2の薄膜が多結晶Si上に形成され
る。この酸化物は、10分間50部のH2Oと１部の
HFとの混合物においてエツチングすることによ
つて除去される。厚さ1000オングストロームの
Taの薄膜がマグネトロンスパツタ源を使用して
多結晶Si上に被着される。この膜は次に、約2500
オングストロームのTaSiを形成するため、純粋
のAr又はN2中で30分間1000℃で焼鈍される。約
2000オングストロームの多結晶Siは使い尽されて
3000オングストロームの多結晶SiがTaSi2の下に
残る。この合成構成のシート抵抗は２オーム／平
方以下である。焼鈍雰囲気は酸素又は湿気がない
ことが重要で、そうでないと、Taの酸化物が形
成されて焼結反応が完了しない。
ホトレジストからなるマスク層の所望のパター
ンは標準的リソグラフ法を使用してTaSi2上に形
成される。TaSi2と多結晶Siの層は次に、150ミリ
トールの圧力と200ワツトの電力で、CF4と８％
のO2のプラズマ中でエツチングされる。この混
合物では、TaSi2のエツチング速度は500オング
ストローム／分であり、多結晶Si層のそれは約
1000オングストローム／分である。このエツチン
グ後、ホトレジストが除去されてウエフアが清浄
される。
MOSFETのソース及びドレイン領域は、薄い
酸化物層を通じて30KVで７×1015cm-2の量の砒
素をイオン注入することによつて形成される。
TaSi2／多結晶Siの上記画成区域とフイールド領
域の薄い酸化物は砒素注入に対するマスクとして
働く。酸化物の薄い層は10分間1000℃のスチーム
中で珪化区域上に成長される。ウエフアの上面は
ホトレジストで被覆され、種々の層が以下の順序
でウエフアの裏からエツチングされる。
SiO2（緩衝したHF、２分）、多結晶Si（25対１
のH2O：HF中の１％CrO3、５分）、及びSiO2
（緩衝したHF、10分）燐でドープした１μの厚さ
のSiO2の層（７％Ｐ―ガラス）が、480℃での
SiH4、O2及びPH3の反応を使用して被着される。
この酸化物は、平滑な位相を得るために窒素中で
15分間1100℃で流される。窓（孔）が、ソース及
びドレイン区域の拡散されたSiとTaSi2ゲートま
でＰ―ガラスに開口される。ウエフアは30分間
PB3中で1000℃でゲツターされる。この工程は、
ウエフアの能動表面区域からウエフアの裏までの
望ましくない重金属不純物を除くのを助ける。窓
は１乃至３分間30：１のH2O：BHF中で処理さ
れ、その後ウエフアはゲート酸化物の低補促不安
定を減ずるため30分間H2中で700℃で焼鈍され
る。
厚さ0.7μのAl0.5％Cuからなる上部金属化層が
スパツタ銃を使用して被着される。この金属は、
接触、相互接続及び接合パツトを形成するためフ
オトリゾグラフ及び標準的化学エツチングを使用
して画成される。ウエフアの上面はホトレジスト
で被覆され、次にゲツターの際ウエフアの裏に形
成された燐ドープSi層が20分間50ワツトでCF4と
８％O2の混合物中でプラズマエツチングするこ
とによつて除去され、それに続いて、レジストが
10分間100ワツトでO2プラズマ中で取り去られ
る。ウエフアはオーミツク接触を確実にし、かつ
ゲート酸化物の表面状態を焼鈍するため半時間
450℃でH2中で焼鈍される。１μの厚さのSi―Ｎ
の最終受動層が、330℃でのSiH、NH3及びＡの
混合物からのプラズマ増強化学蒸着により被着さ
れる。接合パツド域がCF4／O2プラズマ中でSi―
Ｎをエツチングすることによつて開口される。
ウエフアの裏が清浄されてAuが後に続くTiの
膜が後の蒸着によつて被着される。装置はテスト
され、チツプに分離された後、Au、Si共融合金
で金属化したミニセラミツクにチツプの裏を接合
し、かつAl接合パツトとデユアル・イン・ライ
ン（dual―in―line）ピンへ導びいているパツケ
ージ上の金属化相互接続とにAu線を接合するこ
とによつてパツケージされる。ハーメチツクパツ
ケージが、乾燥N2雰囲気中で上部蓋板（図示せ
ず）を半田付けすることによつて完成される。装
置の製造のため、多結晶シリコン層は形成すべき
ゲートの閾値電圧によりＮ又はＰでドープされ
る。それで、ドープされない多結晶シリコンは、
それがその高抵抗率によるゲート酸化物の厚さ
（容量）に有効に加わるため使用することができ
ない。
【図面の簡単な説明】
第１図は、半導体集積回路チツプ組立体の斜視
図である。第２図及び第３図は、第１図にパツケ
ージされて示されたチツプの部分の破断図であ
る。第４図は、第１図のチツプを作るための過程
のブロツク図である。
【表】

Claims (1)

  1. 【特許請求の範囲】 １ 多結晶シリコン層を被着し、該多結晶シリコ
    ン上にチタン又はタンタルを被着し、余剰の多結
    晶シリコン上にチタン珪化物又はタンタル珪化物
    の層を夫々形成すべく焼結し、該チタン珪化物又
    はタンタル珪化物の層を酸化雰囲気中で加熱して
    該珪化物の層上にシリコンの二酸化物層を形成す
    ると共に、この酸化のプロセスにおいて、前記余
    剰の多結晶シリコン層が、チタン酸化物又はタン
    タル酸化物の形成を妨げるようにシリコンの供給
    源として作用するようにした、半導体の基体上に
    導電パターンを形成する方法。 ２ 特許請求の範囲第１項に記載の方法におい
    て、チタンが被着され、焼結が約900℃で行わ
    れ、酸化雰囲気が実質的に乾燥していることを特
    徴とする、半導体の基体上に導電パターンを形成
    する方法。 ３ 特許請求の範囲第１項に記載の方法におい
    て、タンタルが被着され、焼結が1000℃以上で行
    われ、酸化雰囲気がスチームを含むことを特徴と
    する、半導体の基体上に導電パターンを形成する
    方法。
JP17393979A 1978-12-29 1979-12-28 Semiconductor device and method of fabricating same Granted JPS55108752A (en)

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