SE439214B - Forfarande for framstellning av ett elektriskt ledande monster, innefattande ett skikt av titan- eller tantalsilicid, over ett skikt av polykristallint kisel - Google Patents

Forfarande for framstellning av ett elektriskt ledande monster, innefattande ett skikt av titan- eller tantalsilicid, over ett skikt av polykristallint kisel

Info

Publication number
SE439214B
SE439214B SE7910379A SE7910379A SE439214B SE 439214 B SE439214 B SE 439214B SE 7910379 A SE7910379 A SE 7910379A SE 7910379 A SE7910379 A SE 7910379A SE 439214 B SE439214 B SE 439214B
Authority
SE
Sweden
Prior art keywords
layer
electrically conductive
silicide
areas
thickness
Prior art date
Application number
SE7910379A
Other languages
English (en)
Other versions
SE7910379L (sv
Inventor
H J Levinstein
S P Murarka
A K Sinha
Original Assignee
Western Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co filed Critical Western Electric Co
Publication of SE7910379L publication Critical patent/SE7910379L/sv
Publication of SE439214B publication Critical patent/SE439214B/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/14—Schottky barrier contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Conductive Materials (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)

Description

15 20 25 35 H0 7910379~2 ...2.. inom polykisel. Ledningen från varje omrâde ledes i stället till en aluminiumsamlingsskena bildad av det andra överliggande skiktet. Likartat fordrar LSI-höghastighetskretsar ingångs-utgångs- linjer med hög konduktivitet. Detta krav medför att polykisel ej kan användas såsom ett material för sådana ändamål. Aluminiumpul- verlínjer fordras och detta fordrar ofta aluminiumbindningsdynor inuti brickan. De ytterligare aluminiumområdena utgör väsentligen förlorat utrymme och parallella aluminiumledare skapar utbytes- problem.
Om ett material av relativt hög elektrisk ledningsförmâga skulle ersätta konventionella polykisel, skulle detta exempelvis kunna leda till en storleksreduktion för en halvledarminnescell av 30 - 50 %.
Föreliggande uppfinning avser ett förfarande för framställ- ning av ett elektriskt ledande mönster på en halvledarkropp inne- fattande avsättning av ett skikt av polykristallin kisel, avsätt- ning av ett skikt av silicidbildande metall på det polykristallina kislet och sintring för ästadkommande av ett skikt av silicid över ett överskott av polykristallin kisel, kännetecknat därav, att metallen utgöres av titan eller tantal och att silicidskiktet upphettas i en oxiderande atmosfär för bildning av ett skikt av kiseldioxid över silicidskiktet. Med detta förfarande kan sålunda en halvledaranordning innefattande ett elektriskt ledande mönster av polykristallin kisel med ett överliggande skikt av titansilígid eller tantalsilicid erhållas. .
Enligt uppfinningen har det överraskande visat sig att titan- silisid och tantalsilieid bibehåller hög elektrisk ledningsförmåga när den användes med ett relativt tunt skikt av polykisel. Vidare kan ett skikt av kiseldioxid lätt framställas genom värmebehand- ling i en oxiderande atmosfär för åstadkommande av isolering för ytterligare ett elektriskt ledande skikt, såsom ett aluminiummetal- liseringsskikt. Utan överskottet av polykisel skulle en oxid av exempelvis titan bildas, som ej etsas lätt, varigenom det effektivt förhindras att kontakter genomföres mellan metalliseringen och ki- selskiktet. Enligt uppfinningen kan ett kiseldioxidskikt lätt bil- das som lätt kan utsättas för konventionell etsningsteknik.
Uppfinningen förklaras närmare med hänvisning till den bifo- gade ritningen, varpä fig. l visar en projektionsvy av en bricka med en integrerad halvledarkrets; fig. 2 och 5 visar vyer av bort- skurna partier av brickan visad i fig. 1; och fíg. N visar ett kf! 10 15 20 30 35 H0 7910379-2 blockdiagram över ett förfarande för framställning av brickan i rim. 1.
Fig. l visar en projektionsvy av en halvledarbricka. Denna an- ordning innefattar ett substrat ll. Substratet innefattar skikt 12 och 13, varemellan ett solljusmönster av elektriska ledare 15 är anordna! í sandwicns-struktur. Skiktet 12 uppvisar en centralt an- ordnad kvadratisk öppning 16, som exponerar de inre ändarna av le- darna 15.
En bricka 20 med en integrerad halvledarkrets är monterad på det parti av skiktet 13 som exponeras genom öppningen 16. Brickan 20 innefattar elektriskt ledande områden 22 vid sin periferi för yttre anslutning till de exponerade inre ändarna av de elektriska ledarna 15.
Briokan 20 med den integrerade kretsen visar flera funktionel- la områden definierade däri (ej visade på ritningen). Dessa områ- den är anslutna till varandra och till områdena 22 genom ledare definierade genom mönstrade skikt av elektriskt ledande material som bildats på ytorna av brickan 20. Dessa skikt är elektriskt iso- lerade från varandra och från brickans epitaxialskikt genom kisel- dioxidskikt. Naturligtvis fordras för kontakt emellan partier av de elektriskt ledande skikten och olika områden i epitaxialskiktet genomgående anslutningar. Med uttrycket "genomgående anslutning" avses en elektriskt ledande väg från ett skikt av elektriskt le- dande material genom andra skikt som skiljer detta från epitaxial- skiktet. När anslutningen har gjorts mellan områdena 22 och de inre ändarna av ledarna 15 fästes ett hölje (ej visat) över öpp- ningen ló. Yttre anslutningar till brickan 20 kan därefter genom- föras via ledarna 15.
Området 30 i fig. l tativt område av en bricka 20 och detta område skall nu beskrivas närmare. Fig. 2 och 3 visar området 30 bortskuret så att flertalet skikt som utgör brickan visas. Bottenskiktet 40 utgöres av kisel, varpå ett elektriskt isolerande skikt H1 av kiseldioxíd bildas, typiskt genom upphettning,i en oxiderandc atmosfär. Detta steg representeras av det översta blocket i fig. U. Skiktet M0 innefat- tar lämpligen ett epitaxialt odlat skikt med en tjocklek av 10-20 um och oxidskiktet har en tjocklek av 500-9 000 Å.
Nästa skikt 42 utgöres av polykisel bildat genom kemisk ång- av godtycklig form utgör ett represen- avsättning (CVD) och uppvisar en tjocklek av ca 5 000 Å (andra blocket i fig. H). Ett skikt av titan av ca l 000 Å avsattes på 10 15 20 25 30 35 UO 7910379-2 H polykislet och sintras därefter vid en temperatur av ca 90000 såsom indikeras genom det tredje blocket i fig. U. Detta steg bil- dar ett skikt H3 av ca 2 500 Å av titansilicid (TiSi2)._ Titansilicidskiktet ÄB upphettas därefter i syreatmosfär vid 1 00000 under 40 min, varvid ett SiO2-skikt HU bildas såsom indikeras genom det fjärde blocket uppifrån i fig. H.
Nästa steg innefattar etsning av ett mönster i SiO2-skiktet UH såsom indikeras med det femte blocket i fig. 4. Etsningen ge- nomföres genom en mask genom exponering för exempelvis ett glöd- urladdningsplasma innehållande C2F6 (55 %) och CHF3 (45 %) som nu utgör ett ofta använt etsningsmedel för SiO2, så att öppningar bildas i skiktet såsom visas vid H5 i fig. 3. Såsom indikerats i de sista två blocken i fig. U avsättes ett skikt 46 (fig. 3) av en legering av aluminium, 0,5 % Cu och 2 % Si till en tjocklek av 1 pm genom finfördelningspistolavsättning och etsas exempelvis i ett plasma av CClu, BCl3 och He. Strukturen i fig. 3 kan ej framställas med tidigare känd teknik, varvid TiSi2 bildas i från- varo av ett skikt av polykisel därunder. Det är karakteristiskt för dessa material att de i frånvaro av polykisel bildar ogenom- trängliga; dåligt isolerade och icke önskvärda överliggande oxid- skikt som omöjliggör uppnåendet av strukturen i fig. 3. Oxidation av materialen i frånvaro av ett underliggande“polykiselskikt med- ~ för dessutom en förlust av de önskvärda egenskaperna avseende hög elektrisk ledningsförmåga.
Ett syfte med polykiselskiktet är tillhandahållande av en ki- selkälla för reaktionen av Ti till TiSi2. Ett annat syfte är såsom en kiselkälla för efterföljande oxidation av det sammansatta mate- rialet TiSi2 och polykisel under bildning av SiO2f För detta ända- mål är det följaktligen önskvärt att hög elektrisk ledningsförmåga bibehålles under efterföljande bearbetníngssteg som inbegriper exponering för oxiderande omgivningar och hög temperatur för att närvaron av ett polykiselskikt med en tjocklek överstigande 1 000 Å skall garanteras. Ett skikt med en tjocklek understigande 1 000 Ä medför icke önskvärda defekter i polykislet. För ett 1 000 Å skikt av titan bildas ett TiSi2-skikt med en tjocklek överstigande 2 000 Å med en resistivitet avi dmvkmmhat. TiSi2-skiktet bör företrädes- vis uppvisa en tjocklek understigande 5.000 Å för att spännings- sprickor skall undvikas.
Förfaranden med användning av TaSi2 i stället för TiSi2 är likartade i det att TaSi2 bildas genom sintring vid 1 00000 eller 10 15 20 f\) UW jO 35 H0 7910379-2 högre tempratur i H2 eller Ar. TaSi2 kan bildas genom sintring vid 900 UC men resistiviteten är högre. Dessutom genomföres oxidation i ånga snarare än i torrt syre såsom är fallet med TiSi2. TaSi2 på polykisel oxideras ej i torr omgivning vid en temperatur upp till 1 100 OC. De variationer av förfarandet som lämpar sig vid användning av tantal visas inom parentes i fig. U.
Andra besläktade silicider, såsom molybden~ och volframsili- Cider kan ej användas, eftersom de bildar MoO3 och WO; som är flyktiga vid de höga temperaturer som vanligen användes för bear- betning av integrerade kretsar. I det följande ges ett specifikt exempel avseende en IGFET tillverkad med ovan beskrivna TaSi2 - system.
Utgångsmaterialet utgöres av ett substrat av enkristall-Si uppvisande en (100)-orientering och dopad med ber till en re- sistivitet av 7 ohm-cm. Si-substratet oxideras termiskt vid 1 000 under 30 minuter i en omgivning av torrt syre för odling av en oxid med tjocklek av 350 Ä. över denna oxid avsättes en tunn film av Si5Nu genom kemisk ångavsättning från en blandning av silan och ammoniak vid 680 OC. Ett skikt av fotoresist definieras till ett mönster med användning av fotolitografisk standardteknik så att resist kvarlämnas över aktiva områden på brickan. Si5Nu etsas från icke~aktiva "fält"-områden definierade sålunda med användning av radiofrekvens-rlödurladdning i en blandning av CFM och 02. De :etsade områdena implanteras med borjoner accelererade till en spän- ning av 30 kV och upp till en total dos av 1,5 x 1013 joner/cm2.
Detta steg leder till bildningen av ett starkt p-dopat kanalstopp med en hög tröskelspänning i icke-aktiva fältområden. Resisten behand- las därefter i ett syreplasma och de exponerade områdena av tunn oxid i fältomrädet etsas i en lösning av buffrad HF ned till blott- lagd Si. Med de aktiva områdena maskerade genom Si5Nu-film utsattes brickan för en blandning av 10 % 02 + 90 % N¿ vid 1 100 OC under 20 minuter för indrivning av de implanterade B-jonerna och däref- ter för en ängomgivning vid 1 000 OC under H30 min för bildning av en fältoxid med en tjocklek av 10 000 Å. De maskerade områdena ren- göres genom successiv etsning i buffrad HF, varm H3POu(180 OC) och buffrad HF ned till Si i det aktiva styreområdet. Därefter odlas styre- oxiden till en tjocklek av 550 Å vid 1 000 OC i en blandning av 02 + 3 % H01 under H2 minuter. Oxiden glödgas in situ under 0,5 h i An också dä vid 1 000 OC,för åstadkommande av optimala elektris- ka egenskaper för Si/Si-02 gränsytan. För att tröskelspänningen för 10 20 25 30 35 H0 7 teknik. TaSi 7910579-2 MOSFET skall regleras flnplanteras Si i basområdena med B vid 3 keV till en dos av 5 x 1011 cm _2. 1 Ett skikt av poly-Si med en tjocklek av 500 Å avsättes genom lågtrycks-CVD från SiHu vid 650 OC, varefter poly-Si diffusenderas med fosfor vid 1 00000 under 60 min med användning av PBr3 såsom dif- fusionskälla. Under detta steg bildas ett tunt skikt av Si02 inne- hållande fosfor över poly-Si; denna oxid avlägsnas genom etsning i en blandning av 50 delar H20 och en del HF under 10 min. En tunn film av Ta, 1 000 Å tjock, avsättes över poly-Si med användning av en magnetron-finfördelningskälla. Filmen glödgas därefter vid 1 ooo °c under» 30 min i ren Ar eller» m2 så att ca 2 500 A Tasig bildas. Ca 2 000 Ä av poly-Si förbrukas och 3 000 Ä av poly-Si kvarblir under TaSi2. Skiktresistansen hos denna sammansatta struk- tur är mindre än 2 ohm/kvadrat. Det är väsentligt att glödgnings- omgivningen är fri från syre eller fukt; i annat fall bildas en oxid av Ta och sintringsreaktionen blir ej fullständigt Ett önskvärt mönster av maskeringsskikt bestående av foto- resist bildas över Taöig med användning av litografisk standard- 2 och poly-Si-skikten etsas därefter i ett plasma av CFH + 8 % 02 vid ett tryck av 150 millitorr och vid en effekt av 200 W. I denna blandning är etsningsgraden av TaSi2-skiktet ca 500 Å/min och den av poly-Si-skiktet är ca l 000 Ä/min. Efter ets- ningen avlägsnas fotoresisten och därefter rengöres brickan. 7 Emitter- och kollektorområden för MOSFET bildas genom jonimp1anta_ tion av arsenik vid 30 kV och en dos av 7 x 10 cm genom de tun- na -oxidskikten. De tidigare definierade områdena av TaSi2/poly- Si och tjockoxid i fältområdena verkar såsom en mask mot arsenik- implantation. Ett tunt oxidskikt odlas över silicidområdena i ånga vid l 000 OC under 10 min. Ovansidan av brickan belägges med foto- resist och olika skikt etsas av undersidan av brickan i följande ordning: SiO2 (buffrad HF, 2 min), poly-Si (1 % Cr-03 i 25:1 H20: HF, 5 min) och SiO2 (buffrad HF, 10 min).
Ett skikt av l um tjock fosfordopad SiO2 (7 % P-glas) avsät- tes med användning av en reaktion av SiHu, 02 och PH3 vid H80 OC.
Denna oxid bringas att flyta vid 1 100 OC under 15 min i kväve för uppnående av en slät,topologi. Fönster(öppningar) upptas i P-gla- set ned till diffunderad Si i emítter- och koilektorområdena och ti1] TaSi2-styret. Brickorna renas vid 1 000 OC i PB3 under 50 minuter.
Detta steg medhjälper till avlägsnandet av icke-önskvärda tungme- tallföroreningar från de aktiva ytområdena av brickan till undersi- 10 30 791oz79-2,- dan av brickan. Fönstren åtstadkommes i 5U:l H2O:BHF under 1-5 min, varefter brickorna giöagas vid 700 °c i n, under 30 min för» att in- stabiliteten av långsam infångning istynmxiden skall reduceras.
Ett översta metalliseríngsskikt bestående av Al, 0,5 % Cu med en tjocklek av 0,7 pm avsattes med användning av finfördelningspi- stolen. Metallen definieras med användning av fotolitografi och kemisk etsning av standardtyp, varvid kontakter, anslutningar och bindningsdynor bildas. Ovansidan av brickan belägges med fotore- sist och därefter avlägsnas det fosfordopade Si-skiktet, som bil- dats på baksidan av brickan under reningen, genom plasmaetsning i en blandning av CF4+8 % 02 vid 50 W under 20 min, varefter resis- ten behandlas i ett 02-plasma vid l 000 W under 10 min. Brickor- na glödgas i H0 vid 350 OC under 0,5 h för att ohmsk kontakt skall garanteras ochLför utglödgning av yttillstånd i styreoxiden. Ett slutligt passiveringsskikt med en tjocklek av l um av Si-N avsät- tes genom plasmaförhöjd kemisk ångavsättning från en blandning av Siflu, NH3 och Ar vid 330 OC. Bindningsdynomrâden öppnas genom ets- ning, SiN i ett CF”/02-plasma.
Baksidan av brickan rengöres och en film av Ti följt av Au av- sattes genom förängning i följd. Anordningarna testas, separeras till brickor och inneslutes genom bindning av baksidan av brickan till metalliserad minikeramik med en eutektisk Au, Si-legering och genom bindning av Au-ledningar till Al-bindningsdynerna och till metalliserade anslutningar på höljet ledande till dubbla lin- jestift. Den hermetiska förpackningen fullbordas genom lödning av en övre täckplatta (ej visad i figurerna) i torr N2-omgivning. Vid framställning av anordningar dopas polykiselskiktet N eller P be- roende på önskvärd tröskelspänning för styret som skall bildas.
Icke-dopat polykisel kan ej användas sålunda, eftersom den effek- tivt ökar tjockleken (kapacitansen) för styreoxiden på grund av sin höga resistivitet.

Claims (3)

7910379-2 8 Patentkrav 7
1. Förfarande för framställning av ett elektriskt ledande mönster på en halvledarkropp innefattande avsättning av ett skikt av polykrístallín kísel, avsättning av ett skikt av sílícídbil- dande metall på det polykrístallína kíslet och síntring för åstad- kommande av ett skikt av silícíd över ett överskott av polykristallín ki- sel, k ä-n n e t e c k n a t därav, att metallen utgöres av titan eller tantal och att silicídskiktet upphettas i en oxiderande atmos- fär för bildning av ett skikt av kíseldioxid över silicidskíktet.
2. Förfarande enligt krav 1, k ä n"n e t e c k n a t därav, att överskottet av polykrístallin kisel bildar ett skikt med en tjocklek av âtminštone 1 000 Å.
3. Förfarande enligt krav 1 eller 2, k ä n n e t e c k - n a t därav, att tjockleken av det överliggande silícídskiktet är ca Z 000 - 5000 Ä.
SE7910379A 1978-12-29 1979-12-17 Forfarande for framstellning av ett elektriskt ledande monster, innefattande ett skikt av titan- eller tantalsilicid, over ett skikt av polykristallint kisel SE439214B (sv)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/974,378 US4276557A (en) 1978-12-29 1978-12-29 Integrated semiconductor circuit structure and method for making it

Publications (2)

Publication Number Publication Date
SE7910379L SE7910379L (sv) 1980-06-30
SE439214B true SE439214B (sv) 1985-06-03

Family

ID=25521962

Family Applications (1)

Application Number Title Priority Date Filing Date
SE7910379A SE439214B (sv) 1978-12-29 1979-12-17 Forfarande for framstellning av ett elektriskt ledande monster, innefattande ett skikt av titan- eller tantalsilicid, over ett skikt av polykristallint kisel

Country Status (10)

Country Link
US (1) US4276557A (sv)
JP (1) JPS55108752A (sv)
CA (1) CA1136771A (sv)
DE (1) DE2951734A1 (sv)
FR (1) FR2445625B1 (sv)
GB (1) GB2038552B (sv)
IE (1) IE48724B1 (sv)
IT (1) IT1127770B (sv)
NL (1) NL184136C (sv)
SE (1) SE439214B (sv)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE32207E (en) * 1978-12-29 1986-07-15 At&T Bell Laboratories Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
US4285761A (en) * 1980-06-30 1981-08-25 International Business Machines Corporation Process for selectively forming refractory metal silicide layers on semiconductor devices
US4337476A (en) * 1980-08-18 1982-06-29 Bell Telephone Laboratories, Incorporated Silicon rich refractory silicides as gate metal
JPS5737888A (en) * 1980-08-19 1982-03-02 Mitsubishi Electric Corp Photo detector
US4398335A (en) * 1980-12-09 1983-08-16 Fairchild Camera & Instrument Corporation Multilayer metal silicide interconnections for integrated circuits
DE3268922D1 (en) * 1981-05-04 1986-03-20 Motorola Inc Low resistivity composite metallization for semiconductor devices and method therefor
JPS584924A (ja) * 1981-07-01 1983-01-12 Hitachi Ltd 半導体装置の電極形成方法
US4359490A (en) * 1981-07-13 1982-11-16 Fairchild Camera & Instrument Corp. Method for LPCVD co-deposition of metal and silicon to form metal silicide
JPS5873156A (ja) * 1981-10-28 1983-05-02 Hitachi Ltd 半導体装置
US4816425A (en) * 1981-11-19 1989-03-28 Texas Instruments Incorporated Polycide process for integrated circuits
US4495512A (en) * 1982-06-07 1985-01-22 International Business Machines Corporation Self-aligned bipolar transistor with inverted polycide base contact
DE3382482D1 (de) * 1982-09-30 1992-01-30 Advanced Micro Devices Inc Aluminium-metall-silicid-verbindungsstruktur fuer integrierte schaltungen und deren herstellungsverfahren.
US5136361A (en) * 1982-09-30 1992-08-04 Advanced Micro Devices, Inc. Stratified interconnect structure for integrated circuits
US4920908A (en) * 1983-03-29 1990-05-01 Genus, Inc. Method and apparatus for deposition of tungsten silicides
US4565157A (en) * 1983-03-29 1986-01-21 Genus, Inc. Method and apparatus for deposition of tungsten silicides
DE3326142A1 (de) * 1983-07-20 1985-01-31 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit einer aus aluminium oder aus einer aluminiumlegierung bestehenden aeusseren kontaktleiterbahnebene
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
US4641170A (en) * 1983-12-12 1987-02-03 International Business Machines Corporation Self-aligned lateral bipolar transistors
JPS60134466A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体装置およびその製造方法
US4693925A (en) * 1984-03-01 1987-09-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer
US4581815A (en) * 1984-03-01 1986-04-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer and method of making same
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
KR940002772B1 (ko) * 1984-08-31 1994-04-02 가부시기가이샤 히다찌세이사꾸쇼 반도체 집적회로 장치 및 그 제조방법
US4569722A (en) * 1984-11-23 1986-02-11 At&T Bell Laboratories Ethylene glycol etch for processes using metal silicides
US4612258A (en) * 1984-12-21 1986-09-16 Zilog, Inc. Method for thermally oxidizing polycide substrates in a dry oxygen environment and semiconductor circuit structures produced thereby
US4597163A (en) * 1984-12-21 1986-07-01 Zilog, Inc. Method of improving film adhesion between metallic silicide and polysilicon in thin film integrated circuit structures
JPS61164262A (ja) * 1985-01-17 1986-07-24 Toshiba Corp 半導体装置
US4725872A (en) * 1985-02-25 1988-02-16 Tektronix, Inc. Fast channel single phase buried channel CCD
EP0222795B1 (en) * 1985-05-03 1990-09-26 AT&T Corp. Polycide process in semiconductor fabrication
US4782033A (en) * 1985-11-27 1988-11-01 Siemens Aktiengesellschaft Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate
US4796562A (en) * 1985-12-03 1989-01-10 Varian Associates, Inc. Rapid thermal cvd apparatus
US4709655A (en) * 1985-12-03 1987-12-01 Varian Associates, Inc. Chemical vapor deposition apparatus
US4811067A (en) * 1986-05-02 1989-03-07 International Business Machines Corporation High density vertically structured memory
US4974046A (en) * 1986-07-02 1990-11-27 National Seimconductor Corporation Bipolar transistor with polysilicon stringer base contact
US5063168A (en) * 1986-07-02 1991-11-05 National Semiconductor Corporation Process for making bipolar transistor with polysilicon stringer base contact
US4974056A (en) * 1987-05-22 1990-11-27 International Business Machines Corporation Stacked metal silicide gate structure with barrier
JPH0258874A (ja) * 1988-08-24 1990-02-28 Nec Corp 半導体集積回路装置
JPH02285638A (ja) * 1989-04-27 1990-11-22 Toshiba Corp 半導体装置
JPH0758773B2 (ja) * 1989-07-14 1995-06-21 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US5139966A (en) * 1990-04-02 1992-08-18 National Semiconductor Corporation Low resistance silicided substrate contact
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5581111A (en) 1993-07-07 1996-12-03 Actel Corporation Dielectric-polysilicon-dielectric antifuse for field programmable logic applications
US5485031A (en) 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
US5474619A (en) * 1994-05-04 1995-12-12 The United States Of America As Represented By The Secretary Of Commerce Thin film high temperature silicide thermocouples
US5986322A (en) * 1995-06-06 1999-11-16 Mccollum; John L. Reduced leakage antifuse structure
JP3355127B2 (ja) * 1998-02-23 2002-12-09 株式会社日立製作所 熱式空気流量センサ
US6586318B1 (en) * 1999-12-28 2003-07-01 Xerox Corporation Thin phosphorus nitride film as an N-type doping source used in laser doping technology
US9111729B2 (en) 2009-12-03 2015-08-18 Lam Research Corporation Small plasma chamber systems and methods
US9190289B2 (en) * 2010-02-26 2015-11-17 Lam Research Corporation System, method and apparatus for plasma etch having independent control of ion generation and dissociation of process gas
US9967965B2 (en) 2010-08-06 2018-05-08 Lam Research Corporation Distributed, concentric multi-zone plasma source systems, methods and apparatus
US9155181B2 (en) 2010-08-06 2015-10-06 Lam Research Corporation Distributed multi-zone plasma source systems, methods and apparatus
US9449793B2 (en) 2010-08-06 2016-09-20 Lam Research Corporation Systems, methods and apparatus for choked flow element extraction
US8999104B2 (en) 2010-08-06 2015-04-07 Lam Research Corporation Systems, methods and apparatus for separate plasma source control
US9177762B2 (en) 2011-11-16 2015-11-03 Lam Research Corporation System, method and apparatus of a wedge-shaped parallel plate plasma reactor for substrate processing
US10283325B2 (en) 2012-10-10 2019-05-07 Lam Research Corporation Distributed multi-zone plasma source systems, methods and apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7510903A (nl) * 1975-09-17 1977-03-21 Philips Nv Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance

Also Published As

Publication number Publication date
GB2038552B (en) 1983-04-13
DE2951734A1 (de) 1980-07-10
JPS55108752A (en) 1980-08-21
CA1136771A (en) 1982-11-30
JPS6260812B2 (sv) 1987-12-18
NL184136B (nl) 1988-11-16
IE792525L (en) 1980-06-29
DE2951734C2 (sv) 1988-02-04
NL184136C (nl) 1989-04-17
FR2445625B1 (fr) 1985-10-18
IT7928441A0 (it) 1979-12-28
SE7910379L (sv) 1980-06-30
IE48724B1 (en) 1985-05-01
FR2445625A1 (fr) 1980-07-25
GB2038552A (en) 1980-07-23
IT1127770B (it) 1986-05-21
US4276557A (en) 1981-06-30
NL7909363A (nl) 1980-07-01

Similar Documents

Publication Publication Date Title
SE439214B (sv) Forfarande for framstellning av ett elektriskt ledande monster, innefattande ett skikt av titan- eller tantalsilicid, over ett skikt av polykristallint kisel
US4332839A (en) Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
EP0076105A2 (en) Method of producing a bipolar transistor
EP0018175A2 (en) Process for producing an electrode on a semiconductor device
CA1235233A (en) L fast-fabrication process for high speed bipolar analog large scale integrated circuits
JPS62237754A (ja) 半導体集積回路装置及びその製造方法
USRE32207E (en) Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
US5322815A (en) Method for producing semiconductor device with multilayer leads
US4464825A (en) Process for fabrication of high-speed radiation hard bipolar semiconductor devices
JPS62194673A (ja) 半導体装置の製造方法
JP2000307060A (ja) 抵抗素子の製造方法
JPH06104384A (ja) 高値抵抗及びその製造方法
JPH02106971A (ja) 半導体集積回路装置の製造方法
JPH03116968A (ja) 半導体装置の製造方法
JP2654175B2 (ja) 半導体装置の製造方法
JPH03163832A (ja) 半導体装置
JPS63111665A (ja) 半導体装置
JP2778606B2 (ja) 容量素子の製造方法
TW408462B (en) Thin film resistor used in the semiconductor chip and the manufacture method thereof
JP4230756B2 (ja) 半導体装置及びその製造方法。
JPH11176959A (ja) 半導体装置の製造方法
JPH0567066B2 (sv)
JPS63119264A (ja) 半導体装置
JPH021171A (ja) Ｍｉｓ型半導体集積回路装置
JPS6148935A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
NAL Patent in force

Ref document number: 7910379-2

Format of ref document f/p: F

NUG Patent has lapsed

Ref document number: 7910379-2

Format of ref document f/p: F