DE2951734A1 - Halbleiterbauelement, insbesondere integrierte halbleiterschaltung, sowie herstellungsverfahren hierfuer - Google Patents

Halbleiterbauelement, insbesondere integrierte halbleiterschaltung, sowie herstellungsverfahren hierfuer

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DE2951734A1 DE19792951734 DE2951734A DE2951734A1 DE 2951734 A1 DE2951734 A1 DE 2951734A1 DE 19792951734 DE19792951734 DE 19792951734 DE 2951734 A DE2951734 A DE 2951734A DE 2951734 A1 DE2951734 A1 DE 2951734A1
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Description

Beschreibung
Die Erfindung bezieht sich auf ein Halbleiterbauelement, insbesondere integrierte Halbleiterschaltungen, mit einem polykristallines Silicium umfassenden Leitungsmuster, sowie auf ein Herstellungsverfahren hierfür.
Integrierte Halbleiterschaltungen sind ebenso wie deren Entwurf, Herstellung und Betrieb allgemein bekannt. Diesen Schaltungen ist eine epitaktisch gewachsene einkristalline Schicht gemeinsam, in der zahlreiche Zonen unterschiedlichen Leitungstyps mit Hilfe von Mehrfachbeschichtungen aus gemustertem elektrisch leitendem Material miteinander verbunden sind.
Zahlreiche elektrisch leitende Materialien sind zur Realisierung dieser Schichten verfügbar. Z. B. sind Gold, Kupfer, Aluminium, polykristallines Silicium (nachstehend als Polysilicium bezeichnet) und zahlreiche Metallegierungen in gewissem Umfang sämtlich geeignet. Andererseits hat jedes dieser Materialien seine eigenen Nachteile.
Bei der Technologie hochintergrierter Schaltungen (LSI) mit MOSFET's (Metall/Oxid/Halbleiter-Feldeffekttransistor) ist
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Polysilicium zum üblichen Material für die der epitaktischen Schicht nächstgelegene leitende Schicht geworden. Typischerweise ist die Polysiliciumschicht eine erste Schicht, die von einem zweiten elektrisch leitenden Belag durch eine Isolierschicht, im Regelfall Siliciumdioxid, getrennt ist. Das Polysilicium weist jedoch relativ hohen spezifischen Widerstand auf und die Längen der Polysilicium-Leitungswege sind deshalb begrenzt. Beispielsweise können zahlreiche funktioneile Gebiete in einem integrierten Schaltungschip nicht direkt miteinander durch Polysilicium verbunden werden. Statt dessen erfolgt die Leitung aus jedem Gebiet zu einer Aluminiumsammeischiene, die aus dem zweiten Belag erzeugt ist. In ähnlicher Weise erfordern LSI-Schaltungen hoher Ansprechgeschv/indigkeit hochleitende Eingangs/Ausgangsleitungen. Diese Forderung führt zu einem Ausschluß von Polysilicium als das Leitermaterial für diesen Zweck. Es werden Aluminium-Leistungsleiter benötigt, und dieses erfordert häufig Aluminiumbondflecken innerhalb des Chips. Die zusätzlichen Aluminiumgebiete siid, was wesentlich ist, verlorener Raum, und parallele Aluminiumleiter schaffen Probleme bei der Ausbeute.
Ein Material vergleichsweise hoher Leitfähigkeit als Ersatz für das übliche Polysilicium könnte beispielsweise zu einer Halbleiterspeicherzellengrößenverringerung von 30 bis 50 % führen.
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Gemäß der Erfindung weist nun das Halbleiterbauelement ein Leitermuster aus polykristallinem Silicium mit einer darüberliegenden Schicht aus Titansilicid oder Tantalsilicid auf. Das Leitermuster kann dadurch hergestellt werden, daß eine PoIysiliciumschicht niedergeschlagen wird, Titan oder Tantal auf das Polysilicium niedergeschlagen wird und das Ganze gesintert wird, um Titansilicid bzw. Tantalsilicid unter Belassung eines Polysiliciumüberschusses zu erzeugen.
Mit der Erfindung wurde gefunden, daß Titansilicid und Tantalsilicid hohe Leitfähigkeit beibehalten, wenn sie zusammen mit einer vergleichsweise dünnen Polysiliciumschicht benutzt werden. Weiterhin kann eine Siliciumdioxidschicht leicht durch Warmbehandlung in oxidierender Atmosphäre erzeugt werden, um eine Isolation gegen eine weitere leitende Schicht, z. B. eine Aluminiummetallisierung, zu erhalten. Ohne den Polysiliconüberschuss würde sich beispielsweise ein Oxid von Titan bilden, das sich nicht leicht ätzen läßt, wodurch im Effekt verhindert würde, daß Kontakte zwischen der Metallisierung und der SiIiciumschicht hergestellt werden können. Mit der Erfindung kann eine Siliciumdioxidschicht, die üblichen Ä'tzmethoden ohne weiteres zugänglich ist, leicht erzeugt werden.
Nachstehend ist die Erfindung anhand von Ausführungsbeispielen und der Zeichnung im einzelnen beschrieben; es zeigen:
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Fig. 1 eine Schrägansicht einer: integrierten Schaltungshalbleiterchips,
Fig. 2 und 3 Schnittansichten von Details des Chips nach Fig. 1 und
Fig. 4 einen Verfahrenslaufplan zum Herstellen des Chips nach Fig. 1.
Die in Fig. 1 dargestellte Halbleiterchipanordnung v/eist ein Substrat 11 auf. Das Substrat trägt Schichten 12 und 13, zwischen denen ein sonnenstrahlförmiges Muster elektrischer Leiter 15 verläuft. Die Schicht 12 hat eine zentral gelegene quadratische öffnung 16, die die inneren Enden der Leiter 15 freigibt.
Ein integriertes Schaltungshalbleiterchip 20 ist auf einem Teil der von der öffnung 16 freigegebenen Schicht 13 befestigt. Das Chip weist elektrische Anschlußstellen 22 an seinem Umfang für die äußere Verbindung zu den freiliegenden inneren Enden der elektrischen Leiter 15 auf.
Das integrierte Schaltungschip 20 hat in sich viele funktionelle Gebiete definiert, die in der Zeichnung nicht sichtbar sind. Diese Gebiete sind miteinander und mit den Anschlußstellen 22 durch Leiter verbunden, die durch gemusterte Schichten
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aus elektrisch leitendem Material definiert ond auf den Oberflächen des Chips 20 gebildet sind. Diese Schichten sind elektrisch gegeneinander und gegen die Epitaxieschicht des Chips durch Siliciumdioxidschichten isoliert. Selbstverständlich erfordert ein Kontakt zwischen Teilen der leitenden Schichten und den einzelnen Zonen in der Epitaxieschicht Durchführungen. Der Ausdruck Durchführungen bezeichnet hier einen elektrisch leitenden Weg von einer leitenden Schicht durch die anderen Schichten hinduch, die die eine leitende Schicht von der Epitaxieschicht trennen. Wenn die erforderlichen Verbindungen zwischen den Anschlußstellen 22 und den inneren Enden der Leiter 15 hergestellt sind, wird eine nicht dargestellte Verkapselung über der öffnung 16 aufgebracht. Die äußeren Anschlüsse zum Chip 20 erfolgen dann über die Leiter 15.
Das umrissene Gebiet 30 in Fig. 1 ist ein repräsentatives Gebiet des Chips 20, und es ist dieses Gebiet, das nunmehr im einzelnen beschrieben werden soll. Fig. 2 und 3 zeigen schematische Schnitte durch das Gebiet 30, um die Vielzahl Schichten darzustellen, die das Chip bilden. Die untere Schicht 40 ist aus Silicium, auf dem eine elektrisch isolierende Schicht 41 aus Siliciumdioxid, typischerweise durch Erhitzung in oxidierender Atmosphäre, erzeugt ist. Dieser Verfahrensschritt ist durch den obersten Block in Fig. 4 dargestellt. Die Schicht 40 umfaßt zweckmäßig eine 10 bis 20 Mikrometer dicke epitaktisch
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aufgewachsene Schicht, und die Oxidschicht ist 50 bis 900 Nanometer dick.
Die nächste Schicht 42 ist aus Polysilicon, das im Dampfreaktionsverfahren (CVD) niedergeschlagen ist und eine Dicke von etwa 500 Nanometer besitzt (zweiter Block in Fig. 4). Eine etwa 100 Nanometer dicke Titanschicht wird auf der PoIysiliciumschicht niedergeschlagen und dann bei etwa 900 0C gesintert, wie dieses im dritten Block in Fig. 4 angegeben ist. Dieser Schritt führt zu einer etwa 250 Nanometer dicken Titansilicidschicht 43 (TiSi3).
Die Titansilicidschicht 4 3 wird dann 40 Minuten lang in einer Sauerstoffatmosphäre bei 1000 0C zur Bildung einer SiO„-Schicht 44 erhitzt, wie dieses im vierten Block in Fig. 4 angegeben ist.
Der nächste Schritt ist eimEinätzung eines Musters in die SiO?- Schicht 44, wie dieses im fünften Block in Fig. 4 angegeben ist. Die Ätzung erfolgt durch eine Maske hindurch mit Hilfe beispielsweise, eines Glimmentladungsplasmas, das C_Ffi (55 %) und CHF- (45 %) enthält und nunmehr ein allgemein benutztes Ätzmittel für SiO_ ist, um öffnungen in der Schicht zu erzeugen, wie dieses bei 45 in Fig. 3 dargestellt ist. Wie in den beiden letzten Blöcken von Fig. 4 angegeben ist, wird eine ein Mikrometer dicke Schicht 4 6 (Fig. 3) aus einer Aluminium-
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legierung mit 0,5 % Cu und 2 % Si mit Hilfe einer Zerstäubung niedergeschlagen und beispielsweise in einem Plasma von CCl., BCl3 und He geätzt. Die Anordnung nach Fig. 3 kann durch bekannte Methoden nicht realisiert werden, bei denen TiSi- bei Abwesenheit einer darunterliegenden Polysiliciumschicht erzeugt wird. Es ist für diese Materialien charakteristisch, daß sie bei fehlendem Polysilicium undurchdringbare, schlecht isolierende und unerwünschte Oxidbeläge bilden, die die Realisierung der Anordnung nach Fig. 3 ausschließen. Des weiteren führt die Oxidation der Materialien bei Abwesenheit einer darunterliegenden Polysiliciumschicht zu einem Verlust der wünschenswerten Eigenschaften hinsichtlich hoher Leitfähigkeit.
Ein Zweck der Polysiliciumschicht ist der, die Siliciumquelle für die Reaktion von Ti zu TiSi- zu bilden. Ein anderer Zweck der Schicht ist es, als eine Siliciumquelle für die nachfolgende Oxidation des TiSi_-Polysilicium-Gemisches zur Erzeugung von SiO-, zu dienen. Zu diesem Zweck ist es deshalb wünschenswert, die hohe Leitfähigkeit während der nachfolgenden Bauelementbparbeitungsschr^itte beizubehalten,, währ.end derer . das Bauelement oxidieren Atmosphären und hohen Temperaturen ausgesetzt wird, um die Gegenwart einer mehr als 100 Nanometer dicken Polysiliciumschicht sicherzustellen. Eine v/eniger als 100 Nanometer dicke Schicht führt zu unerwünschten Defekten im Polysilicium. Für eine 100 Nanometer dicke Titanschicht wird
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eine über 200 Nanometer dicke TiSi2-Schicht mit einem Quadratflächenwiderstand von 1 Ohm gebildet. Die TiSi2~Schicht sollte vorzugsv/eise dünner als 500 Nanometer sein, um Spannungsrisse zu vermeiden.
Die Verfahren, bei denen TaSi2 statt TiSi2 verwendet wird, sind dahingehend ähnlich, daß TaSi durch Sinterung bei 1000 0C oder darüber in Η_ oder Ar gebildet wird. Das TaSi2 kann durch Sinterung bei 900 0C hergestellt werden, es ist aber dann der spezifische Widerstand höher. Darüberhinaus wird die Oxidation in Wasserdampf statt in trockenem Sauerstoff, wie letzteres der Fall für TiSi2 ist, durchgeführt. TaSi2 auf Polysilicium oxidiert nicht in trockener Umgebung bei Temperaturen bis zu 1100 C. Die für die Verwendung von Tantal geeigneten Änderungen des Verfahrens sind in Fig. 4 in Klammern angegeben. Weitere verwandte Silicide, v/ie die Molybdän- und Wolfram-Silicide, können nicht benutzt werden, da sie MoO- und WO- bilden und letztere Verbindungen bei den üblicherweise bei der Herstellung integrierter Schaltungen zur Anwendung gelangenden hohen Temperaturen flüchtig sind.
Nachstehend ist ein Beispiel eines mit dem vorstehend beschriebenen TaSi2~System hergestellten IGFET's beschrieben.
Das Ausganqsmaterial ist ein einkristallines Si-Substrat, das
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nach (100) orientiert und mit Bor auf einen spezifischen Widerstand von 7 Ohm cm dotiert ist. Das Si-Substrat wird 30 Minuten lang bei 1000 0C in trockener Sauerstoffatmosphäre oxidiert, um ein 35 Nanometer dickes Oxid aufwachsen zu lassen. Auf dieses Oxid wird eine Si3N.-Dünnschicht im Dampfreaktionsniederschlagsverfahren aus einer Mischung von Silan und Ammoniak bei 680 C niedergeschlagen. Eine Photoresistschicht wird nach üblichen photolithographischen Methoden zu einem Muster entwickelt, um den Resist auf den aktiven Schaltungselementgebieten des Plättchens zu belassen. Das Si3N4 wird von den so definierten nicht aktiven "Feld"-Gebieten unter Verwendung einer Hochfrequenzglimmentladung in einer Mischung von CF. und 0_ abgeätzt. Die abgeätzten Gebiete werden mit auf eine Spannung von 30 kV beschleunigten Borionen mit
13 2 einer Gesamtdosis von bis zu 1,5 χ 10 Ionen/cm implantiert.
Dieser Schritt führt zur Bildung eines stark dotierten P-"Kanal· stops" mit hoher Schwellenwertspannung in den nicht aktiven Feldgebieten. Der Resist wird dann in einem Sauerstoffplasma entfernt und die freiliegenden Gebiete des dünnen Oxids in der Feldzone werden dann in einer gepufferten HF-L^sung bis herab zum blanken Silicium geätzt. Mit den durch die Si3N4-Schicht maskierten aktiven Gebieten wird das Plättchen 20 Minuten lang einer 10 % 0_ + 90 % N2 Atmosphäre bei 1100 0C ausgesetzt, um die implantierten Borionen in das Halbleitermaterial einzutreiben, wonach das Plättchen 430 Minuten lang einer
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Dampfatmosphäre bei 1000 °C zur Bildung eines 1000 Nanometer dicken Feldoxides ausgesetzt. Die maskierten Gebiete werden durch aufeinanderfolgendes Ätzen in gepuffertem HF, heißer H3PO4 (180 0C) und gepuffertem HF bis herab zum Silicium im aktiven Gate-Gebiet gereinigt. Sodann wird 42· Minuten lang ein 55 Nanometer dickes Gateoxid bei 1000 0C in einer Mischung von Oy + 3 % HCl gezüchtet. Das Oxid wird eine halbe Stunde lang in situ in Argon gleichfalls bei 1000 0C getempert, um optimale elektrische Eigenschaften der Si/SiO_-Grenzflache zu erhalten. Um die Schwellenwertspannung des MOSFET's einzustellen, wird das Silicium in den Gate-Gebieten mit Bor bei
11 -2 3 keV mit einer Dosis von 5 χ 10 cm implantiert.
Eine 500 Nanometer dicke Polysiliciumschicht wird im Niederdruck-Dampfreaktionsverfahren aus SiH4 bei 600 0C niedergeschlagen, wonach das Polysilicium 60 Minuten lang mit Phosphor bei 1000 0C unter Verwendung von PBr3 als die Diffusionsquelle einer Diffusionsbehandlung unterzogen wird. Während dieses Schrittes bildet sich eine phosphorhaltige SiO2-Dünnschicht auf der Polysiliciumschicht; dieses Oxid wird durch 10 Minuten langes Ätzen in einer Mischung aus 50 Teilen H_0 und 1 Teil HF entfernt. Eine 100 Nanometer dicke Tantaldünnschicht wird dann auf die Polysiliciumschicht unter Verwendung einer Magnetron-Zerstäubungsquelle niedergeschlagen. Die Schicht wird dann 30 Minuten lang bei 1000 0C in reinem Argon oder Stickstoff zur Bildung einer etwa 250 Nanometer dicken TaSij-Schicht
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erhitzt. Hierbei werden etwa 200 Nanometer Polysilicium verbraucht und 300 Nanometer Polysilicium verbleiben unter dem TaSi_. Der Quadratflächenwiderstand dieser zusammengesetzten Struktur ist kleiner als 2 Ohm. Es ist wichtig, daß die Warmbehandlungsatmosphäre frei von Sauerstoff oder Feuchtigkeit ist, weil sonst ein Oxid von Tantal entsteht und die Sinterungsreaktion nicht vollständig abläuft.
Das gewünschte Muster einer aus Photoresist bestehenden Maskierungsschicht wird unter Verwendung üblicher lithographischer Methoden auf dem TaSi erzeugt. Die TaSi.-Schicht und die (restliche) Polysiliciumschicht werden als nächstes in einem Plasma von CF. + 8 % O2 bei einem Druck von 150 Millitorr und bei einer Leistung von 200 Watt geätzt. In dieser Mischung beträgt die Ätzgeschwindigkeit der TaSi2-Schicht etwa 50 Nanometer pro Minute und die der Polysiliciumschicht etwa 100 Nanometer pro Minute. Nach der Ätzung wird der Photoresist entfernt und das Plättchen gereinigt.
Die Source- und Draingebiete des MOSFET werden durch Ionenim-
15 — plantation von Arsen bei 30 kV und einer Dosis von 7 χ 10 cm durch die Oxiddünnschichten hindurch erzeugt. Die vorher definierten Gebiete des TaSi2/Polysiliciums und des dicken Oxids in der Feldzone wirken als eine Maske gegen die Arsenimplantation. Eine Oxiddünnschicht wird 10 Minuten lang in Dampf auf
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den Silicidgebieten bei 1000 0C aufwachsen gelassen. Die Oberseite des Plättchens wird mit Photoresist beschichtet und verschiedene Schichten v/erden von der Rück suite des Plättchens in folgender Reihenfolge abgeätzt: SiO_ ( gepufferter HF, 2 Minuten), Polysilicium (1 % CrO3 in 25:1 H2O:HF 5 Minuten) und SiO2 (gepufferter HF, 10 Minuten).
Eine 1 Mikrometer dicke mit Phosphor dotierte SiO_-Schicht (7 % P-Glas) wird unter Verwendung der Reaktionspartner SiH., 0_ und PH3 bei 480 °C niedergeschlagen. Das Oxid wird 15 Minuten lang bei 1100 0C zum Erhalt einer glatten Topologie fließen gelassen. Fenster (öffnungen) werden in dem P-Glas bis herab zum diffusionsbehandelten Si in den Source- und Draingebieten und zum TaSi_-Gate geöffnet. Die Plättchen werden Minuten lang in PB3 bei 1000 °C gegettert. Dieser Schritt hilft unerwünschte Schwermetallverunreinigungen aus den aktiven Oberflächenzonen des Plättchens zur Rückseite des Plättchens hin zu entfernen. Die Fenster werden 1 bis 3 Minuten lang in einer 30 : 1 H3O : BHF gereinigt, wonach die Plättchen 30 Minuten lang bei 700 C in H- erhitzt werden, um die Langsam-Einfang-Instabilität im Gateoxid zu reduzieren.
Eine 0,7 Mikrometer dicke obere Metallisierungsschicht aus einer Aluminiumlegierung mit 0,5 % Kupfer, Rest Aluminium,
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wird unter Verwendung einer Zerstäubungsapparatur niedergeschlagen. Das Metall wird nach photolithographischen und üblichen chemischen Ätzmethoden mustermäßig definiert, um Kontakte, Zwischenverbindungen und Bondstellen zu bilden. Die Oberseite des Plättchens wird mit Photoresist überzogen, und dann wird die phosphordotierte Si-Schicht, die während des Getterns auf der Rückseite des Plättchens entstanden ist, mit Hilfe einer 20 Minuten langen Plasmaätzung in einer Mischung aus CF. + 8 % O2 bei 50 Watt entfernt, gefolgt von einem 10 Minuten langen Abstreifen des Resists in einem Sauerstoffplasma bei 100 Watt. Die Plättchen v/erden eine halbe Stunde lang in H2 bei 450 0C erhitzt, um Ohmsche Kontakte zu erhalten und um Oberflächenzustände im Gateoxid auszuglühen. Eine schließliche, ein Mikrometer dicke Si-N-Passivierungsschicht wird im durch Plasma verstärkten Dampfreaktionsniederschlagsverfahren aus einer Mischung von SiH., NH- und Ar bei 330 0C niedergeschlagen. Die Bondstellengebiete werden durch Ätzen des Si-N in einem CF./O2-Plasna geöffnet.
Die Rückseite des Plättchens wird gereinigt,und eine Titanschicht und eine Goldschicht werden aufeinanderfolgend aufgedampft. Die Vorrichtungen werden getestet, in Chips unterteilt und durch Bonden der Chiprückseite auf eine metallisierte Minikeramik mit Hilfe einer eutektischen Goldsiliciumlegierung und durch Bonden von Golddrähten an die Aluminiumbondstellen und die metallisierten Zwischenverbindungen der Einheit kon-
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fektioniert, die zu den zweireihigen Sockelstiften führen. Die hermetische Verkapselung wird durch Auflöten einer oberseitigen Abdeckungsplatte (nicht dargestellt) in trockener StickstoffUmgebung vervollständigt. Für die Bauelementherstellung wird die Polysiliciumschicht N- oder P-leitend dotiert, je nach der gewünschten Schwellenwertspannung des herzustellenden Gate. Undotiertes Polysilicium kann so nicht verwendet werden, weil es effektiv zur Dicke (Kapazität) des Gateoxids wegen seines hohen spezifischen Widerstandes beiträgt.
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Claims (8)

  1. BLUMBACH · WES Ξ.^ · BΞT-J(BEN · KRAMER ZWIRNEN - E/?ÜHM
    PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN C.OV I /OH
    Palentconsult Radeckestraße 43 8000 München 60 Telefon (089) 8836OJ/883604 Telex 05-212313 Telegramme Patentconsull Palentconsull Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Patentconsult
    Western Electric Company, Incorporated
    New York, N.Y., USA Levinstein25-3~11
    Halbleiterbauelement, insbesondere integrierte Halbleiterschaltung, sowie Herstellungsverfahren hierfür
    Patentansprüche
    ;1^ Halbleiterbauelement mit einem polykristallines Silicium umfassenden Leitermuster,
    dadurch gekennzeichnet , daß das Leitermuster eine darüberliegende Schicht aus Titansilicid oder Tantalsilicid aufweist.
  2. 2. Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der polykristallinen Siliciumschicht größer als oder gleich etwa 100 Nanometer ist.
    München: R. Kramer Dipl.-Ing. . W. Weser Dipl.-Phys. Dr. rer. nat. · H. P. Brehm Dipl.-Chem. Dr. phil. nat. Wiesbaden: P.G. Blumbach Dipl.-Ing. - P. Bergen Dipl.-Ing. Dr. jur. · G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.
    030028/0782
  3. 3. Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Dicke der darüberliegenden Silicidschicht etwa zwischen 200 und 500 Nanometer liegt.
  4. 4. Bauelement nach einem der Ansprüche 1 bis 3,' gekennzeichnet durch eine Siliciumdioxidschicht auf dem Leitermuster.
  5. 5. Verfahren zum Herstellen eines Halbleiterbauelementes, bei dem ein Leitermuster durch Niederschlagen einer polykristallinen Siliciumschicht erzeugt wird,
    gekennzeichnet durch
    Niederschlagen von Titan oder Tantal auf das polykristalline Silicium und
    Sintern zum Erhalt von Titansilicid bzw. Tantalsilicid unter Stehenlassen eines Überschusses an polykristallinem Silicium.
  6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß eine Siliciumdioxidschicht auf dem Leitermuster durch Erhitzen in einer oxidierenden Atmosphäre erzeugt wird.
  7. 7. Verfahren nach Anspruch 6, wobei Titan niedergeschlagen wird, dadurch gekennzeichnet , daß die Sinterung bei etwa 900 C erfolgt und die oxidierende Atmosphäre im wesentlichen trocken ist.
    03 0028/0782
  8. 8. Verfahren nach Anspruch 6, v/obei Tantal niedergeschlagen wird, dadurch gekennzeichnet , daß die Sinterung bei 1000 C oder darüber durchgeführt wird und die oxidierende Atmosphäre Wasserdampf enthält.
    030028/0785
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