DE3000121A1

DE3000121A1 - Verfahren zur herstellung einer mos-halbleitereinrichtung mit selbstjustierten anschluessen

Info

Publication number: DE3000121A1
Application number: DE19803000121
Authority: DE
Inventors: Tarsaim Lal Batra
Original assignee: American Microsystems Holding Corp
Current assignee: American Microsystems Holding Corp
Priority date: 1979-01-08
Filing date: 1980-01-03
Publication date: 1980-07-17
Also published as: JPS5593271A; NL7908534A; FR2446011A1; CA1131796A; IT8019078A0; GB2040564A; FR2446011B3

Description

AMERICAN MICROSYSTEMS, INC.

3800 Homestead Road

Santa Clara, California 95051

U.S.A.

Verfahren zur Herstellung einer MOS-Halbleitereinrichtung mit selbstjustierten Anschlüssen

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer integrierten Halbleitereinrichtung wie im Oberbegriff des Patentanspruches 1 angegeben.

Spezieller betrachtet betrifft die Erfindung ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung, die selbstjustierte Anschlüsse aufweist. In der Technologie der Großintegration (LSI) befinden sich oftmals Tausende von MOS-Feldeffekttransistoren auf einem einzigen Halbleiter-Chip. Es liegen dort eine Vielzahl von Anschlüssen vor,
die die notwendigen Verbindungen zwischen den Schaltkreisleitungen, den Source-Drain-Bereichen und den Gate-Elektroden der einzelnen Transistoren gewährleisten. Bei Verwendung seit langem eingeführter, üblicher Herstellungsmaßnahmen war es erforderlich, die leitfähigen Bereiche bzw. die
Kontaktstellen übergroß auszubilden und größere Kontaktöffnungen vorzusehen, um Toleranzen in der Ausrichtung und Justierung der Maske zu begegnen. Im allgemeinen führte dies dazu, daß eine solche Halbleitereinrichtung relativ viel Halbleiteroberfläche des Chips benötigt. Mit dem raschen Anstieg bzw. mit der Zunahme von Schaltkreiseinrichtungen in Großintegration mit sogar noch größerer Anzahl von
MOS-Feldeffekttransistoren sind Anstrengungen gemacht worden, nicht nur die Fläche eines einzelnen Elementes zu verringern, sondern auch die Größe der erforderlichen Kontaktanschlüsse

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zu verringern. Mit dem Trend zu kleineren Design- bzw. Entwurfstoleranzen und zu schmaleren Verbindungs-(Bus)-Leitungen wurde dies zu einem immer schwierigeren Problem. Ein Lösungsvorschlag ist in J. Electrochem. Soc. Solid State Science and Technology, Band 125, Nr. 3, (März 1978), Seiten 471-472 beschrieben. Gemäß diesem Lösungsvorschlag ist vorgesehen, polykristallines Silicium für die Gate-Elektrode zu verwenden, das an seinen Seiten und auf seiner Oberfläche mit einer dünnen Siliciumdioxid-Schicht (SiO„) bedeckt ist. Dieser Vorschlag hat sich aber als unzureichend erwiesen, weil mit ihm nicht das Problem : von Kurzschlüssen behoben ist, die zu gelegentlichen Durch-■ brüchen oder zu Rissen in der SiO„-Schicht während der nach- : folgenden Verfahrensschritte der Herstellung führen.

Es ist eine Aufgabe der vorliegenden Erfindung, dieses voranstehend umrissene Problem und weitere Vorteile mit Hilfe eines ! neuen Herstellungsverfahrens zu lösen, wobei für die Groß- ! integration insbesondere geringere erforderliche Fläche pro ι MOS-Transistor erreicht sein soll. Dabei soll im Rahmen des erfindungsgemäßen Herstellungsverfahrens trotz verringerten Flächenbedarfs die Herstellung der Source-Drain-Bereiche der Feldeffekttransistoren durch übliche Diffusion oder Ionenimplantation durchzuführen sein.

Diese Aufgabe wird mit einem wie im Oberbegriff des Patentanspruches 1 angegebenen Herstellungsverfahren erfindungsgemäß mit den Merkmalen des Kennzeichens des Patentanspruches 1 gelöst. Aus den Unteransprüchen gehen weitere Ausbildungen des erfindungsgemäßen Verfahrens hervor.

Bei dem erfindungsgemäßen Verfahren werden die MOS-Feldeffekttransistoren mit selbstjustierten Kontaktanschlüssen versehen bzw. hergestellt. Sie bilden eine integrierte Schaltkreiseinrichtung und werden auf einem Halbleiter-Substratkörper realisiert. Dieser Substratkörper hat einen ersten Leitfähigkeitstyp. Nach der Erfindung umfaßt das Verfahren die Herstellung einer permanenten inneren Schutzschicht. Vorausgehende

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Verfahrensschritte bedienen sich üblicher Herstellungs-[ technologie. Nachdem die Feldoxidschichten bzw. -flächen

gebildet und mit Öffnungen bzw. Fenster für die Transistoren j versehen sind, werden Gate-Elektroden aus Polysilicium innerhalb der Öffnungen angebracht. Es werden auch Leitungen aus Polysilicium gleichzeitig auf dem Feldoxid dicht neben oder benachbart solcher Öffnungen hergestellt, nämlich wo sie erforderlich sind. Daraufhin werden Anschlußflächen mit geforderten minimalen Abmessungen auf beiden Seiten einer jeden Gate-Elektrode bzw. Gate-Fläche und auch die erforderlichen (Verbindungs-)Leitungen ausgebildet. In einer Variante des er-

findungsgemäßen Herstellungsverfahrens erhalten alle Gate-Elektroden und Leitungen zunächst auf ihrer Oberseite eine Siliciumnitrid-Schicht und daraufhin eine dünne Oxidschicht auf ihren Seiten. Dann werden die Source-Drain-Bereiche mit Hilfe von Diffusion gebildet und es wird daraufhin die dünne schützende Schicht aus Siliciumnitrid über den ganzen Chip hinweg aufgebracht. Diese Schutzschicht aus Siliciumnitrid bedeckt die Flächen des Feldoxids, die Flächen des Polysiliciums j und die Flächen, die die Gate-Elektroden aus Polysilicium umgeben. Daraufhin wird dann eine übliche Schicht aus Phosphor enthaltendem Glas (PVX) über den gesamten Chip hinweg aufgebracht, die die dünne Nitridschicht bedeckt. Eine Kontaktmaske wird dann auf die PVX-Schicht aufgelegt, die dazu dient, die notwendigen öffnungen für die Anschlüsse herzustellen. Bei dieser Herstellung wird zunächst die PVX-Schicht in den Anschlußöffnungen weggeätzt. Das Ätzen endet jedoch an der oben erwähnten Schutzschicht aus Nitrid. Das dicke Feldoxid und die dünne Oxidschicht auf beiden Seiten der Gate-Elektroden aus Polysilicium sind durch die dünne Nitrid-Schutzschicht vor einem Ätzangriff während des Ätzens der PVX-Schicht geschützt. Nachfolgend wird dann die dünne Schutzschicht aus Nitrid in bzw. an den Anschlußflächen mit Hilfe eines Ätzmittels weggeätzt, das das Feldoxid und die schützende Oxidschicht des Polysiliciums nicht angreift. Daraufhin wird eine Kontaktmaske aus Polysilicium verwendet, mit der die

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Anschlußöffnungen in der PVX-Schicht und in der oberen Nitridschicht auf bzw. über den (Verbindungs-)Leitungen aus PoIysilicium hergestellt werden, nämlich um Anschlüsse zu diesen (Verbindungs-) Leitungen aus Polysiliciiam herzustellen. In diesen beiden letztgenannten Masken können relativ große öffnungen bzw. Fenster vorgesehen sein, um zuverlässige Ausrichtung oder Selbstjustierung zu den gewünschten Anschlußflächen zu erreichen. Dies deshalb, weil die vorangehend aufgebrachte dünne Nitridschicht einen Schutz für das Feldoxid und für das Oxid des Polysiliciums auf den Gate-Elektroden bildet und diese Schutzschicht Sicherheit gegen Kurzschlüsse zwischen Gate-Elektroden, Verbindungs-Leitungen aus PoIysilicium und N -Verbindungsleitungen (z„ B. im Substratkörper) gewährleistet. Dieser erfindungsgemäße zusätzliche innere Schutz ermöglicht es, die Justierungstoleranzen zwischen den Gate-Elektroden, den Verbindungsleitungen aus Polysilicium und den Anschlußöffnungen erheblich zu verringern, und zwar ohne daß ungewöhnlich enge Toleranzen an die Kontaktmasken zur Herstellung der Anschlußöffnungen zu stellen sind. Mit der Erfindung werden somit die Schwierigkeiten wesentlich verringert, die in der Herstellung integrierter Schaltkreise mit hoher Packungsdichte liegen und es wird dabei höhere Ausbeute erreicht.

Eine Abwandlung des erfindungsgemäßen Verfahrens besteht darin, die Gate-Elektroden und Leitungen aus Polysilicium nach deren Herstellung mit einer dünnen Siliciumdioxidschicht zu versehen, und zwar nicht nur auf ihren Seiten, sondern auch auf ihrer Oberseite, auf der nach der vorangehenden Beschreibung eine anfängliche Nitridschicht vorgesehen ist. Die Source-Drain-Bereiche werden dann mit Hilfe der Ionenimplantation hergestellt, bei der die Gate-Elektrode aus Polysilicium als Maske in üblicher Weise dient. Daraufhin wird die bereits oben erwähnte dünne innere Schutzschicht aus Nitrid über die ganze Chip-Oberfläche hinweg aufgebracht, bevor die (weitere) Herstellung vervollständigt wird. Die Funktion der Schutzschicht

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ist wiederum, innere Kurzschlüsse und jegliches Überätzen bzw. zu weitgehendes Ätzen der dünnen Oxidschicht, die sich auf den Gate-Elektroden und Leitungen aus Polysilicium befindet, und während der Bildung übergroßer Löcher in der isolierenden PVX-Schicht zu verhindern.

Mit der Erfindung wird somit ein Herstellungsverfahren geschaffen, mit dem Halbleitereinrichtungen mit selbstjustierten Anschlüssen herzustellen sind. Mit diesem erfindungsgemäßen Verfahren läßt sich eine Verringerung des Abstands zwischen Anschlüssen und Verbindungsleitungen erreichen. Es wird mit ihm auch das Herstellungsverfahren dichter gepackter integrierter Halbleitereinrichtungen erleichtert. Andererseits läßt sich das erfindungsgemäße Verfahren in einfacher Weise mit Möglichkeiten der üblichen Halbleiterherstellung steuern und ausführen. Es läßt sich mit ihm eine wesentliche Steigerung der Ausbeute großintegrierter Halbleiter-Schaltkreise mit selbstjustierten Anschlüssen (und Verbindungsleitungen) erreichen.

Kurz zusammengefaßt wird gemäß der Erfindung auf dem Substrat- j körper eine dicke Isolationsschicht aufgebracht, in die Öffnungen bzw. Fenster für die MOS-Feldeffekttransistoren eingebracht werden. In einer jeden öffnung dient eine Gate-Elektrode dazu, im Verfahren der Selbstjustierung die Source- und Drain-Bereiche auszubilden. Diese Gate-Elektrode wird auf allen ihren Seiten, d. h. auch auf ihrer Oberseite mit einer Schicht aus dielektrischem Material abgedeckt. Nach erfolgter Diffusion für die Source-Drain-Bereiche wird zunächst eine relativ dünne dielektrische Schutzschicht auf der gesamten Chip-Oberfläche angebracht, ehe eine darüber liegende Isolierschicht aufgebracht wird. Wenn man übergroße öffnungen bzw. Fenster in die obere Isolierschicht hereingeätzt hat, hindert die erwähnte Schutzschicht daran, daß ein (Über-)Ätzen der Dielektrikumsschicht der Gate-Elektrode erfolgt. Auf diese

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Weise werden Kurzschlüsse und/oder Möglichkeiten für Leckströme zwischen leitenden und aktiven Flächen bzw. Bereichen verhindert und es können selbstjustierte Anschlüsse mit minimalen Abständen zu benachbarten Verbindungsleitungen bzw. leitfähigen Flächen hergestellt werden. Bei der vorliegenden Erfindung mit zusätzlicher innerer Schutzschicht können die Source-Drain-Bereiche entweder durch Diffusion oder durch Ionenimplantation hergestellt werden.

Weitere Erläuterungen der Erfindung gehen aus der nachfolgenden, anhand der Figuren gegebenen Beschreibung bevorzugter Ausführungsbeispiele hervor.

Fig. 1 zeigt eine übliche Ansicht des Aufbaus eines MOS-Transistors mit nach dem Stand der Technik ausgebildeten Anschlüssen.

Fig. 2 zeigt eine Aufsicht des Aufbaus eines MOS-Transistors mit nach dem Verfahren der Selbstjustierung ausgebildeten Anschlüssen.

Fig.3a bis 14a zeigen Verfahrensschritte des Hersteilens selbstjustierter Anschlüsse für eine Halbleitereinrichtung nach der vorliegenden Erfindung und

Fig.3b bis 14b zeigen Verfahrensschritte einer etwas abgewandelten Herstellung der Anschlüsse einer Halbleitereinrichtung nach der vorliegenden Erfindung.

Fig. 1 zeigt eine Aufsicht auf einen üblichen MOS-Transistor 10 bekannter Art mit Source- und Drain-Anschlüssen 12 und 14 und einem Gate-Anschluß 16, die nicht nach dem Verfahren der Selbstjustierung hergestellt sind. Allgemein geltende Regeln des Designs bzw. des Entwurfs solcher Transistoren in der Technologie großintegrierter (LSI) Schaltkreise fordern, daß ein jeder Anschluß an einen Source- und einen Drain-Bereich 18 und an eine Gate-Elektrode 20 sich über diessi erstreckt, um nur ein Minimum an Halbleiteroberfläche zu benötigen. Wegen der notwendigerweise einzuhaltenden Justierungstoleranzen im Verfahren der Herstellung solcher Anschlüsse im Rahmen

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üblicher Fabrikationsprozesse war es erforderlich, daß der darunterliegende Source-Drain-Bereich 18 beträchtlich größer gemacht wird als die minimale Anschlußfläche, um richtige Ausrichtung und sichere Kontaktanschlüsse zu gewährleisten. Für eine erforderliche minimale Anschlußfläche wurde beispielsweise eine gleichmäßig große Toleranz an allen Seiten der Anschlüsse (dargestellt mit L₁ und L₂) und ein vorgegebener Mindestabstand (L_) zwischen der Kante des Anschlusses und der Kante des PoIysiliciums vorgesehen, nämlich wenn nach üblicher Herstellungstechnologie gearbeitet wurde. Die Erfordernisse des Design bzw. des Entwurfes führten zu einer MOS-Halbleitereinrichtung, wie sie in Fig. 1 dargestellt ist, bei der Kurzschlüsse und Leckagen bzw. Fehlströme innerhalb der integrierten Schaltung, wie sie von vielen MOS-Einrichtungen bekannt sind, vermieden sind.

Eine Verringerung erforderlicher Halbleiteroberfläche kann für einen einzelnen MOS-Transistor 10a durch Verwendung selbstjustierter Anschlüsse, wie in Fig. 2 gezeigt, erreicht werden. Hier haben die Source- , Drain- und Gate-Anschlüsse 12a, 14a, 16a alle nur minimale Flächengröße und sind automatisch bzw. von selbst zu den Rändern ihres Source-Drain-Bereiches 18a oder der Gate-Elektrode 20a und zu dem umgebenden Feldoxid ausgerichtet. Die Toleranzen L₁, L_? und L-. kann man hier auf Null schrumpfen lassen. Ein jeder diffundierter Bereich 18a kann minimale Abmessungen in Breite und Länge im Rahmen üblicher Entwurfsregeln haben. Weil ein jeder Anschluß selbstjustiert oder vollständig in bzw. auf seiner jeweiligen Anschlußfläche enthalten angebracht ist, kann auch der Abstand von einer benachbarten (Bus-)Leitung ein Minimum sein. Damit läßt sich insgesamt Halbleiter-Chip-Oberfläche für eine Halbleitereinrichtung einsparen.

Anhand der Figuren 3a bis 14a werden nachfolgend die wesentlichen Verfahrensschritte zur Herstellung einer Halbleitereinrichtung mit selbstjustierten Anschlüssen, nämlich entsprechend der vorliegenden Erfindung, beschrieben.

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Wie Fig. 3a zeigt, geht das Verfahren von einem Halbleiter-Substratkörper 22 aus. Dieses ist beispielsweise ein Siliciumkörper mit 100-Orientierung. Dieser Substratkörper 22 ist in passender Weise dotiert, damit er die gewünschten bzw. vorgegebenen Eigenschaften hat. Er wird mit einer ersten Oxidschicht 25 mit einer Dicke von 50 bis 100 nm versehen, auf die eine zweite Schicht 26 aus Siliciumnitrid mit angenähert gleicher Dicke abgeschieden wird.

Unter Verwendung einer Feldoxidmaske werden mit Hilfe des Ätzens Flächenanteile der Schichten 24 und 26 entfernt, wie dies in Fig. 4a angedeutet ist. Wie mit den gestrichelten Linien 28 angedeutet, werden diese Flächenanteile (feld-)implantiert, um in üblicher Weise Feld-Schwellenniveaus (field threshold levels) vorzusehen bzw. anzuordnen.

Wie Fig. 5a zeigt, läßt man dann eine relativ dicke Feldoxidschicht 30, ebenfalls in üblicher Weise, in bzw. auf diesen Flächenanteilen wachsen. Dabei werden die implantierten Bereiche 28 unterhalb der Oxidschichten weiter in den Substratkörper hereingetrieben. Bei einer üblichen Halbleitereinrichtung wird das Feldoxid mit Löchern bzw. öffnungen versehen, in denen ein jeweiliger MOS-Transistor hergestellt wird.

Nachdem das Feldoxid gebildet ist, werden die ursprüngliche Nitridschicht 26 und die Gateoxidschicht 24 durch Ätzen entfernt. Daraufhin wird eine neue Gateoxidschicht 3 2 in der öffnung des Feldoxids gebildet.

Es wird nun über die gesamte Oberfläche der Einrichtung hinweg, eingeschlossen die neue Oxidschicht 32 und das Feldoxid 30, eine dünne Nitridschicht. 34 aufgebracht. Dies zeigt die Fig. 6a und diese Schicht ist beispielsweise 15 bis 30 nm dick und wird nach dem üblichen Verfahren des Aufdampfens aufgebracht. Um ausreichende Stabilität zu gewährleisten, wird die obenliegende Oberfläche dieser Nitridschicht oxydiert, und zwar in

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(einem Dampf) einer trockenen Sauerstoffatmosphäre, was hier jedoch nicht dargestellt ist. Mit dem Verfahrensschritt nach Fig. 6a erhält man einen neuen Nitrid-Oxid-Sandwich, der keiner Wärmebehandlung unterworfen war, wie sie während der Bildung des Feldoxids zum Erreichen der passenden Dickewerte anzuwenden gewesen war. Der ursprüngliche Oxid-Nitrid-Sandwich 24, 26 nach Fig. 3a mit passender Dicke könnte (nämlich) als Gate-Dielektrikum verwendet werden.

Im nächsten Verfahrensschritt nach Fig. 7a wird eine Schicht aus Polysilicium nach üblichem Verfahren des Aufdampfens abgeschieden, und zwar auf der gesamten Oberfläche des Chips. Diese Schicht 36 wird auf eine übliche Dicke von ungefähr 300 bis 500 nm gebracht.

Nachfolgend wird dann eine Maske benutzt, um die Gate-Elektroden 38 in den aktiven Bereichen, die sich im Feldoxid befinden, und die Verbindungsleitungen 40, die sich oben auf dem FeIdoxid 30 benachbart zu einem oder mehreren Gates befinden, zu definieren bzw. zu realisieren. Zu diesem Zeitpunkt befinden sich alle Anteile des elektrisch leitfähigen PoIysiliciums, die in einer Feldoxidöffnung und auf dem Feldoxid vorhanden sind, auf einem Nitrid-Oxid-Sandwich. Unter Anwendung bekannter Silicium-Gate-Technologie, bei der das Gate als Maske dient, wird nun Implantation angewandt, wie sie durch die vertikalen Pfeile in Fig. 9a angedeutet ist. Es werden damit die Source- und Drain-Bereiche 42 und 44 unmittelbar unterhalb der Substratoberfläche innerhalb der Feldoxidöffnung auf beiden Seiten des Gate 38 aus Polysilicium gebildet.

Beim nächsten Verfahrensschritt läßt man gemäß Fig. 10a eine Schicht 46 aus Siliciumdioxid auf allen Seiten und auch auf der Oberseite aller leitfähigen Polysilicium-Flächen, eingeschlossen die Polysilicium-Gates 38 und die benachbarten

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Polysilicium-Verbindungsleitungen 40, aufwachsen. Die Dicke dieser abdeckenden Schicht auf dem Polysilicium ist im allgemeinen wesentlich größer als die Dicke des Gateoxids 32 und wird z. B. ungefähr 300 nm dick gemacht. Der Sinn dieser Schicht 46 ist, eine Schutzschicht über dem Polysilicium zu haben, um die selbstjustierten Anschlüsse herzustellen.

Im nächsten Verfahrensschritt, ebenfalls noch nach Fig. 10a, scheidet man eine dünne schützende Nitridschicht 48 auf der gesamten Struktur, eingeschlossen die Bereiche des Feldoxids 30, die Source- und Drain-Bereiche 42, 44 und die Bereiche 38 und 40 des oxid-bedeckten Polysiliciums, ab. Diese Nitrid-Schicht dient später dazu, einen wichtigen und wesentlichen Schutz des Feldoxids und des Oxids des Polysiliciums während der nachfolgenden Verfahrensschritte zu haben. Auf die Anbringung der dünnen Nitrid-Schicht 48 folgend wird der ganze Halbleiter-Chip, wie in Fig. 11a dargestellt, mit einer relativ dicken Schicht 50 aus Phosphorsilikat-Glas (PVX) in wie üblicher Weise bedeckt.

Wie in Fig. 12a dargestellt, wird nunmehr eine erste (nicht dargestellte) Maske für die N -dotierten Anschlüsse auf das PVX-Glas aufgebracht. Mit einem passenden Ätzmittel, z. B. mit gepufferter Salzsäure, wird dann Material der Schicht 50 und des Nitrid-Oxid-Sandwichs 32, 34 im Bereich des Anschlusses weggeätzt. Daraufhin wird eine zweite Kontaktmaske auf den Chip in gleicher Weise wie die erste Maske aufgebracht und das Ätzmittel wird dazu verwendet, das PVX-Glas und die Nitride und die Oxide auf den Polysilicium-Leitungen wegzuätzen. Diese beiden letztgenannten Masken für die N -dotierten Anschlüsse und für die Polysilicium-Anschlüsse können auch in der umgekehrten Reihenfolge angewendet werden. Die Ätzschritte führen zu einem Halbleiterchip, wie er in Fig. 13a dargestellt ist. Dieser hat eine PVX-Schicht 50, die mit der dünnen Nitridschicht 48 koinzident bzw. kongruent ist. Er weist öffnungen oder Fenster auf, in denen der Drain-Anschlußbereich 42 und auch die Anschlußfläche 51 der

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benachbarten Polysilicium-Verbindungsleitung 40 von abdeckendem Oxid frei sind.

Zu diesem Zeitpunkt können nunmehr übliche Herstellungsverfahren angewendet werden, um Metall auf den Anschlußflächen abzuscheiden, um die Metallanschlüsse 52 und 54 herzustellen. Diese sind Teil des gewünschten bzw. vorgegebenen metallenen VerbindungsSchemas, das sich auf der Halbleitereinrichtung befindet. Die Verfahrensschritte dieser Metallisierung umfassen im allgemeinen das Aufdampfen von Metall und die Anwendung einer passend vorgegebenen Metallmaske sowie das daraufhin erfolgende Anbringen einer darüber liegenden schützenden dielektrischen Schicht, die den gesamten Chip bedeckt (nicht dargestellt) und eine Passivierung bewirkt.

I Eine Modifizierung des Verfahrens nach der Erfindung geht aus den Figuren 3b bis 14b hervor. Dabei sind die ersten Verfahrensschritte der Figuren 3b bis 6b identisch mit den bereits erläuterten Verfahrensschritten der Figuren 3a bis 6a. Bei der nun zu beschreibenden Variante des Herstellungsverfahrens wird die Notwendigkeit des Vorhandenseins und der Benutzung einer Implantationsanlage und werden die Maßnahmen zur Bildung der Source- und Drain-Bereiche vermieden.

Wie in Fig. 7b dargestellt, wird eine Polysiliciumschicht 36 mit wie üblicher Dicke in der Größe von 300 bis 500 nm auf dem Halbleiter-Chip über der Gate-Nitridschicht 34 angebracht, und zwar nach üblichem Verfahren der chemischen Abscheidung aus der Dampfphase (CVD-Verfahren). Diese Polysiliciumschicht wird dann durch Eindiffusion von Phosphor elektrisch leitfähiger gemacht. Daraufhin wird eine Nitridschicht 56 mit beträchtlich größerer Dicke als bei der Gate-Nitridschicht 34, z.B. mit einer Dicke von 100 bis 200 nm auf der Polysiliciumschicht 36 abgeschieden.

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Wie Fig. 8b zeigt, wird die Polysiliciumschicht 36 in die Gate-Bereiche 38 und die Verbindungsleitungen 40 umgebildet bzw. werden diese aus dieser Schicht hergestellt. Hierzu wird eine nicht dargestellte Maske, z. B. eine Polysiliciummaske, und werden Ätzverfahren angewendet, mit denen nicht mehr benötigtes Material der Polysiliciumschicht 36 und der Nitridschichten 34 entfernt werden. Man hat dann somit die Struktur mit einem dotierten Polysilicium-Gate bzw. einer Polysilicium-Gate-Elektrode 38 innerhalb einer von Feldoxid 30 umgebenen Fläche und eine benachbarte Polysilicium-Verbindungsleitung 40 vorliegen, die sich auf dem Oxid befindet. Diese beiden Polysilicium-Teile sind mit einer Nitridschicht 56 auf ihrer jeweils oberen Oberfläche bedeckt.

Im nächsten Verfahrensschritt nach Fig. 9b werden die PoIysilicium-Gate-Elektroden und die Polysilicium-Verbindungsleitungen 40 mit einer Oxidschicht 46 auf ihren Seitenteilen bedeckt, die eine Dicke von ungefähr 300 nm hat. Dies wird in | einfacher Weise durch thermische Oxydation in einer Kammer ^: nach bekannten Maßnahmen durchgeführt.

Wie die Fig. 10b andeutet, werden nunmehr die Source- und Drain-Bereiche 42 und 44 durch Diffusionsmaßnahmen hergestellt. J Zunächst wird die Gate-Nitridschicht 34 von jeglicher Oberfläche, ausgenommen an oder unterhalb der Polysiliciumschichten weggeätzt. Dann wird die Gate-Oxid-Schicht 32 auf der ganzen, die Polysilicium-Gate-Schicht umgebenden Fläche weggeätzt. Mit Hilfe üblicher Diffusionsmethoden werden nun die Source- und Drain-Bereiche 42 und 44 hergestellt. Darauffolgend wird eine neue dünne Oxidschicht 58 auf den eindiffundierten Bereichen angebracht, und zwar mit einer Dicke von ungefähr 50 nm.

Auf die wie in Fig. 10b dargestellte Struktur wird eine dünne schützende Nitridschicht 60 mit einer Dicke von z. B. 15 bis 30 nm aufgebracht. Diese Schicht 60 ist somit wesentlich dünner

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als die Nitridschicht 56. Wie bei der vorangehend beschriebenen Ausführungsform erstreckt sich die Schicht 60 über den gesamten Chip, eingeschlossen die Feldoxid-Bereiche 30, die Source- und Drain-Bereiche und das mit Nitrid abgedeckte Gate 38 sowie die Polysilicium-Verbindungsleitungen 40.

Daraufhin wird dann die bereits erwähnte PVX-Schicht 50 aufgebracht und unter Verwendung von Kontaktmasken geätzt, und zwar in der gleichen Weise wie dies vorangehend zur erstgenannten Ausführungsform erläutert worden ist. Es wird auch hier mit übergroße aufweisenden Kontaktlöchern in der PVX-Schicht die Metallisierung der MOS-Elemente auf dem Chip wie beschrieben durchgeführt, um die Metallanschlüsse 52 und 54 mit den zugehörigen Verbindungsleitungen in üblicher Weise herzustellen.

Durch Verwendung jeweils einer der voranstehend beschriebenen erfindungsgemäßen Verfahren ist es möglich, Halbleitereinrichtungen für bzw. in Großintegration mit einer Vielzahl von MOS-Feldeffekttransistoren herzustellen, die selbstjustierte Anschlüsse haben und daher nur ein Minimum an Chip-Oberfläche bei großer Packungsdichte benötigen. Es wurde z. B. für einen wie üblichen RAM-Speicher für eine einzige Speicherzelle eine

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Fläche von 1344 μπι benötigt. Für die entsprechende Anordnung mit nach der Erfindung selbstjustierten Anschlüssen ist es möglich, für die gleiche Speicherzelle mit einer Fläche von

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nur 950 μπι auszukommen. Die Flächeneinsparung beträgt somit ungefähr 30 %. Mit den Maßnahmen der vorliegenden Erfindung läßt sich mit selbstjustierten Anschlüssen sogar deshalb höhere Packungsdichte vergleichsweise zum Stand der Technik erreichen, weil die inneren schützenden Nitridschichten 48 und 60 die Unversehrtheit des Schaltkreises auch während kritischer Verfahrensschritte bewahren, indem sie Kurzschlüsse, Fehlschlüsse oder Fehler verhindern, die während verschiedener Verfahrensschritte auftreten bzw. impliziert werden könnten.

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Obwohl Siliciumnitrid ein bevorzugtes Material für diese schützenden Schichten ist, können hierfür auch andere Materialien verwendet werden, so z. B. Siliciumcarbid oder Aluminiumoxid.

Für den Fachmann ergeben sich mit der Kenntnis der vorliegenden Erfindungsbeschreibung weitere Variationsmöglichkeiten des erfindungsgemäßen Verfahrens, die im Rahmen der Erfindung liegen.

Der Patentanwalt

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Claims

AMERICAN MICROSYSTEMS, INC. 3800 Homestead Road Santa Clara, California 95051 U.S.A. Verfahren zur Herstellung einer MOS-Halbleitereinrichtung mit selbstjustierten Anschlüssen PATENTANSPRÜCHE

1. Verfahren zur Herstellung einer integrierten

Halbleitereinrichtung mit einer Vielzahl von Feldeffekttransistoren, die selbstjustierte elektrische Anschlüsse an ihren Source- und Drain-Bereichen haben und deren Gate-Elektroden mit Verbindungsleitungen verbunden sind, gekennzeichnet durch die Verfahrensschritte:

(A) Verwendung eines dotierten Halbleiter-Substratkörpers (22) eines ersten Leitfähigkeitstyps;

(B) Herstellung einer abgegrenzten Feldoxidschicht (30) auf und/oder vertieft in dem Substratkörper (22), wobei diese Schicht (30) freibleibende Flächenanteile der Substratoberfläche für einen jeden Feldeffekttransistor umgibt;

(C) Herstellung einer relativ dünnen dielektrischen Schicht (32) für das Gate in diesenfreigebliebenen Flächenanteilen;

(D) Herstellung und Abgrenzung einer Schicht aus elektrisch leitfähigem Material zu Gate-Elektroden (38) mit vorgegebener Form und Dicke auf der dielektrischen Schicht

(32) innerhalb der freigebliebenen Flächenanteile;

(E) Herstellung einer Schicht (46,56) aus dielektrischem Material auf den Seiten und auf der Oberseite der Gate-Elektrode (38) ;

(F) Herstellung der Source- und der Drain-Bereiche (42,44) mit zum Leitfähigkeitstyp des Substratkörpers (22) entgegengesetztem Leitfähigkeitstyp in der freigebliebenen Flächenanteile der Feldoxidschicht (33) , wobei die Begrenzungen der Source- und Drain-Bereiche (42,44) durch die Kanten

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der vorgegebenen Gate-Elektrode (38) des Verfahrensschrittes (D) bestimmt sind, so daß die Source- und Drain-Bereiche (42,44) in Bezug auf die Kanten der Gate-Elektrode (38) selbstjustiert sind;

(G) Herstellung bzw. Aufbringung einer relativ

dünnen Schicht (48,60) aus schützendem dielektrischem Material auf bzw. über die gesamte Halbleitereinrichtung hinweg, wobei auch sämtliche Flächen leitfähigen Materials in den frei gebliebenen Flächenanteilen und auf dem Feldoxid abgedeckt werden;

(H) Abdecken der dünnen Schicht (48) aus schützendem dielektrischem Material mit einer relativ dicken Schicht (50)aus Isolatormaterial;

(I) Abgrenzung und Ätzen vorgegebener öffnungen in

der Schicht (50) aus Isolatormaterial mit Übermaß dieser öffnungen oberhalb der Gate-Elektrode (38) und oberhalb der Source- und Drain-Bereiche (42,44) und Entfernen des Oxids und des dielektrischen Materials von den Oberflächen der Source- und Drain-Bereiche (42,44) und von vorgegebenen Anteilen der Gate-Elektrode (38) und

(J) Abscheidung und Abgrenzung eines vorgegebenen

Musters metallischer, elektrisch hoch-leitender Verbindungsleitungen (52,54), die sich in die öffnungen der Schicht (50) aus Isolatormaterial für elektrische Anschlüsse zu den Source- und Drain-Bereichen (42,44) und zu der Gate-Elektrode (38) erstrecken.

2. Verfahren nach Anspruch 1, gekennzeichnet dadurch, daß die Schicht (48,60) aus schützendem dielektrischem Material Siliciumnitrid ist, das durch Abscheidung aus der Dampfphase bzw. durch Aufdampfen erzeugt wird und eine Dicke von 15 bis 30 nm hat.

3. Verfahren nach Anspruch 2, gekennzeichnet dadurch, daß die obere Oberfläche der Schicht (48,60)aus schützendem Siliciumnitrid vor nachfolgendem Aufbringen der Schicht (50) aus Isolatormaterial oberflächlich oxydiert wird.

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4. Verfahren nach Anspruch 1, gekennzeichnet dadurch, daß die Schicht (48,60) aus schützendem dielektrischem Material aus Siliciumcarbid besteht.

5. Verfahren nach Anspruch 1, gekennzeichnet da-

durch, daß die Schicht (48,60) aus schützendem dielektrischem j Material aus Aluminiumoxid besteht. i

6. Verfahren nach einem der Ansprüche 1 bis 5, gekennzeichnet dadurch, daß die dielektrische Gate-Schicht (32,34) einen Sandwich-Aufbau aus einer Schicht aus Siliciumnitrid und einer Schicht aus Siliciumdioxid hat.

7. Verfahren nach einem der Ansprüche 1 bis 6, gekennzeichnet dadurch, daß die Gate-Elektrode (38) aus Polysilicium besteht und auf allen ihren Seiten und auf der Oberseite mit einer äußeren Schicht (46,56) aus Siliciumdioxid versehen ist.

8. Verfahren nach einem der Ansprüche 1 bis 7, gekennzeichnet dadurch, daß die Source- und Drain-Bereiche (42,44) durch Ionenimplantation hergestellt sind.

9. Verfahren nach einem der Ansprüche 1 bis 8, gekennzeichnet dadurch, daß die Schicht (46,56) aus dielektrischem Material, die sich auf der Gate-Elektrode (38) befindet, eine Dicke von ungefähr 300 bis 500 nm hat.

10. Verfahren nach einem der Ansprüche 1 bis 6 und 8, gekennzeichnet dadurch, daß die Gate-Elektrode (38) aus Polysilicium besteht und deren Seiten mit einer Schicht (46) aus Siliciumdioxid und deren Oberseite mit einer Schicht aus Siliciumnitrid (56) bedeckt ist.

11. Verfahren nach Anspruch 10, gekennzeichnet dadurch, daß die Dicke der auf der Oberseite der Gate-Elektrode (38) befindliche Schicht (56) aus Siliciumnitrid eine Dicke

von ungefähr 100 bis 200 nm und die Schicht (46) auf den Seiten der Gate-Elektrode (38) eine Dicke von 300 bis 500 nm hat.

12. Verfahren nach Anspruch 10 oder 11, gekennzeichnet dadurch, daß die Source- und Drain-Bereiche (42,44) eines jeden Feldeffekttransistors durch Diffusion hergestellt sind.

13. Integrierter Halbleiterschaltkreis mit einer Anordnung von Feldeffekttransistoren mit jeweils selbstjustierten elektrischen Anschlüssen für den Source- und Drain-Bereich und für die Gate-Elektrode mit Verbindung zu den Verbindungsleitungen dieser Anordnung, hergestellt nach dem Verfahren eines der Ansprüche 1 bis 12, gekennzeichnet durch:

(A) ein dotiertes Halbleitersubstrat (22) eines ersten Leitfähigkeitstyps;

(B) Feldoxidbereiche (30) auf und/oder eingelassen auf bzw. in dem Substratkörper (22), die freibleibende Flächenanteile der Substratoberfläche für einen jeden Feldeffekttransistor umgeben;

(C) eine Schicht aus leitfähigem Material vorgegebener Größe und Dicke, die die Gate-Elektrode (38) innerhalb des freigebliebenen Flächenanteils bildet;

(D) eine Schicht (46,56) aus dielektrischem Material auf den Seiten und der Oberseite einer jeden Gate-Elektrode (38);

(E) Source- und Drain-Bereiche (42,44) aus dotiertem Silicium des zum Substratkörper (22) entgegengesetzten Leitfähigkeitstyps, wobei sich diese Bereiche (42,44) auf einander gegenüberliegenden Seiten der Gate-Elektrode (38) befinden und die Grenzen dieser Bereiche (42,44) durch die Kanten der Gate-Elektrode (38) bestimmt sind;

(F) eine relativ dünne Schicht (48,60) aus schützendem dielektrischem Material, die im wesentlichen die gesamte Oberfläche einer jeden Gate-Elektrode (38) bedeckt;

(G) eine relativ dicke Schicht (50) aus Isolatormaterial, die die dünne Schicht (48,60) aus schützendem

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dielektrischem Material bedeckt und die Öffnungen mit Übermaß aufweist, wobei sich diese Öffnungen über der Gate-Elektrode (38) und über den Source- und Drain-Bereichen (42,44) befindet und

(H) ein vorgegebenes Muster metallischer, elektrisch

hoch-leitender Verbindungsleitungen auf der Einrichtung, die sich in die Öffnungen der Schicht (50) aus Isolatormaterial hineinerstrecken und elektrischen Kontakt mit den selbstjustierten Source- und Drain-Bereichen (42,44) und mit der Gate-Elektrode bilden.

14. Halbleitereinrichtung nach Anspruch 13, gekennzeichnet dadurch, daß die Schicht (48,60) aus schützendem dielektrischem Material Siliciumnitrid mit einer Dicke zwischen 15 und 30 nm ist.

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