JPH06104384A - 高値抵抗及びその製造方法 - Google Patents
高値抵抗及びその製造方法Info
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- JPH06104384A JPH06104384A JP19045592A JP19045592A JPH06104384A JP H06104384 A JPH06104384 A JP H06104384A JP 19045592 A JP19045592 A JP 19045592A JP 19045592 A JP19045592 A JP 19045592A JP H06104384 A JPH06104384 A JP H06104384A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/20—Resistors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
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Abstract
(57)【要約】 （修正有）
【目的】 高値集積回路抵抗及びその製造方法の提供。
該抵抗は、基板上にシリコンを有する層を有しており、
該シリコンを有する層内にＢＦ2 ドーパントが存在し、
且つ該シリコンを有する層の領域と接触してドナー不純
物ドーパントが存在する。 【構成】 本抵抗を製造する方法は、アモルファスシリ
コン又はポリシリコンの層を設け、その中にＢＦ2 を注
入する。ＢＦ2 を注入するエネルギは、注入したＢＦ2
の濃度のピークがポリシリコン膜の厚さのほぼ中央に位
置すべく選択される。該抵抗へのコンタクトはドナータ
イプドーパント例えば砒素を該層のコンタクト区域内に
注入することにより形成され、且つ最終的に、ドープし
ていない酸化物膜及びＢＰＳＧ膜を該抵抗上に形成し、
且つリフローさせて平坦化した表面を形成する。
該抵抗は、基板上にシリコンを有する層を有しており、
該シリコンを有する層内にＢＦ2 ドーパントが存在し、
且つ該シリコンを有する層の領域と接触してドナー不純
物ドーパントが存在する。 【構成】 本抵抗を製造する方法は、アモルファスシリ
コン又はポリシリコンの層を設け、その中にＢＦ2 を注
入する。ＢＦ2 を注入するエネルギは、注入したＢＦ2
の濃度のピークがポリシリコン膜の厚さのほぼ中央に位
置すべく選択される。該抵抗へのコンタクトはドナータ
イプドーパント例えば砒素を該層のコンタクト区域内に
注入することにより形成され、且つ最終的に、ドープし
ていない酸化物膜及びＢＰＳＧ膜を該抵抗上に形成し、
且つリフローさせて平坦化した表面を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造技術における改良に関するものであって、更に詳細に
は、集積回路において使用する抵抗及びその製造方法に
おける改良に関するものである。
造技術における改良に関するものであって、更に詳細に
は、集積回路において使用する抵抗及びその製造方法に
おける改良に関するものである。
【０００２】
【従来の技術】高い値のダイオード型抵抗を製造する多
数の技術が存在している。このような抵抗は、例えば、
Ｐドープ型本体及びＮ＋ドープ型Ｖｃｃコンタクト区域
を有しており、且つ１００ギガオームより大きな範囲に
おける典型的な抵抗値を有している。一般的に使用され
る一つのタイプの抵抗は、抵抗本体においてボロンで軽
度にドープし且つコンタクト領域において砒素で高度に
ドープした薄い（５００乃至１５００Å）ポリシリコン
膜から形成される。高い抵抗値は、二つの領域の間のイ
ンターフェースに存在する逆バイアスしたダイオード接
合のサブブレークダウン電圧範囲において達成される。
このような抵抗を製造する一般的な方法は、通常の態様
でポリシリコンを付着形成し、コンタクト領域を高ドー
ズの砒素又はリンでドープし且つ抵抗本体をボロンで軽
度にドープすることである。この方法は、いくつかの問
題を有しており、そのうちの一つは爾後の処理ステップ
の抵抗値に与える影響である。例えば、パッシベーショ
ン前の抵抗値の４倍乃至５倍の範囲内の抵抗値における
大きな増加がポストメタルパッシベーションステップ期
間中にしばしば発生する。このような増加は、殆ど、Ｈ
2 雰囲気中に付着するプラズマステップにおいて発生
し、通常、プラズマから単原子水素の迅速な内拡散及び
組込み、及び接合近くのポリシリコン粒子境界の水素に
よるパッシベーションに起因するものである。このこと
は逆ダイオードのリークを減少させる。その他のパラメ
ータを調節する必要性なしにこの抵抗値の増加を発生さ
せることはある場合においては有益的なものと考えるこ
とが可能である場合もあるが、例えば、他の場合におい
ては、パッシベーション前の機能テストにおける不確実
性等の欠点が存在している。
数の技術が存在している。このような抵抗は、例えば、
Ｐドープ型本体及びＮ＋ドープ型Ｖｃｃコンタクト区域
を有しており、且つ１００ギガオームより大きな範囲に
おける典型的な抵抗値を有している。一般的に使用され
る一つのタイプの抵抗は、抵抗本体においてボロンで軽
度にドープし且つコンタクト領域において砒素で高度に
ドープした薄い（５００乃至１５００Å）ポリシリコン
膜から形成される。高い抵抗値は、二つの領域の間のイ
ンターフェースに存在する逆バイアスしたダイオード接
合のサブブレークダウン電圧範囲において達成される。
このような抵抗を製造する一般的な方法は、通常の態様
でポリシリコンを付着形成し、コンタクト領域を高ドー
ズの砒素又はリンでドープし且つ抵抗本体をボロンで軽
度にドープすることである。この方法は、いくつかの問
題を有しており、そのうちの一つは爾後の処理ステップ
の抵抗値に与える影響である。例えば、パッシベーショ
ン前の抵抗値の４倍乃至５倍の範囲内の抵抗値における
大きな増加がポストメタルパッシベーションステップ期
間中にしばしば発生する。このような増加は、殆ど、Ｈ
2 雰囲気中に付着するプラズマステップにおいて発生
し、通常、プラズマから単原子水素の迅速な内拡散及び
組込み、及び接合近くのポリシリコン粒子境界の水素に
よるパッシベーションに起因するものである。このこと
は逆ダイオードのリークを減少させる。その他のパラメ
ータを調節する必要性なしにこの抵抗値の増加を発生さ
せることはある場合においては有益的なものと考えるこ
とが可能である場合もあるが、例えば、他の場合におい
ては、パッシベーション前の機能テストにおける不確実
性等の欠点が存在している。
【０００３】水素の流入を完全に阻止することは不可能
のように見えるが、このような水素の流入を制御するこ
とが可能な込み入った技術が存在している。例えば、水
素添加を非常に低いレベルに押える為に使用される一つ
の方法は、低圧化学蒸着（ＬＰＣＶＤ）技術により付着
形成される窒化膜で抵抗をカプセル化即ち取り囲むこと
である。この方法における問題は、最終的な抵抗値を比
較的低い値に制限することのほかに、この新たな膜の存
在は、結果的に得られる複合絶縁膜を介しての垂直のコ
ンタクト壁をエッチングすることを困難としている。何
故ならば、酸化物のウエットエッチは窒化物と比較して
高度に選択性があるからである。
のように見えるが、このような水素の流入を制御するこ
とが可能な込み入った技術が存在している。例えば、水
素添加を非常に低いレベルに押える為に使用される一つ
の方法は、低圧化学蒸着（ＬＰＣＶＤ）技術により付着
形成される窒化膜で抵抗をカプセル化即ち取り囲むこと
である。この方法における問題は、最終的な抵抗値を比
較的低い値に制限することのほかに、この新たな膜の存
在は、結果的に得られる複合絶縁膜を介しての垂直のコ
ンタクト壁をエッチングすることを困難としている。何
故ならば、酸化物のウエットエッチは窒化物と比較して
高度に選択性があるからである。
【０００４】更に、水素の内拡散を防止する技術は、与
えられた厚さのポリシリコンに対して達成可能な抵抗値
の大きさを制限する。ポリシリコン付着の為の技術はス
タンダードなものであり且つ熟成されているが、５又は
６ＴΩ（尚、１ＴΩ≡１×１０12Ω）を越える抵抗値を
有する抵抗を得る為に必要とされる５００Å程度の膜厚
を得ようとする場合にしばしば問題が発生する。又、ト
ポグラフィ即ち地形的状態に関して厚さの一様性を達成
することは困難である。従って、例えば１０００Åの範
囲の容易に測定可能な膜厚において約５ＴΩより大きな
抵抗値を持った抵抗を形成する技術を提供することが所
望されている。
えられた厚さのポリシリコンに対して達成可能な抵抗値
の大きさを制限する。ポリシリコン付着の為の技術はス
タンダードなものであり且つ熟成されているが、５又は
６ＴΩ（尚、１ＴΩ≡１×１０12Ω）を越える抵抗値を
有する抵抗を得る為に必要とされる５００Å程度の膜厚
を得ようとする場合にしばしば問題が発生する。又、ト
ポグラフィ即ち地形的状態に関して厚さの一様性を達成
することは困難である。従って、例えば１０００Åの範
囲の容易に測定可能な膜厚において約５ＴΩより大きな
抵抗値を持った抵抗を形成する技術を提供することが所
望されている。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、高い値の抵抗及びその製造方法を提供
することである。本発明の別の目的とするところは、反
対の導電型のドープした領域の間のインターフェースに
おいて逆バイアスされたダイオードを有する抵抗を形成
することを可能とする上述したタイプの方法を提供する
ことである。本発明の更に別の目的とするところは、ポ
ストメタルパッシベーションステップ期間中に発生する
抵抗値の増加における従来遭遇していた問題を減少する
上述したタイプの方法をを提供することである。本発明
の更に別の目的とするところは、抵抗内への水素の流入
を減少させる為に抵抗を取り囲むことの必要性を減少さ
せるか又は除去した上述したタイプの方法を提供するこ
とである。本発明の更に別の目的とするところは、高い
値のポリシリコン抵抗を製造する改良した方法を提供す
ることである。本発明の更に別の目的とするところは、
パッシベーション期間中における抵抗値の増加が殆どな
く１０乃至２０ＴΩの範囲内の抵抗値を有する集積回路
抵抗を製造する改良した方法を提供することである。
とするところは、高い値の抵抗及びその製造方法を提供
することである。本発明の別の目的とするところは、反
対の導電型のドープした領域の間のインターフェースに
おいて逆バイアスされたダイオードを有する抵抗を形成
することを可能とする上述したタイプの方法を提供する
ことである。本発明の更に別の目的とするところは、ポ
ストメタルパッシベーションステップ期間中に発生する
抵抗値の増加における従来遭遇していた問題を減少する
上述したタイプの方法をを提供することである。本発明
の更に別の目的とするところは、抵抗内への水素の流入
を減少させる為に抵抗を取り囲むことの必要性を減少さ
せるか又は除去した上述したタイプの方法を提供するこ
とである。本発明の更に別の目的とするところは、高い
値のポリシリコン抵抗を製造する改良した方法を提供す
ることである。本発明の更に別の目的とするところは、
パッシベーション期間中における抵抗値の増加が殆どな
く１０乃至２０ＴΩの範囲内の抵抗値を有する集積回路
抵抗を製造する改良した方法を提供することである。
【０００６】
【課題を解決するための手段】本発明の好適実施例によ
れば、集積回路抵抗が提供される。本抵抗は、基板上に
シリコンを有する層を有している。該シリコンを有する
層は、ポリシリコンか又はアモルファスシリコンのいず
れかとすることが可能である。該層はＢＦ2 ドープされ
ており、且つ該層のコンタクト領域は例えば砒素等のド
ナータイプドーパントでドープされている。
れば、集積回路抵抗が提供される。本抵抗は、基板上に
シリコンを有する層を有している。該シリコンを有する
層は、ポリシリコンか又はアモルファスシリコンのいず
れかとすることが可能である。該層はＢＦ2 ドープされ
ており、且つ該層のコンタクト領域は例えば砒素等のド
ナータイプドーパントでドープされている。
【０００７】本発明の別の実施例の別の広義の側面によ
れば、集積回路等において使用する抵抗を製造する方法
が提供され、その場合に、アモルファスシリコン又はポ
リシリコンの層を設け、その中にＢＦ2 を注入する。Ｂ
Ｆ2 を注入するエネルギは、その膜厚のほぼ中心に注入
したＢＦ2 の濃度のピークが位置されるように選択す
る。
れば、集積回路等において使用する抵抗を製造する方法
が提供され、その場合に、アモルファスシリコン又はポ
リシリコンの層を設け、その中にＢＦ2 を注入する。Ｂ
Ｆ2 を注入するエネルギは、その膜厚のほぼ中心に注入
したＢＦ2 の濃度のピークが位置されるように選択す
る。
【０００８】該膜のコンタクト区域内に例えば砒素等の
ようなドナータイプドーパントを注入することにより該
抵抗へのコンタクトを形成し、且つ該抵抗上にドープし
ていない酸化物の膜及びＢＰＳＧ膜を形成し、且つリフ
ロー即ち、再流動させて平坦化した表面を形成する。
ようなドナータイプドーパントを注入することにより該
抵抗へのコンタクトを形成し、且つ該抵抗上にドープし
ていない酸化物の膜及びＢＰＳＧ膜を形成し、且つリフ
ロー即ち、再流動させて平坦化した表面を形成する。
【０００９】
【実施例】本発明の一好適実施例によれば、ポリシリコ
ン層内に抵抗を製造する方法が提供され、その方法にお
けるステップをその製造過程における種々の段階におけ
る集積回路装置の概略断面図として図１ａ乃至１ｆに示
してある。このような抵抗は、例えば、多くの集積回路
装置において使用することが可能であり、その一つの例
は１−４メガビット４Ｔ２ＲのＳＲＡＭ装置である。注
意すべきことであるが、本明細書に記載する処理ステッ
プ及び構成体は、必ずしも集積回路を製造する完全な処
理の流れを構成するものではない。本発明は、当該技術
分野において現在使用されている集積回路製造技術に関
連して実施することが可能なものであり、従って、本発
明を理解する上で重要と思われる処理ステップについて
のみ説明する。更に、本発明は特定の導電型の層及び種
々の部分及び特定したドーピング濃度の特定のドーパン
トについて説明するが、これらは本発明の理解を容易と
する為になされたものであって、本発明をこれらの特定
のものに限定するべき意図をもってなされたものではな
い。従って、反対の極性、導電型及びその他のドーパン
ト及び異なったドーピング濃度を使用することが可能で
あることは勿論である。
ン層内に抵抗を製造する方法が提供され、その方法にお
けるステップをその製造過程における種々の段階におけ
る集積回路装置の概略断面図として図１ａ乃至１ｆに示
してある。このような抵抗は、例えば、多くの集積回路
装置において使用することが可能であり、その一つの例
は１−４メガビット４Ｔ２ＲのＳＲＡＭ装置である。注
意すべきことであるが、本明細書に記載する処理ステッ
プ及び構成体は、必ずしも集積回路を製造する完全な処
理の流れを構成するものではない。本発明は、当該技術
分野において現在使用されている集積回路製造技術に関
連して実施することが可能なものであり、従って、本発
明を理解する上で重要と思われる処理ステップについて
のみ説明する。更に、本発明は特定の導電型の層及び種
々の部分及び特定したドーピング濃度の特定のドーパン
トについて説明するが、これらは本発明の理解を容易と
する為になされたものであって、本発明をこれらの特定
のものに限定するべき意図をもってなされたものではな
い。従って、反対の極性、導電型及びその他のドーパン
ト及び異なったドーピング濃度を使用することが可能で
あることは勿論である。
【００１０】従って、本発明の一実施例によれば、ポリ
シリコン抵抗本体内にＢＦ2 を注入する。この一実施例
によれば、図１ａに示した如く、多結晶シリコン（ポリ
シリコン）層１１を約１０００Åの厚さに基板上に付着
形成する。注意すべきことであるが、「基板」という用
語は、本明細書においては、広義の意味において使用さ
れており、且つその上に処理ステップを実施する任意の
ベース物質を意味するものとする。従って、基板は絶縁
層とすることも可能であり、又は当業者にとって明らか
なその他の適宜の層とすることも可能である。又、基板
は図面に示した如く平面状又は所定の形状とした形態を
有するものでない場合もあり、図面に示したものは単に
類似的なものに過ぎない。付着ステップは当該技術分野
において、公知のスタンダードの方法により実施するこ
とが可能である。図１ｂに示した如く、ポリシリコン膜
１１の低抵抗コンタクト区域１３をパターン形成し且つ
例えば約５０ｋｅＶのエネルギで且つ２×１０15ｃｍ-2
のドーズで砒素１５等のようなドナータイプドーパント
で注入させる。
シリコン抵抗本体内にＢＦ2 を注入する。この一実施例
によれば、図１ａに示した如く、多結晶シリコン（ポリ
シリコン）層１１を約１０００Åの厚さに基板上に付着
形成する。注意すべきことであるが、「基板」という用
語は、本明細書においては、広義の意味において使用さ
れており、且つその上に処理ステップを実施する任意の
ベース物質を意味するものとする。従って、基板は絶縁
層とすることも可能であり、又は当業者にとって明らか
なその他の適宜の層とすることも可能である。又、基板
は図面に示した如く平面状又は所定の形状とした形態を
有するものでない場合もあり、図面に示したものは単に
類似的なものに過ぎない。付着ステップは当該技術分野
において、公知のスタンダードの方法により実施するこ
とが可能である。図１ｂに示した如く、ポリシリコン膜
１１の低抵抗コンタクト区域１３をパターン形成し且つ
例えば約５０ｋｅＶのエネルギで且つ２×１０15ｃｍ-2
のドーズで砒素１５等のようなドナータイプドーパント
で注入させる。
【００１１】図１ｃに示した如く、例えば、約０．５×
１０12ｃｍ-2と約３×１０12ｃｍ-2との間で、更に特定
的には、約１×１０12ｃｍ-2と２×１０12ｃｍ-2の間の
ドーズで且つ約５５ｋｅＶのエネルギでポリシリコン膜
１１内にＢＦ2 １７を注入する。この注入エネルギは、
ポリシリコン膜１１の厚さのほぼ中央に注入したドーパ
ント分布のピークが位置されるように選択し、且つポリ
シリコン膜１１の厚さに依存して変化することが可能で
ある。この注入エネルギは、例えばＬＳＳコンピュータ
モデリング技術によるか又は所望のドーパント濃度分布
を達成するためのその他の公知のプロセスモデリングシ
ミュレーション技術により決定することが可能である。
１０12ｃｍ-2と約３×１０12ｃｍ-2との間で、更に特定
的には、約１×１０12ｃｍ-2と２×１０12ｃｍ-2の間の
ドーズで且つ約５５ｋｅＶのエネルギでポリシリコン膜
１１内にＢＦ2 １７を注入する。この注入エネルギは、
ポリシリコン膜１１の厚さのほぼ中央に注入したドーパ
ント分布のピークが位置されるように選択し、且つポリ
シリコン膜１１の厚さに依存して変化することが可能で
ある。この注入エネルギは、例えばＬＳＳコンピュータ
モデリング技術によるか又は所望のドーパント濃度分布
を達成するためのその他の公知のプロセスモデリングシ
ミュレーション技術により決定することが可能である。
【００１２】図１ｄに示した如く、コンタクト区域を包
含する所望の抵抗構成体の形状をパターン形成し、且
つ、最初にドープしたポリシリコン膜１１上にフォトレ
ジスト層２５を形成し、除去することを所望とする領域
をマスクし、フォトレジスト層のマスクしていない領域
を光又はその他のラディエーション（放射）へ露呈させ
且つ該マスクの露光されなかった部分及び下側に存在す
るポリシリコン膜１１を除去することによりエッチング
する。抵抗本体は、例えば、３．５μｍの長さで１．０
μｍの幅とすることが可能である。次いで、残存するフ
ォトレジスト層２０を剥離する。
含する所望の抵抗構成体の形状をパターン形成し、且
つ、最初にドープしたポリシリコン膜１１上にフォトレ
ジスト層２５を形成し、除去することを所望とする領域
をマスクし、フォトレジスト層のマスクしていない領域
を光又はその他のラディエーション（放射）へ露呈させ
且つ該マスクの露光されなかった部分及び下側に存在す
るポリシリコン膜１１を除去することによりエッチング
する。抵抗本体は、例えば、３．５μｍの長さで１．０
μｍの幅とすることが可能である。次いで、残存するフ
ォトレジスト層２０を剥離する。
【００１３】図１ａ及び１ｆに示した如く、例えば、約
１２００Åと２０００Åの間の厚さのドープしていない
シリコン酸化物、例えばＳｉＯ2 からなる膜２２とボロ
ンリン酸ガラス（ＢＰＳＧ）層２３を該抵抗構成体上に
形成し、且つ加熱してリフロー即ち再流動させ表面を平
坦化させる。所望により、Ｎ2 中において約２５分間の
間約８７５℃においてアニーリングを行うことが可能で
あり、それは、ドープしていない酸化物層２２を付着す
るステップとＢＰＳＧ層２３を付着するステップとの間
において行うことが可能である。
１２００Åと２０００Åの間の厚さのドープしていない
シリコン酸化物、例えばＳｉＯ2 からなる膜２２とボロ
ンリン酸ガラス（ＢＰＳＧ）層２３を該抵抗構成体上に
形成し、且つ加熱してリフロー即ち再流動させ表面を平
坦化させる。所望により、Ｎ2 中において約２５分間の
間約８７５℃においてアニーリングを行うことが可能で
あり、それは、ドープしていない酸化物層２２を付着す
るステップとＢＰＳＧ層２３を付着するステップとの間
において行うことが可能である。
【００１４】注意すべきことであるが、図面に示した夫
々のステップの順番は、図１ｆに示した最終的な構成体
を得るために変化させることが可能である。例えば、図
１ｂ及び１ｃに示したステップは逆の順番に実施するこ
とが可能である。又、別法として、図１ｂに示した砒素
注入を、例えば、フォトレジスト層２０を除去し且つ新
たにパターン形成したフォトレジスト層マスクを形成す
ることによるか又はフォトレジスト層２０を選択的に除
去し次いで図１ｂに関して上述した如き態様で砒素注入
ステップを行うことによって、適宜のマスキングにより
ポリシリコン膜１１の選択的除去の後に実施することが
可能である。
々のステップの順番は、図１ｆに示した最終的な構成体
を得るために変化させることが可能である。例えば、図
１ｂ及び１ｃに示したステップは逆の順番に実施するこ
とが可能である。又、別法として、図１ｂに示した砒素
注入を、例えば、フォトレジスト層２０を除去し且つ新
たにパターン形成したフォトレジスト層マスクを形成す
ることによるか又はフォトレジスト層２０を選択的に除
去し次いで図１ｂに関して上述した如き態様で砒素注入
ステップを行うことによって、適宜のマスキングにより
ポリシリコン膜１１の選択的除去の後に実施することが
可能である。
【００１５】ＢＦ2 注入の使用を介して、パッシベーシ
ョン期間中の抵抗値における全体的な増加は２５％以下
に保持することが可能であることが判明した。このこと
は、最終的な抵抗値のより確実な予測可能性を与え且つ
その拡がりをより小さなものとし、且つパッシベーショ
ン前の集積回路チップの機能性及び性能テストをより正
確なものとすることを可能としている。
ョン期間中の抵抗値における全体的な増加は２５％以下
に保持することが可能であることが判明した。このこと
は、最終的な抵抗値のより確実な予測可能性を与え且つ
その拡がりをより小さなものとし、且つパッシベーショ
ン前の集積回路チップの機能性及び性能テストをより正
確なものとすることを可能としている。
【００１６】更に、パッシベーション前後の両方におけ
る抵抗値の値は、上述した窒化物のカプセル化に関連し
てボロンが使用される従来のプロセスの対応するステッ
プにより達成されるものよりも一層高いものである。例
えば、典型的なボロン注入プロセスにおいては、典型的
なパッシベーション前の抵抗値は約０．３テラオームで
あり、且つパッシベーション後の抵抗値は約０．９テラ
オームであって、約２００％も高いものである。一方、
本発明方法によれば、３．５μｍの長さで１．０μｍの
幅の抵抗のパッシベーション前の抵抗値は約０．３７６
ＴΩであり、且つパッシベーション後の値は０．５６７
ＴΩであって、それは約２４％高い値に過ぎない。比較
をすると、抵抗がＬＰＣＶＤ窒化物層でカプセル化即ち
取り囲まれているボロン注入プロセスにおいては、抵抗
は約０．２０ＴΩのパッシベーション前の抵抗値を有
し、且つ約０．２５ＴΩのパッシベーション後の抵抗値
を有し、それは２５％の増加であるが、本発明方法によ
り達成される抵抗値の半分に過ぎない。従って、本発明
方法は、従来の態様でボロンのみを注入したポシリコン
抵抗のＬＰＣＶＤ窒化物のカプセル化により従来得られ
ていたものと、ほぼ同一の改良されたパッシベーション
後の増加及び２倍の抵抗値レベルが得られることを理解
することが可能である。
る抵抗値の値は、上述した窒化物のカプセル化に関連し
てボロンが使用される従来のプロセスの対応するステッ
プにより達成されるものよりも一層高いものである。例
えば、典型的なボロン注入プロセスにおいては、典型的
なパッシベーション前の抵抗値は約０．３テラオームで
あり、且つパッシベーション後の抵抗値は約０．９テラ
オームであって、約２００％も高いものである。一方、
本発明方法によれば、３．５μｍの長さで１．０μｍの
幅の抵抗のパッシベーション前の抵抗値は約０．３７６
ＴΩであり、且つパッシベーション後の値は０．５６７
ＴΩであって、それは約２４％高い値に過ぎない。比較
をすると、抵抗がＬＰＣＶＤ窒化物層でカプセル化即ち
取り囲まれているボロン注入プロセスにおいては、抵抗
は約０．２０ＴΩのパッシベーション前の抵抗値を有
し、且つ約０．２５ＴΩのパッシベーション後の抵抗値
を有し、それは２５％の増加であるが、本発明方法によ
り達成される抵抗値の半分に過ぎない。従って、本発明
方法は、従来の態様でボロンのみを注入したポシリコン
抵抗のＬＰＣＶＤ窒化物のカプセル化により従来得られ
ていたものと、ほぼ同一の改良されたパッシベーション
後の増加及び２倍の抵抗値レベルが得られることを理解
することが可能である。
【００１７】更に注意すべきことであるが、本発明方法
に基づいて注入されたポリシリコン層の抵抗値は、ポリ
シリコン層の厚さが減少するに従い急峻に増加する。従
って、約５００Åの厚さを有するポリシリコン層の最終
的な抵抗値は約４．２ＴΩである。抵抗値は、約ｔ-3.5
の依存性でポリシリコン層の厚さに関係しているものと
考えられる。尚、ｔは厚さを表わしている。従って、例
えば、ｔ＝６００Åにおいて約２．６ＴΩの最終的抵抗
値が予測され、ｔ＝５００Åにおいては４．２ＴΩが予
測され、且つｔ＝４００Åにおいては、１０ＴΩが予測
される。従って、以下に説明する如く、得ることが可能
な抵抗値の大きさに関する実際的な限界が存在してい
る。約８００Å以下の厚さのポリシリコン膜の一様な厚
さを測定したり実現することは困難である。従って、こ
のようなポリシリコン抵抗に対する実際的な抵抗値の上
限は約５ＴΩである。
に基づいて注入されたポリシリコン層の抵抗値は、ポリ
シリコン層の厚さが減少するに従い急峻に増加する。従
って、約５００Åの厚さを有するポリシリコン層の最終
的な抵抗値は約４．２ＴΩである。抵抗値は、約ｔ-3.5
の依存性でポリシリコン層の厚さに関係しているものと
考えられる。尚、ｔは厚さを表わしている。従って、例
えば、ｔ＝６００Åにおいて約２．６ＴΩの最終的抵抗
値が予測され、ｔ＝５００Åにおいては４．２ＴΩが予
測され、且つｔ＝４００Åにおいては、１０ＴΩが予測
される。従って、以下に説明する如く、得ることが可能
な抵抗値の大きさに関する実際的な限界が存在してい
る。約８００Å以下の厚さのポリシリコン膜の一様な厚
さを測定したり実現することは困難である。従って、こ
のようなポリシリコン抵抗に対する実際的な抵抗値の上
限は約５ＴΩである。
【００１８】ＢＦ2 はボロンよりもかなり重いものであ
るから、そのほぼ全てを膜内に収容させてポリシリコン
膜内に直接的に注入させることが可能であり、その分布
ピークを膜の厚さの中央近くに配置させることが可能で
ある。一方、ボロンは、スタンダードの注入装置を使用
する場合には、ピークを中心に位置させるためにはスク
リーン酸化物を介して注入せねばならず（又は、その他
の特別の技術を使用せねばならない）且つその分布の殆
どはポリシリコン膜の外側に位置される。
るから、そのほぼ全てを膜内に収容させてポリシリコン
膜内に直接的に注入させることが可能であり、その分布
ピークを膜の厚さの中央近くに配置させることが可能で
ある。一方、ボロンは、スタンダードの注入装置を使用
する場合には、ピークを中心に位置させるためにはスク
リーン酸化物を介して注入せねばならず（又は、その他
の特別の技術を使用せねばならない）且つその分布の殆
どはポリシリコン膜の外側に位置される。
【００１９】最後に、本発明方法に基づくＢＦ2 注入は
抵抗が形成されるポリシリコン膜の水素添加をより少な
いものとしていので、ポリシリコン粒子境界においてフ
ッ素が水素にとって変わるものと考えられる。Ｓｉ−Ｆ
結合の分離エネルギはＳｉ−Ｈ結合のものよりも一層大
きいので、本発明の抵抗は従来製造されていた抵抗より
も一層熱的に安定である。
抵抗が形成されるポリシリコン膜の水素添加をより少な
いものとしていので、ポリシリコン粒子境界においてフ
ッ素が水素にとって変わるものと考えられる。Ｓｉ−Ｆ
結合の分離エネルギはＳｉ−Ｈ結合のものよりも一層大
きいので、本発明の抵抗は従来製造されていた抵抗より
も一層熱的に安定である。
【００２０】前述した如く、ポリシリコン抵抗において
得られる抵抗値の大きさに関する実際的な限界が存在し
ている。従って、本発明の別の好適実施例によれば、高
い値の抵抗を製造する方法を図２ａ乃至２ｅに示してあ
り、その場合、アモルファスシリコン内に抵抗を形成し
て１０乃至２０ＴΩ範囲内の抵抗値を有することが可能
な抵抗を製造している。
得られる抵抗値の大きさに関する実際的な限界が存在し
ている。従って、本発明の別の好適実施例によれば、高
い値の抵抗を製造する方法を図２ａ乃至２ｅに示してあ
り、その場合、アモルファスシリコン内に抵抗を形成し
て１０乃至２０ＴΩ範囲内の抵抗値を有することが可能
な抵抗を製造している。
【００２１】従って、本発明のこの実施例によれば、Ｂ
Ｆ2 をアモルファスシリコン膜内に注入して高い値の抵
抗を形成している。図２ａに示した如く、例えば、約１
０００Åの厚さのシリコン層を基板３０上に約５６０℃
の温度でＬＰＣＶＤ技術により付着形成する。その結
果、多結晶ではなくアモルファス即ち非晶質のシリコン
膜３１が形成される。
Ｆ2 をアモルファスシリコン膜内に注入して高い値の抵
抗を形成している。図２ａに示した如く、例えば、約１
０００Åの厚さのシリコン層を基板３０上に約５６０℃
の温度でＬＰＣＶＤ技術により付着形成する。その結
果、多結晶ではなくアモルファス即ち非晶質のシリコン
膜３１が形成される。
【００２２】次に、図２ｂに示した如く、例えば、約
０．５×１０12ｃｍ-2と約３×１０12ｃｍ-2との間のド
ーズでより特定的には約１×１０12ｃｍ-2と約２×１０
15ｃｍ-2との間のドーズで且つ約５５ｋｅＶのエネルギ
でアモルファスシリコン膜３１内にＢＦ2 ３２を注入す
る。前と同様に、ＢＦ2 に対する注入エネルギは、注入
したＢＦ2 の濃度のピークがアモルファスシリコン層の
厚さのほぼ中央に位置させるように選択される。
０．５×１０12ｃｍ-2と約３×１０12ｃｍ-2との間のド
ーズでより特定的には約１×１０12ｃｍ-2と約２×１０
15ｃｍ-2との間のドーズで且つ約５５ｋｅＶのエネルギ
でアモルファスシリコン膜３１内にＢＦ2 ３２を注入す
る。前と同様に、ＢＦ2 に対する注入エネルギは、注入
したＢＦ2 の濃度のピークがアモルファスシリコン層の
厚さのほぼ中央に位置させるように選択される。
【００２３】この時点において、図２ｃに示した如く、
アモルファスシリコン膜３１上においてフォトレジスト
の第一層３４を形成し且つパターン形成して、アモルフ
ァスシリコン膜３１の区域３５を画定し、それは究極的
には形成すべき高い値の抵抗に対する低抵抗コンタクト
区域となる。アモルファスシリコン膜３１のコンタクト
区域３５を例えば約５０ｋｅＶのエネルギで約２×１０
15ｃｍ-2のドーズで例えば砒素３７等のドナードーパン
トで注入する。次いで、フォトレジストの第一層３４を
剥離する。
アモルファスシリコン膜３１上においてフォトレジスト
の第一層３４を形成し且つパターン形成して、アモルフ
ァスシリコン膜３１の区域３５を画定し、それは究極的
には形成すべき高い値の抵抗に対する低抵抗コンタクト
区域となる。アモルファスシリコン膜３１のコンタクト
区域３５を例えば約５０ｋｅＶのエネルギで約２×１０
15ｃｍ-2のドーズで例えば砒素３７等のドナードーパン
トで注入する。次いで、フォトレジストの第一層３４を
剥離する。
【００２４】次いで、図２ｄに示した如く、コンタクト
区域を包含する抵抗構成体自身をパターン形成する。こ
の場合にも、抵抗本体は、例えば、３．５μｍの長さで
１．０μｍの幅とすることが可能である。フォトレジス
トの第二層４０を形成し、且つエッチングして所望の抵
抗構成体４１を残存させる。次いで、フォトレジスト層
４０を剥離する。
区域を包含する抵抗構成体自身をパターン形成する。こ
の場合にも、抵抗本体は、例えば、３．５μｍの長さで
１．０μｍの幅とすることが可能である。フォトレジス
トの第二層４０を形成し、且つエッチングして所望の抵
抗構成体４１を残存させる。次いで、フォトレジスト層
４０を剥離する。
【００２５】最後に、図２ｅに示した如く、例えば１２
００Åと２０００Åとの間の厚さのドープしていないシ
リコン酸化物例えばＳｉＯ2 からなる膜４３とボロンリ
ン酸ガラス（ＢＰＳＧ）層４４とを抵抗構成体４１上に
形成し、且つ加熱してリフロー即ち再流動させ、表面を
平坦化させる。所望により、Ｎ2 を含有する雰囲気中に
おいて約２５分間の間約８７５℃の温度においてアニー
リングを行うことが可能であり、且つそれはドープして
いない酸化物層４３を付着形成するステップとＢＰＳＧ
層４４を付着形成するステップとの間において実施する
ことが可能である。
００Åと２０００Åとの間の厚さのドープしていないシ
リコン酸化物例えばＳｉＯ2 からなる膜４３とボロンリ
ン酸ガラス（ＢＰＳＧ）層４４とを抵抗構成体４１上に
形成し、且つ加熱してリフロー即ち再流動させ、表面を
平坦化させる。所望により、Ｎ2 を含有する雰囲気中に
おいて約２５分間の間約８７５℃の温度においてアニー
リングを行うことが可能であり、且つそれはドープして
いない酸化物層４３を付着形成するステップとＢＰＳＧ
層４４を付着形成するステップとの間において実施する
ことが可能である。
【００２６】注意すべきことであるが、この場合におい
ても、高い値の抵抗を製造するステップの順番を変化さ
せることが可能であり、その場合においても尚且つ妥当
な装置を得ることが可能である。例えば、最終的装置の
構成に影響を与えることなしに、ＢＦ2 注入に先立って
マスキング及び砒素注入を行うことが可能である。同様
に、ＢＦ2 を注入するステップは、抵抗構成体（図２ｄ
に示してある）のパターン形成及びエッチングの後に実
施することが可能であり、その場合においても同一の構
成を有する最終的装置を得ることが可能である。
ても、高い値の抵抗を製造するステップの順番を変化さ
せることが可能であり、その場合においても尚且つ妥当
な装置を得ることが可能である。例えば、最終的装置の
構成に影響を与えることなしに、ＢＦ2 注入に先立って
マスキング及び砒素注入を行うことが可能である。同様
に、ＢＦ2 を注入するステップは、抵抗構成体（図２ｄ
に示してある）のパターン形成及びエッチングの後に実
施することが可能であり、その場合においても同一の構
成を有する最終的装置を得ることが可能である。
【００２７】本発明のアモルファスシリコン実施例の主
要な利点のうちの一つは、本発明実施例によらなければ
１ＴΩ以下の抵抗値へ制限するような厚さを有する膜を
使用して水素添加なしで１０乃至２０ＴΩの値の抵抗を
製造することが可能であるということである。例えば、
上述したプロセスを使用して、３．５μｍの長さで１．
０μｍの幅で１０００Åのアモルファスシリコン抵抗を
製造したところ、それはパッシベーション前においては
１０ＴΩの抵抗値を有しており且つパッシベーション後
においては１６ＴΩを有しており、従って抵抗値は６０
％増加していた。これと対比して、ポリシリコン内にボ
ロンのみを注入した場合には、例えば６００Åの程度の
より薄い膜が必要とされ、且つ２０ＴΩはパッシベーシ
ョン前の抵抗値と比較して５倍の増加した結果である。
要な利点のうちの一つは、本発明実施例によらなければ
１ＴΩ以下の抵抗値へ制限するような厚さを有する膜を
使用して水素添加なしで１０乃至２０ＴΩの値の抵抗を
製造することが可能であるということである。例えば、
上述したプロセスを使用して、３．５μｍの長さで１．
０μｍの幅で１０００Åのアモルファスシリコン抵抗を
製造したところ、それはパッシベーション前においては
１０ＴΩの抵抗値を有しており且つパッシベーション後
においては１６ＴΩを有しており、従って抵抗値は６０
％増加していた。これと対比して、ポリシリコン内にボ
ロンのみを注入した場合には、例えば６００Åの程度の
より薄い膜が必要とされ、且つ２０ＴΩはパッシベーシ
ョン前の抵抗値と比較して５倍の増加した結果である。
【００２８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるものではなく、本発明の技術的範囲を逸脱するこ
となしに種々の変形が可能であることは勿論である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるものではなく、本発明の技術的範囲を逸脱するこ
となしに種々の変形が可能であることは勿論である。
【図１ａ】 本発明の１実施例方法に基づいて集積回路
装置を製造する１段階における状態を示した概略断面
図。
装置を製造する１段階における状態を示した概略断面
図。
【図１ｂ】 本発明の１実施例方法に基づいて集積回路
装置を製造する１段階における状態を示した概略断面
図。
装置を製造する１段階における状態を示した概略断面
図。
【図１ｃ】 本発明の１実施例方法に基づいて集積回路
装置を製造する１段階における状態を示した概略断面
図。
装置を製造する１段階における状態を示した概略断面
図。
【図１ｄ】 本発明の１実施例方法に基づいて集積回路
装置を製造する１段階における状態を示した概略断面
図。
装置を製造する１段階における状態を示した概略断面
図。
【図１ｅ】 本発明の１実施例方法に基づいて集積回路
装置を製造する１段階における状態を示した概略断面
図。
装置を製造する１段階における状態を示した概略断面
図。
【図１ｆ】 本発明の１実施例方法に基づいて集積回路
装置を製造する１段階における状態を示した概略断面
図。
装置を製造する１段階における状態を示した概略断面
図。
【図２ａ】 本発明の別の実施例方法に基づいて集積回
路装置を製造する１段階における状態を示した概略断面
図。
路装置を製造する１段階における状態を示した概略断面
図。
【図２ｂ】 本発明の別の実施例方法に基づいて集積回
路装置を製造する１段階における状態を示した概略断面
図。
路装置を製造する１段階における状態を示した概略断面
図。
【図２ｃ】 本発明の別の実施例方法に基づいて集積回
路装置を製造する１段階における状態を示した概略断面
図。
路装置を製造する１段階における状態を示した概略断面
図。
【図２ｄ】 本発明の別の実施例方法に基づいて集積回
路装置を製造する１段階における状態を示した概略断面
図。
路装置を製造する１段階における状態を示した概略断面
図。
【図２ｅ】 本発明の別の実施例方法に基づいて集積回
路装置を製造する１段階における状態を示した概略断面
図。
路装置を製造する１段階における状態を示した概略断面
図。
１０ 基板 １１ ポリシリコン層 １３ 低抵抗コンタクト区域 ２０ フォトレジスト層 ２２ ドープしていない酸化物層 ２３ ＢＰＳＧ層
Claims (40)
- 【請求項１】 集積回路抵抗において、基板が設けられ
ており、前記基板上にシリコンを有する層が設けられて
おり、前記シリコンを有する層内にＢＦ2 ドーパントが
存在しており、前記シリコンを有する層の領域と接触し
てドナー不純物ドーパントが存在していることを特徴と
する集積回路抵抗。 - 【請求項２】 請求項１において、前記シリコンを有す
る層がポリシリコンであることを特徴とする集積回路抵
抗。 - 【請求項３】 請求項１において、前記シリコンを有す
る層がアモルファスシリコンであることを特徴とする集
積回路抵抗。 - 【請求項４】 請求項１において、前記ドナー不純物ド
ーパントが砒素であることを特徴とする集積回路抵抗。 - 【請求項５】 請求項１において、更に、前記シリコン
を有する層の上側に位置してドープしていない酸化物か
らなる層が設けられており、且つ前記ドープしていない
酸化物からなる層の上側にＢＰＳＧ層が設けられている
ことを特徴とする集積回路抵抗。 - 【請求項６】 請求項１において、前記シリコンを有す
る層が約１０００Åの厚さで３．５μｍの長さで且つ
１．０μｍの幅であることを特徴とする集積回路抵抗。 - 【請求項７】 集積回路抵抗において、基板が設けられ
ており、前記基板上にアモルファスシリコン層が設けら
れており、前記アモルファスシリコン層内にＢＦ2 ドー
パントが存在しており、前記アモルファスシリコン層の
領域と接触してドナー不純物ドーパントが存在してお
り、前記アモルファスシリコン層の上側に位置してドー
プしていない酸化物層が設けられており、前記ドープし
ていない酸化物層の上側にＢＰＳＧ層が設けられている
ことを特徴とする集積回路抵抗。 - 【請求項８】 請求項７において、前記ドナー不純物ド
ーパントが砒素であることを特徴とする集積回路抵抗。 - 【請求項９】 集積回路抵抗において、基板が設けられ
ており、前記基板の上にポリシリコン層が設けられてお
り、前記ポリシリコン層内にＢＦ2 ドーパントが存在し
ており、前記ポリシリコン層の領域と接触してドナー不
純物ドーパントが存在しており、前記ポリシリコン層の
上側に位置してドープしていない酸化物層が設けられて
おり、前記ドープしていない酸化物層の上にＢＰＳＧ層
が設けられていることを特徴とする集積回路抵抗。 - 【請求項１０】 請求項９において、前記ドナー不純物
ドーパントが砒素であることを特徴とする集積回路抵
抗。 - 【請求項１１】 集積回路抵抗の製造方法において、基
板上にシリコンを有する層を設け、前記シリコンを有す
る層内にＢＦ2 を注入する、上記各ステップを有するこ
とを特徴とする方法。 - 【請求項１２】 請求項１１において、前記シリコンを
有する層を設けるステップが、ポリシリコン層を設ける
ステップを有することを特徴とする方法。 - 【請求項１３】 請求項１１において、前記シリコンを
有する層を設けるステップが、アモルファスシリコン層
を設けるステップを有することを特徴とする方法。 - 【請求項１４】 請求項１３において、前記アモルファ
スシリコン層を設けるステップが、約５６０℃の温度に
おいてＬＰＣＶＤ技術により前記基板上に約１０００Å
の厚さのシリコン層を形成することを特徴とする方法。 - 【請求項１５】 請求項１４において、前記ＢＦ2 で前
記アモルファスシリコン層を注入するステッップが、前
記アモルファスシリコン層の厚さの中央近くに注入した
ＢＦ2 の濃度のピークを配置させるために前記ＢＦ2 に
対するエネルギを選択することを包含することを特徴と
する方法。 - 【請求項１６】 請求項１５において、前記ＢＦ2 を注
入するステッップが、約５５ｋｅＶのエネルギにおいて
約１×１０12乃至２×１０12ｃｍ-2の間のドーズで前記
アモルファスシリコン層内にＢＦ2 を注入することを包
含することを特徴とする方法。 - 【請求項１７】 請求項１３において、更に、ドナータ
イプドーパントで前記コンタクト区域を注入することに
より前記アモルファスシリコン層内に抵抗コンタクト区
域を注入することを特徴とする方法。 - 【請求項１８】 請求項１７において、前記ドナータイ
プドーパントを注入するステップが、約５０ｋｅＶのエ
ネルギで且つ２×１０15ｃｍ-2のドーズで砒素を注入す
ることを特徴とする方法。 - 【請求項１９】 集積回路抵抗を製造する方法におい
て、基板上にアモルファスシリコン層を形成し、前記ア
モルファスシリコン層内にＢＦ2 を注入し、前記アモル
ファスシリコン層の所定の区域をマスクして高値抵抗用
の低抵抗コンタクト区域を画定し、前記低抵抗コンタク
ト区域内にドナードーパントを注入し、前記アモルファ
スシリコンをパターン形成して前記抵抗及び低抵抗コン
タクト区域を画定し、前記抵抗及び低抵抗コンタクト区
域上にドープしていないＳｉＯ2層を形成し、前記Ｓｉ
Ｏ2 層上にＢＰＳＧ層を形成し、前記ドープしていない
ＳｉＯ2 及びＢＰＳＧ層をリフローさせて結果的に得ら
れる構成体の表面を平坦化させる、上記各ステップを有
することを特徴とする方法。 - 【請求項２０】 請求項１９において、前記アモルファ
スシリコン層を形成するステップが、約５６０℃の温度
において約１０００Åの厚さへ前記基板上にＬＰＣＶＤ
技術によりシリコンを付着させることを特徴とする方
法。 - 【請求項２１】 請求項１９において、前記ＢＦ2 を注
入するステップが、アモルファスシリコン層の厚さの中
心近くに注入したＢＦ2 濃度のピークが配置されるよう
にＢＦ2 に対する注入エネルギを選択することを特徴と
する方法。 - 【請求項２２】 請求項２０において、前記ＢＦ2 を注
入するステップが、約５５ｋｅＶエネルギにおいて、約
１×１０12乃至２×１０12ｃｍ-2の間のドーズでＢＦ2
を注入することを特徴とする方法。 - 【請求項２３】 請求項１９において、前記低抵抗コン
タクト区域内にドナードーパントを注入するステップ
が、約５０ｋｅＶのエネルギで約２×１０15ｃｍ-2のド
ーズで前記低抵抗コンタクト区域を砒素で注入すること
を特徴とする方法。 - 【請求項２４】 請求項１９において、更に、前記抵抗
および低抵抗コンタクト区域上にドープしていないＳｉ
Ｏ2 層を形成するステップと前記ＳｉＯ2 上にＢＰＳＧ
層を形成するステップとの間において、Ｎ2 を有する雰
囲気中において８７５℃の温度で約２５分間の間前記ド
ープしていないＳｉＯ2 をアニーリングするステップを
有することを特徴とする方法。 - 【請求項２５】 ポリシリコン抵抗を製造する方法にお
いて、ポリシリコン層を設け、前記ポリシリコン層内に
ＢＦ2 を注入する、上記各ステップを有することを特徴
とする方法。 - 【請求項２６】 請求項２５において、前記ポリシリコ
ン層をＢＦ2 で注入するステップが、前記ポリシリコン
層の厚さのほぼ中央に注入したＢＦ2 濃度のピークが配
置されるように前記ＢＦ2 に対する注入エネルギを選択
することを包含することを特徴とする方法。 - 【請求項２７】 請求項２５において、前記ポリシリコ
ン層は約１０００Åの厚さで設けられることを特徴とす
る方法。 - 【請求項２８】 請求項２７において、前記ポリシリコ
ンをＢＦ2 で注入するステップが、前記ポリシリコン層
の厚さのほぼ中心に注入したＢＦ2 濃度のピークが配置
されるように前記ＢＦ2 に対する注入エネルギを選択す
ることを包含することを特徴とする方法。 - 【請求項２９】 請求項２８において、前記ＢＦ2 を注
入するステップが、約５５ｋｅＶエネルギで２×１０15
ｃｍ-2のドーズで前記ポリシコン層内にＢＦ2 を注入す
ることを包含することを特徴とする方法。 - 【請求項３０】 請求項２５において、更に、前記コン
タクト区域をドナータイプドーパントで注入することに
より前記ポリシリコン層内に抵抗コンタクト区域を注入
することを有することを特徴とする方法。 - 【請求項３１】 請求項３０において、前記ドナータイ
プドーパントを注入するステップが、約５０ｋｅＶエネ
ルギで２×１０15ｃｍ-2のドーズで砒素を注入すること
を包含することを特徴とする方法。 - 【請求項３２】 抵抗を製造する方法において、基板上
にポリシリコン層を設け、前記ポリシリコン層内にＢＦ
2 を注入し、前記ポリシリコン層内に低抵抗コンタクト
区域を注入し、前記ポリシリコン層をパターン形成する
と共にエッチングして所望の抵抗構成体形状を形成し、
前記ポリシリコン層及び基板上にドープしていない酸化
物層を形成し、前記ドープしていない酸化物層上にボロ
ンリン酸ガラス（ＢＰＳＧ）層を形成し、前記ドープし
ていない酸化物層と前記ＢＰＳＧ層とを平坦化させるた
めに前記構成体を加熱する、上記各ステップを有するこ
とを特徴とする方法。 - 【請求項３３】 請求項３２において、前記ポリシリコ
ンをＢＦ2 で注入するステップが、前記ポリシリコン層
の厚さのほぼ中央に注入したＢＦ2 濃度のピークが配置
されるように前記ＢＦ2 に対する注入エネルギを選択す
ることを包含することを特徴とする方法。 - 【請求項３４】 請求項３２において、前記ポリシリコ
ン層が約１０００Åの厚さで設けられることを特徴とす
る方法。 - 【請求項３５】 請求項３４において、前記ポリシリコ
ンをＢＦ2 で注入するステップが、前記ポリシリコン層
の厚さのほぼ中央に注入したＢＦ2 濃度のピークを配置
されるために前記ＢＦ2 用の注入エネルギを選択するこ
とを包含することを特徴とする方法。 - 【請求項３６】 請求項３５において、前記ＢＦ2 注入
ステップが、約５５ｋｅＶのエネルギで２×１０15ｃｍ
-2のドーズで前記ポリシコン層内にＢＦ2 を注入するこ
とを包含することを特徴とする方法。 - 【請求項３７】 請求項３２において、前記ポリシリコ
ン層の前記低抵抗コンタクト区域をパターン形成すると
共に注入するステップが、前記区域をドナータイプドー
パントで注入することを包含することを特徴とする方
法。 - 【請求項３８】 請求項３７において、前記区域をドナ
ータイプドーパントで注入するステップが、約５５ｋｅ
Ｖのエネルギで２×１０15ｃｍ-2のドーズで前記区域を
砒素で注入することを包含することを特徴とする方法。 - 【請求項３９】 請求項３２において、更に、前記ＢＰ
ＳＧ層を形成する前に前記ドープしていない酸化物層を
アニーリングすることを特徴とする方法。 - 【請求項４０】 請求項３９において、前記ドープして
いない酸化物をアニーリングするステップが、Ｎ2 を有
する雰囲気中において約２５分間の間約８７５℃の温度
で前記ドープしていないガラスをアニーリングすること
を包含することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US73241791A | 1991-07-18 | 1991-07-18 | |
| US732417 | 1991-07-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104384A true JPH06104384A (ja) | 1994-04-15 |
Family
ID=24943444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19045592A Pending JPH06104384A (ja) | 1991-07-18 | 1992-07-17 | 高値抵抗及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0524025A3 (ja) |
| JP (1) | JPH06104384A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232541A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体記憶装置の製造方法 |
| JP2001196541A (ja) * | 2000-01-14 | 2001-07-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1256362B (it) * | 1992-08-19 | 1995-12-04 | St Microelectronics Srl | Processo di realizzazione su semiconduttori di regioni impiantate a basso rischio di channeling |
| US8252684B1 (en) * | 2011-05-30 | 2012-08-28 | Nanya Technology Corp. | Method of forming a trench by a silicon-containing mask |
| CN109326583B (zh) * | 2018-09-20 | 2020-09-01 | 南京溧水高新创业投资管理有限公司 | 一种在集成电路中集成复合型多晶硅电阻的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900005038B1 (ko) * | 1987-07-31 | 1990-07-18 | 삼성전자 주식회사 | 고저항 다결정 실리콘의 제조방법 |
| JPH02181931A (ja) * | 1989-01-07 | 1990-07-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1992
- 1992-07-17 JP JP19045592A patent/JPH06104384A/ja active Pending
- 1992-07-17 EP EP19920306605 patent/EP0524025A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232541A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体記憶装置の製造方法 |
| JP2001196541A (ja) * | 2000-01-14 | 2001-07-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0524025A3 (en) | 1993-03-10 |
| EP0524025A2 (en) | 1993-01-20 |
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