JPS60500836A - Ｍｏｓ集積回路デバイスの製作 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＭＯ８集積回路デバイスの製作 本発明は、単結晶シリコン基体上にゲート酸化物層を形成する工程と、ゲート酸 化物層上に多結晶シリコン層を形成する工程と、多結晶シリコン層上に金属シリ サイド層を形成する工程と、上記記載の単結晶シリコン基体中にドープ領域をイ オン注入する工程とを含むＭＯ８集積回路デバイス製作に係る。

実際上重要なＭＯ８集袖回路デ□バイスの設計において、多層多結晶／金属シリ サイド・ゲート・レベル金属構造がパターン形成され、ゲートおよびそれに関連 した相互接続が形成される。相互接続のあるものは、デバイスの単結晶基体中の オーム性領域と接触を作るよう設計される。ゲートレベル金属部中のポリシリコ ンは、高温拡散工程でドープされ、ポリシリコンは導電性となる。同時に、それ によシ単結晶基体中にオーム性電極が形成される。続けて金属シリサイドの層を ドープされたポリシリコン上に形成し、それにより、本質的に低抵抗のゲーレベ ル金属部を形成すると有利である。

具体的なプロセスにおいて、デバイスの基体はシリコンで作られ、指定されたド ーパントはリンから成る。

ようなデバイスの基体中に、二つのオーム性接触を２ミクロン以下に近づけて配 置するととは事実上不可能である。

ＭＯ８集積回路デバイスを作成する具体的な別のプロセスにおいて、第１のイオ ン注入工程で、デバイスのポリシリコンをドープするだめにヒ素が用いられる。

次に、ポリシリコン上に金属シリサイド層が形成される。次に、シリサイドおよ び下のポリシリコンがパターン形成される。次に、第２のヒ素注入において、ド ーパントがデバイスのソースおよびドレイン領域に導入される。続けて、ソース およびトレイン領域が正確に規定される加熱工程において、パターン形成された ポリシリコンが導電性となり、微小寸法のオーム性電極が、デバイスの基体中に 形成される。

先に述べた別のプロセスは、ＭＯ８集積回路デバイスを作成する上で魅力的であ る。しかし、そのプロセスは別々のイオン注入工程を必要とし、その工程は比較 的時間がかかう高価である。さらに、２度注入を行なう必要があることから、デ バイスに含まれるゲート酸化物層の特性が悪影響を受ける可能性が増す。

これらの問題は、本発明に従い解決される。本発明の方法は、単結晶シリコン基 体上にゲート酸化物層を形成する工程と、ゲート酸化物層上にポリシリコン層を 形成する工程とから成り、上記記載の単結晶シリコ（３） ン基体中のイオン注入ドープ領域は、上記記載のイオン注入工程中、上記記載の シリコンもドープされ、その後、デバイスは加熱され、ドープ領域が規定され、 同時にドーパントを金属シリサイドから下のポリシリコン中に拡散させ、それを 導電性とすることが特徴である。

図において、 牙１図ないし第６図は、本発明の原理に従い行なうデバイス製作プロセス中の各 工程を実際の寸法の比率とは異なって示す断面図である。

一部分が製作されたＭＯ８集積回路デバイスの一部が、概略的に牙１図に示され ている。具体例を示すだめに、描かれたデバイスは単結晶シリコンで作られたｐ 影領域（１０）から成る半導電性基体上に形成された大規模集積回路の一部であ ると仮定する。従って、ここで述べる特定の構造例は、ｎチャネルＭＯＳ　（Ｎ ＭＯ８）集積回路デバイスまたは相補ＭＯ８（０ＭＯ８）集積回路の一部である と考えられる。

具体例である第１図のデバイスは、通常の電界用酸化物部分（１２，ｉ４）およ びゲート酸化物部分（１６゜１８）を含む。これらの部分のそれぞれは、二酸化 シリコンで作られ、それは標準的な熱酸化により形成される。たとえば、部分（ １２，１４）はそれぞれ厚さが約４０００オングストロームで、部分（１６，１ ８）（４） は、それぞれ約２５０オングストロームの厚さである。

加えて、デバイスは当業者には周知の方法で、低圧化学気相堆積（ＬＰＯＶＤ） 工程で形成されたアンドープ多結晶シリコンから成る部分（２０，２２）を含む 。

例として、部分（２０，２２）は、それぞれ約１，５００オングストロームの厚 さである。堆積させたポリシリコンの目的は、窓領域（２４）がパターン形成さ れるその後のりソグラフイ中、下のゲート酸化物が汚染されたり、腐食したシす るのを防止する。

第１図のデバイスを形成するために用いられる製作工程の前の工程において、そ のポリシリコンおよび二酸化シリコン層がエッチされ、窓領域（２４）が形成さ れた。たとえば、これは従来、通常の二段階反応性スパッタ（またはイオン）エ ツチング・プロセス＋７より行なわれ、その場合、塩素から発生したプラズマが ポリシリコンを非等方的にエッチするだめに用いられ、トリフロロメタンおよび アンモニアから発生したプラズマが、二酸化シリコンを非等方的にエッチするだ めに用いられる。

次に、標準的なＬＰｃＶＤ工程において、約２５００オングストローム厚のアン ドープポリシリコンの層を第１図のデバイスの表面上に堆積させた。得られた構 造は第２図に示されるように、新らしく堆積したポリシリコン層（２６）を含む 。窓領域（２４）中の層（２６）（５−） の一部は、後に本発明のプロセスの特徴に従い、適当にドープされたとき導電性 となる。この導電性部分はポリコン下の領域（１０）中に形成すべきオーム性領 域に対する電気的接触を形成するだめのポリシリコン電極（ポリコン）を構成す る。

ＭＯＳデバイス用の高導電性ゲートレベル金属部を実現するために、ポリシリコ ン上の遷移金属シリサイドを用いることがよく知られている。どのようなポリシ リコン上のシリサイド合成構造の具体例についてはエイチーシュイーＪレビンシ ュタイン（Ｈ，Ｊ、　Ｌｅｖｉｎ−ｓｔｅｉｎ　）、ニス・ピー・ムラ−力（Ｓ 、Ｐ、　Ｍｕｒａｒｋａ　）およびエイ・ケイ・シンハ（Ａ、に、　５ｉｎｈａ 　）に承認された米国特許第４２７６５５７号に記載されている。

ＭＯＳデバイス中にポリシリコン上のシリサイド合成を用いることについての更 に詳細は、ニス・ピー・ムラ−力（Ｓ、Ｐ、　Ｍｕｒａｋａ　）らにより、低抵 抗ゲートおよび相互接続のだめのチタンおよびタンタルの耐熱性シリサイド”ア イ・イー・イー・イー−ジャーナル・オブ・ソリッド−ステート・サーキット（ Ｉ’Ｂ　Ｂ　Ｅ　Ｊｏｕｒ−ｎａｌ　Ｏｆ　Ｓｏｌ’１ｄ−８ｔａｔｅ　Ｃ１ｒ ｃｕｉｔｓ　）オ５Ｏ−１５巻、第４号、１９８０年８月、４７４−４８２頁に 述べられている。

本発明の原理に従うと、金属シリサイド、たとえばタンタル・シリサイドまたは コバルト・シリサイドが（６）　詩表昭ＧＯ−５０ｔ１８３６（３）ここで述べ るデバイス中に含まれる。具体例を示すために、ここでは第２図に示されるポリ シリコン層（２６）上に形成されたタンタル・シリサイドの層を含む具体的なＭ ＯＳデバイスを強調する。

周知の技術に従うと、タンタルの層（２８）およびシリコンが牙３図に示される ように、ポリシリコン層（２６）上に、同時にスパッタ堆積される。たとえば層 （２８）は、約２５ｏＯオングストロームの厚さである。

その後、標準的なりソグラフィ・プロセスにょシ、レジストパターンが層（２８ ）上に形成される。そのようなパターンのレジスト要素（３ｏ）が牙４図に示さ れている。−例として、要素（３０，３２）のそれぞれは、約２ミクロンの厚さ 、１ミクロンの幅である。

本発明の製作工程の次の段階において、レジスト要素（Ｆｓｏ　、３２）が、下 の層（２Ｂ　、２６．２０）を非等方的にパターン形成するためのエッチ抵抗マ スクとして用いられる。要素（３ｏ）直下のこれら層の部分は、ここで考えてい るＭＯＳデバイスのゲート電極を構成する。要素（３２）直下の層（２８，２６ ）の部分は、デバイスの導電性増大ポリコン領域を構成する。

牙４図のデバイスに含まれるタンタル−シリコン層（２８）のパターン形成は、 活性エッチャントフッ素（７） 成分を含むプラズマを用いることにより、反応性スパッタ・エツチング工程によ シ行なわれる。適当なそのようなプラズマは、ＣＩＣＭ３Ｆ（フレオン１１）か ら導かれる。この工程において、層のマスクされない部分の厚さ全体およびポリ シリコン層（２６）のマスクされない部分の厚さのある程度が除去される。その 後の工程において、ポリシリコン層（２６）のマスクされない部分の残った厚さ およびポリシリコン層（２０）のマスクされない部分の厚さ全体が除去される。

この工程もまた、反応性スパッタ・エツチング工程を含むと有利である。−例と して、このポリシリコン−エツチング工程は、活性エッチャント塩素成分を含む プラズマ、たとえば純粋なＣＡ！２ｔだは本質的に純粋なＣ１２かから導かれた プラズマ中で行なわれる。この二工程エツチング・プロセスが完了した後、レジ スト要素（６０゜３２）が、描かれたデバイスから除かれる。たとえばこれは通 常の化学溶解技術により行われる。

タンタル−シリコン層（２８）の先に述べた残った部分が、次にシンクされる。

だとえば、これは、約ｑａａ℃で約３Ｑ分間、純粋なアルゴン雰囲気中で行なわ れる。これによシ、層（２８）の残った部分がタンタル−シリサイドに変る。

二工程エツチング・プロセスおよびシンクリング工程の結果、製作されつつある ＭＯＳデバイスは、第５（８） 図に示されるように、タンタルシリサイド部分（３４゜３６）およびポリシリコ ン部分（３８，４０，４２）を含む。本発明の原理に従うと、牙５図のデバイス は次にイオン注入工程に進む。これは、第５図に概略的に表わされており、矢印 （４４）は、デバイスの最上部表面全体が入射イオンビームに照射される。以下 で述べるように、この工程によって、基体（１０）中のソース、ドレインおよび オーム性接触領域および基体（１０）上の導電性ポリシリコン領域の基礎ができ る。

たとえば、牙５図に表わされた注入工程において、約６Ｄキロ電子ボルトおよび １平方センチメートル当り約７×１０１５イオンの線量のヒ素ドーパントイオン が、図示されたデバイスに向けられる。基体（１０）の選択された表面部分に、 それら部分中に点線で概略的に示されるように、ヒ素イオンがそれによって注入 される。

加えて、やはり点線で示されるように、シリサイド部分（３４，３６）にヒ素イ オンが注入される。しかし、ヒ素イオンは、シリサイド部分（３４，３６）を通 過し、下のポリシリコン部分（３８，４０，４２）中に入ることはない。更に、 電界用酸化物部分（１２゜１４）下の基体（１０）の表面部分は、その中には、 イオン注入されない。シリサイド部分（３４，３６）直下の基体（１０）の表面 部分にイオン注入されない。

（９） 一例として、基体（１０）中の浅い注入部分は、基体（１０）の最上部表面下に 約３００オングストローム延びる。

次に、比較的厚い絶縁層（いわゆる中間誘電体）がＭＯＳデバイスの最上部表面 上に形成される。そのような層（４６）は、オ６図に示されている。たとえば層 （４６）は、約１．５ミクロンの厚さである。層（４６）は、テトラエチルオル トシリケートおよびトリエチル亜燐酸から成るソースから、標準的なＣｖＤ工程 で形成すると有利である。得られた通常の材料は、一般にＰＴＢＯＳガラスと呼 ばれ、それは良好な段差被覆を示す。

たとえば、ＰＴＥＯ８ガラス層（４６）（オ６図）を含むＭＯＳデバイスは、そ の後、ゲッタリング周期で標準的な方式によシ処理される。（ゲッタリングは製 作工程中の最後の工程である。それは、典型的な場合、以下で述べる窓が層（４ ６）中に形成された後、ゆつ〈シ起る。）　たとえば、ゲッタリングは約９００ ないし９５０℃の温度で、約１時間、リン過剰の雰囲気中で行なわれる。この後 者の加熱工程、すなわち、それは、通常、典型的な従来技術の製作工程でも常に 起るが、その結果、基体（１０）の浅い表面部分中に先に注入されたヒ素イオン が活性化され、垂直および十− 横方向に基体中に追いやられ、ｎ　ｐ接合を形成す（°）　符表昭６０−５００ ８３６　（４）る。重要なことは、シリコン中でのヒ素の比較的小さい拡散係数 のため、これらの垂直および横方向拡散領域は、最初の浅い注入領域から、わず か約０，２５ミクロンだけ延びる。したがって、比較的浅い空間的に分離された ソースおよびドレイン接合領域（４８）が、それによって基体（１０）中に規定 される。加えて、ｎ＋　、接合領域（５０）が、それによって、　基体（１０） 中に規定される。これらの領域もまた、最初の浅い注入領域から、垂直および横 方向に僅か約０．２５ミクロン延びるだけである。

本発明の原理に従うと、シリサイド部分（３４，３６）中のヒ素ドーパントイオ ンは、先に述べた標準的な加熱工程中、そこから下のポリシリコン部分（３８， ４０゜４２）中に追いやられ、それら部分を導電性とする。

更に、シリサイド部分（３６）中の先に十分の量であったドーパントイオンもま た、それによりポリシリコン部分（４２）を通って、基体（１０）の表面領域（ ５２）中に追いやられ、領域（５０）を導電的に橋渡しする。他の金属まだは金 属化合物とは異なシ、金属シリサイドは粒界網をもち、それは不純物を下のポリ シリコン中に拡散させることがわかっている。

先に述べた加熱工程の結果（たとえば、上で述べたように、ゲッタリング中、後 に実際に起る）高導電性シリサイド〔部分（５４）：ｌ−オン−ポリシリコン〔 （１１） 部分（６８，４０）合成ゲート電極のオ６図のデバイスの形成が完了する。同時 に、ソースおよびドレインｎ＋　、接合領域（４８）が、ゲート電極に付随して 、基体（１０）中に形成される。同じ工程で、高導電性シリサイド〔部分（１３ ６）　）−オン−ポリシリコン〔部分（４２））合成ポリコンの形成が完了する 。加えて、それにより高導電性オーム性電極Ｊ−ｐ接合領域（５０，５２）が、 基体（１０）中に形成される。これらのオーム性電極領域は、先に述べたポリコ ン構造を、ソースおよびドレイン領域（４８）の一つに電気的に相互接続するた めの手段となる。そのようにしてここで述べたゲートレベル金属部分の通常のパ ターン形成により、当業者には周知のように、Ｍ’Ｏ８集積回路デバイス中の多 数のゲート、ソースおよびドレイン電極を、選択−的に相互接続するだめの基礎 ができる。

更に、標準的な工程において、ガラス層（４６）の指定された部分（オ６図）を 通して、シリサイド部分（３４，３６）のあらかじめ決められた表面領域に近づ く電極窓がエツチングされる。次に、適当な電極材料が、層（４６）の最上部表 面全体および層（４６）中に形成されたあらかじめ指定された窓中に堆積される 。電極材料は、ドープされたポリシリコン上のアルミニウムの合成二層から成る と有利である。更に、ここで述べたＭＯＳデバイスの製作を完了させるため、（ １２） 当業者には周知の標準的な工程が用いられる。

最後に、上で述べた構成および技術は、本発明の詳細な説明するためだけのもの であることを理解すべきである。

Claims (1)

1. 【特許請求の範囲】 １、　単結晶シリコン基体（１０）上にゲート酸化物層（１６）を形成する工程 、ゲート酸化物層上にポリシリコン層（２６，２０）を形成する工程、ポリシリ コン層上に金属シリサイド層（３４）を形成する工程および上記記載の単結晶シ リコン基体中に、ドープ領域（４８）をイ、オン注入する工程を含むＭＯ８集積 回路デバイスの製作方法において、 前記イオン注入工程中、上記記載の金属シリコンもドープされ、その後、デバイ スは加熱され、ドープ領域が規定され、同時に金属シリサイドからドー１＜ント を、下のポリシリコン中に拡散させ、それを導電性とすることを特徴とする方法 。 ２、特許請求の範囲第１項に記載された方法において、 イオン注入される不純物はヒ素であることを更に特徴とする方法。 ３、　請求の範囲第２項に記載された方法において、 上記記載の加熱工程に先だち、上記記載のデｌ＜イスの最上部表面全体上に、絶 縁層（４６）が形成されることを更に特徴とする方法。 ４、　請求の範囲第３項に記載された方法におい（１４） 上記記載の単結晶シリコンはｐ形で、上記記載のイオン注入工程には、約６０キ ロ電子ボルトのエネルギー、１平方センチメートル当り約７Ｘ１０１５イオンの ドーズ量でヒ素イオンを注入することが含まれることを更に特徴とする方法。 ５、　請求の範囲第４項に記載された方法において、 上記記載の加熱工程は、上記記載のデバイスを、リン過剰の雰囲気において、約 ９００ないし９５０℃で約１時間加熱することを含むことを更に特徴とする方法 。 ６、　請求の範囲第５項に記載された方法において、 上記記載の絶縁層（４６）はＰＴＥＯＳガラスで作られることを更に特徴とする 方法。 （１）