JPH04113655A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04113655A JPH04113655A JP23353490A JP23353490A JPH04113655A JP H04113655 A JPH04113655 A JP H04113655A JP 23353490 A JP23353490 A JP 23353490A JP 23353490 A JP23353490 A JP 23353490A JP H04113655 A JPH04113655 A JP H04113655A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は 半導体大規模集積回路の分野における半導体
基板上の導電型半導体層と電極配線層とのコンタクト部
を有する半導体装置およびその製造方法に関するもので
ある。
基板上の導電型半導体層と電極配線層とのコンタクト部
を有する半導体装置およびその製造方法に関するもので
ある。
従来の技術
従来の半導体基板上の導電型半導体層と電極配線層との
コンタクト部の構造（よ 導電型半導体層と配線金属層
との間の絶縁膜の接続孔を通して接触し その接触面は
接続孔の底面のみである。
コンタクト部の構造（よ 導電型半導体層と配線金属層
との間の絶縁膜の接続孔を通して接触し その接触面は
接続孔の底面のみである。
以下、第５図を用いて従来の技術による導電型半導体層
と電極配線層とのコンタクト部を有する半導体装置につ
いて説明すも 例えばｐ型のＳｉ基板１００を用いた場合、酸化珪素か
らなる絶縁層２の接続孔を通じて、スパッタ法により形
成されたシリコン（約１％程度）と銅（約０．５％程度
）を含むアルミニウム合金からなる電極配線層３と導電
型半導体層Ｉとの接触部番戴 絶縁膜２の接続孔底面
のみで接触していも尚Ｓｉの析出またはアロイスパイク
の防止のため高融点金属からなるバリアメタルを堆積し
た後に配線金属を堆積して導電型半導体層とのコンタク
トを形成する場合がある力（この時の接触部も第５図の
従来例と同様に絶縁膜２の接続孔底面のみで接触してい
も また半導体装置の微細化によりアスペクト比が大き
くなることによるコンタクト部のカバレイジの低下を改
善するた敢 化学気層成長法（以下ＣＶＤ法とする）に
よりタングステンを接続孔のシリコンの露出した部分に
選択的に成長させて接続孔内をタングステンで埋め込む
方法や、ブランケットＣＶＤ法によりタングステンを全
面に堆積することで接続孔にタングステンを埋め込へ
その後全面をエツチングすることにより接続孔にのみタ
ングステンを埋め込む方法等があるカミ その際の接触
面も前記従来例と同様である。
と電極配線層とのコンタクト部を有する半導体装置につ
いて説明すも 例えばｐ型のＳｉ基板１００を用いた場合、酸化珪素か
らなる絶縁層２の接続孔を通じて、スパッタ法により形
成されたシリコン（約１％程度）と銅（約０．５％程度
）を含むアルミニウム合金からなる電極配線層３と導電
型半導体層Ｉとの接触部番戴 絶縁膜２の接続孔底面
のみで接触していも尚Ｓｉの析出またはアロイスパイク
の防止のため高融点金属からなるバリアメタルを堆積し
た後に配線金属を堆積して導電型半導体層とのコンタク
トを形成する場合がある力（この時の接触部も第５図の
従来例と同様に絶縁膜２の接続孔底面のみで接触してい
も また半導体装置の微細化によりアスペクト比が大き
くなることによるコンタクト部のカバレイジの低下を改
善するた敢 化学気層成長法（以下ＣＶＤ法とする）に
よりタングステンを接続孔のシリコンの露出した部分に
選択的に成長させて接続孔内をタングステンで埋め込む
方法や、ブランケットＣＶＤ法によりタングステンを全
面に堆積することで接続孔にタングステンを埋め込へ
その後全面をエツチングすることにより接続孔にのみタ
ングステンを埋め込む方法等があるカミ その際の接触
面も前記従来例と同様である。
発明が解決しようとする課題
半導体装置の集積度が進むにつれ チャネル長の減少に
よりデバイスの動作速度は向上するカミしかし配線パタ
ーンの縮小により配線の抵抗及び寄生容量が増加し 立
ち上がり時間等のＲＣ遅延が支配的になム 特にコンタ
クト部はそのコンタクト抵抗率が低下できない限り、コ
ンタクト面積の減少にともないコンタクト抵抗は増加す
る。しかし現在の技術ではコンタクト抵抗率は〜１ｏ−
６Ω・Ｃｍ”であり、コンタクト抵抗率が変わらなけれ
ζ瓜微細化が更に進むとチャネル抵抗よりコンタクト抵
抗の方が高くなム コンタクトサイズを０．２ＸＯ１２
μｍ２まで微細化を進めるにはコンタクト抵抗率は〜ｔ
ｏ−’Ω・ｃｍ”まで下げなければならな（、−コンタ
クト抵抗率を低下させる方法としては主に２通りあも
すなわちコンタクト下部の不純物領域をさらに高濃度に
する力＼ あるいはショットキー障壁高さの低い材料で
コンタクトを形成する方法であも 高濃度に不純物をド
ーピングする方法では固溶限界により不純物濃度が制限
され コンタクト抵抗の低減にも限界があム またショ
ットキー障壁高さの低い材料では異なる導電型の不純物
層に対し 逆にショットキー障壁高さが高くなり、ＣＭ
Ｏ３のように、 ｎおよびｐ型領域に対して同時にコ
ンタクトを形成する必要がある場合、配線金属に同じ材
料を用いるならば一方の領域のコンタクト抵抗が高くな
る。
よりデバイスの動作速度は向上するカミしかし配線パタ
ーンの縮小により配線の抵抗及び寄生容量が増加し 立
ち上がり時間等のＲＣ遅延が支配的になム 特にコンタ
クト部はそのコンタクト抵抗率が低下できない限り、コ
ンタクト面積の減少にともないコンタクト抵抗は増加す
る。しかし現在の技術ではコンタクト抵抗率は〜１ｏ−
６Ω・Ｃｍ”であり、コンタクト抵抗率が変わらなけれ
ζ瓜微細化が更に進むとチャネル抵抗よりコンタクト抵
抗の方が高くなム コンタクトサイズを０．２ＸＯ１２
μｍ２まで微細化を進めるにはコンタクト抵抗率は〜ｔ
ｏ−’Ω・ｃｍ”まで下げなければならな（、−コンタ
クト抵抗率を低下させる方法としては主に２通りあも
すなわちコンタクト下部の不純物領域をさらに高濃度に
する力＼ あるいはショットキー障壁高さの低い材料で
コンタクトを形成する方法であも 高濃度に不純物をド
ーピングする方法では固溶限界により不純物濃度が制限
され コンタクト抵抗の低減にも限界があム またショ
ットキー障壁高さの低い材料では異なる導電型の不純物
層に対し 逆にショットキー障壁高さが高くなり、ＣＭ
Ｏ３のように、 ｎおよびｐ型領域に対して同時にコ
ンタクトを形成する必要がある場合、配線金属に同じ材
料を用いるならば一方の領域のコンタクト抵抗が高くな
る。
またコンタクト付近の界面準位の存在番ム ショット
キー障壁高さをピニングし また界面不純帳特に酸化膜
の存在はコンタクトの制御性を低下させも 現時点では
アロイスバイ久 シリコンの析出等の問題もあり、コン
タクト抵抗率を制御性よく低減できるような画期的な方
法はな（ちアルミ合金／シリコン構造において、コンタ
クト部のシリコンの析出あるいは配線金属中のシリコン
のシリコン基板への固層成長等によりコンタクト抵抗が
増加すゑ あるいはコンタクト下部のシリコン基板にエ
ッチビットが形成されることによりアロイスパイクが発
生し これによりリーク電流が増加する等の問題があも
この問題（よ コンタクト部の微細化が進むにつれ顕
著に現れ 信頼性を低下させていも この問題の解決策
に拡散障壁として界面にＴｉＮなどのバリアメタルを形
成する方法がある力＜、 ｐ形シリコンとのコンタクト
抵抗がアルミ合金／シリコン構造に比べ異常に高くなる
ことがあり、通常でも１．５〜２倍程度高（を本発明は
かかる点に鑑へ 従来の材料および技術で低コンタクト
抵抗および高信頼性を実現し得る半導体基板上の導電型
半導体層と電極配線層上のコンタクト部を有する半導体
装置およびその製造方法を提供することを目的とすも 課題を解決するための手段 本発明は 半導体基板の所定の位置の導電型半導体層と
、前記導電型半導体層と接触する電極配線層と、前記導
電型半導体層と前記電極配線層とを接続する接続孔を有
する絶縁膜と、前記導電型半導体層と前記電極配線層と
の間の溝型接触面を含む構造を有する半導体装置および
その製造方法であも 作用 本発明は前記の構造により、電極配線層と半導体基板と
の接触部を溝型にすることにより底面だけでなく溝側面
でも接触するため接触面積が大きくなり、したがってコ
ンタクト抵抗を低減することができも 例えば０．４Ｘ
０．４μｍ２の接続孔の場合で且つ０．４μｍの溝を形
成した場合、溝を形成しない場合と比較して、 ５倍の
接触面積が得られ したがって接触抵抗を１１５に低減
することができも 実施例 （実施例１） 第１図は本発明の第１の実施例における半導体基板上の
導電型半導体層と電極配線層とのコンタクト部を有する
半導体装置の構造断面図を示すものであも 以下、第１
の実施例を第１図を参照しながら説明す４ａ 第１図
はｎ型半導体層と電極配線層とのコンタクト部について
の実施例である力ｔｐ型半導体層についても同様であも
第１図において、 ５は絶縁膜２の接続孔におけるｐ型
シリコン基板１００に形成された溝型接触面であム １
および６はそれぞれ第１ｎ型半導体胤 第２ｎ型半導体
層であも 第２ｎ型半導体層６はｐ型シリコン基板１０
０に溝型接触面５を形成抵 イオン注入等により形成し
たものであも３は例えばＡｌ−１％５ｉ−０，５％Ｃｕ
の配線金属層であり、第１および第２ｎ型半導体層と接
触していも 以上のようにこの実施例によれば 第１および第２ｎ型
半導体層１，６と配線金属層３との接触は溝底面ばかり
ではなく、溝側面でも行われ一接触面積が増えるため接
触抵抗が低減されも（実施例２） 第２図は本発明の第２の実施例における半導体基板上の
導電型半導体層と電極配線層とのコンタクト部を有する
半導体装置の製造方法の工程断面図を示すものであム
以下、第２の実施例を第２図を参照しながら説明すも・
随 第２図はｎ型半導体層と電極配線層とのコンタクト
部についての実施例であるｈｔｐ型半導体層についても
同様であも ！２図（ａ）において、ｐ型シリコン基板１００全面に
感光性樹脂であるフォトレジスト塗布し所定のマスクを
用いてバターニングを行し＼ フォトレジストの所定に
領域に開口部を形成して、このフォトレジストをマスク
として、所定の注入条件で砒素をイオン注入し 第１ｎ
型半導体層ｌを形成すも その後第２図（ａ）のように
ＣＶＤ法により酸化シリコン、あるいはボロンを添加し
た酸化シリコン、あるいはリンとボロンとを添加した酸
化シリコンからなる第１絶縁膜２をｐ型シリコン基板全
面に所定の厚さだけ堆積すム次にフォトレジストを半導
体基板全面に塗布し所定のマスクを用いて露光現像を行
いフォトレジストをバターニングすａ このバターニン
グされたフォトレジストをエツチングのマスクとして、
第１絶縁膜２をエツチングして、第２図（ｂ）のように
接続孔４を形成すも フォトレジスト除去徽 さらに第
１絶縁膜２をマスクとしてドライエツチングを行（＼
所定の寸法の溝形のコンタクト部５を形成すも 第１絶
縁膜２を不純物添加のマスクとして所定の条件で４回転
斜めイオン注入により砒素を溝型コンタクト部のシリコ
ン基板に添加し その後所定の条件の熱処理により、第
２図（Ｃ）に示すように第２０型半導体層６を形成すも 次に第２図（ｄ）に示すように スパッタ法等により例
えばシリコン（１％）と銅（０，５％）を含むアルミニ
ウム合金を８００ｎｍ堆積して配線金属層を形成すも
その後フォトレジストを全面に堆積し 所定のマスクを
用いて露光現像を行いフォトレジストをバターニングす
ム 次にバターニングされたフォトレジストをマスクと
してエツチングを行１．％ 配線金属層をバターニン
グし 配線金属層とシリコン基板の接触面が溝型の形状
である半導体装置が形成されも ａ Ｔ ｉ Ｎ／Ｔ ｉを所定の厚さだけ堆積した後
、スパッタ法等により前記アルミニラ合金を所定の厚さ
堆積する力＼ 選択ＣＶＤによりコンタクト孔をタング
ステンで埋め込へ その後アルミニウム合金を堆積する
等の方法で配線金属層を形成してもよｔ、Ｘ。
キー障壁高さをピニングし また界面不純帳特に酸化膜
の存在はコンタクトの制御性を低下させも 現時点では
アロイスバイ久 シリコンの析出等の問題もあり、コン
タクト抵抗率を制御性よく低減できるような画期的な方
法はな（ちアルミ合金／シリコン構造において、コンタ
クト部のシリコンの析出あるいは配線金属中のシリコン
のシリコン基板への固層成長等によりコンタクト抵抗が
増加すゑ あるいはコンタクト下部のシリコン基板にエ
ッチビットが形成されることによりアロイスパイクが発
生し これによりリーク電流が増加する等の問題があも
この問題（よ コンタクト部の微細化が進むにつれ顕
著に現れ 信頼性を低下させていも この問題の解決策
に拡散障壁として界面にＴｉＮなどのバリアメタルを形
成する方法がある力＜、 ｐ形シリコンとのコンタクト
抵抗がアルミ合金／シリコン構造に比べ異常に高くなる
ことがあり、通常でも１．５〜２倍程度高（を本発明は
かかる点に鑑へ 従来の材料および技術で低コンタクト
抵抗および高信頼性を実現し得る半導体基板上の導電型
半導体層と電極配線層上のコンタクト部を有する半導体
装置およびその製造方法を提供することを目的とすも 課題を解決するための手段 本発明は 半導体基板の所定の位置の導電型半導体層と
、前記導電型半導体層と接触する電極配線層と、前記導
電型半導体層と前記電極配線層とを接続する接続孔を有
する絶縁膜と、前記導電型半導体層と前記電極配線層と
の間の溝型接触面を含む構造を有する半導体装置および
その製造方法であも 作用 本発明は前記の構造により、電極配線層と半導体基板と
の接触部を溝型にすることにより底面だけでなく溝側面
でも接触するため接触面積が大きくなり、したがってコ
ンタクト抵抗を低減することができも 例えば０．４Ｘ
０．４μｍ２の接続孔の場合で且つ０．４μｍの溝を形
成した場合、溝を形成しない場合と比較して、 ５倍の
接触面積が得られ したがって接触抵抗を１１５に低減
することができも 実施例 （実施例１） 第１図は本発明の第１の実施例における半導体基板上の
導電型半導体層と電極配線層とのコンタクト部を有する
半導体装置の構造断面図を示すものであも 以下、第１
の実施例を第１図を参照しながら説明す４ａ 第１図
はｎ型半導体層と電極配線層とのコンタクト部について
の実施例である力ｔｐ型半導体層についても同様であも
第１図において、 ５は絶縁膜２の接続孔におけるｐ型
シリコン基板１００に形成された溝型接触面であム １
および６はそれぞれ第１ｎ型半導体胤 第２ｎ型半導体
層であも 第２ｎ型半導体層６はｐ型シリコン基板１０
０に溝型接触面５を形成抵 イオン注入等により形成し
たものであも３は例えばＡｌ−１％５ｉ−０，５％Ｃｕ
の配線金属層であり、第１および第２ｎ型半導体層と接
触していも 以上のようにこの実施例によれば 第１および第２ｎ型
半導体層１，６と配線金属層３との接触は溝底面ばかり
ではなく、溝側面でも行われ一接触面積が増えるため接
触抵抗が低減されも（実施例２） 第２図は本発明の第２の実施例における半導体基板上の
導電型半導体層と電極配線層とのコンタクト部を有する
半導体装置の製造方法の工程断面図を示すものであム
以下、第２の実施例を第２図を参照しながら説明すも・
随 第２図はｎ型半導体層と電極配線層とのコンタクト
部についての実施例であるｈｔｐ型半導体層についても
同様であも ！２図（ａ）において、ｐ型シリコン基板１００全面に
感光性樹脂であるフォトレジスト塗布し所定のマスクを
用いてバターニングを行し＼ フォトレジストの所定に
領域に開口部を形成して、このフォトレジストをマスク
として、所定の注入条件で砒素をイオン注入し 第１ｎ
型半導体層ｌを形成すも その後第２図（ａ）のように
ＣＶＤ法により酸化シリコン、あるいはボロンを添加し
た酸化シリコン、あるいはリンとボロンとを添加した酸
化シリコンからなる第１絶縁膜２をｐ型シリコン基板全
面に所定の厚さだけ堆積すム次にフォトレジストを半導
体基板全面に塗布し所定のマスクを用いて露光現像を行
いフォトレジストをバターニングすａ このバターニン
グされたフォトレジストをエツチングのマスクとして、
第１絶縁膜２をエツチングして、第２図（ｂ）のように
接続孔４を形成すも フォトレジスト除去徽 さらに第
１絶縁膜２をマスクとしてドライエツチングを行（＼
所定の寸法の溝形のコンタクト部５を形成すも 第１絶
縁膜２を不純物添加のマスクとして所定の条件で４回転
斜めイオン注入により砒素を溝型コンタクト部のシリコ
ン基板に添加し その後所定の条件の熱処理により、第
２図（Ｃ）に示すように第２０型半導体層６を形成すも 次に第２図（ｄ）に示すように スパッタ法等により例
えばシリコン（１％）と銅（０，５％）を含むアルミニ
ウム合金を８００ｎｍ堆積して配線金属層を形成すも
その後フォトレジストを全面に堆積し 所定のマスクを
用いて露光現像を行いフォトレジストをバターニングす
ム 次にバターニングされたフォトレジストをマスクと
してエツチングを行１．％ 配線金属層をバターニン
グし 配線金属層とシリコン基板の接触面が溝型の形状
である半導体装置が形成されも ａ Ｔ ｉ Ｎ／Ｔ ｉを所定の厚さだけ堆積した後
、スパッタ法等により前記アルミニラ合金を所定の厚さ
堆積する力＼ 選択ＣＶＤによりコンタクト孔をタング
ステンで埋め込へ その後アルミニウム合金を堆積する
等の方法で配線金属層を形成してもよｔ、Ｘ。
（実施例３）
第３図は本発明の第３の実施例における半導体基板上の
導電型半導体層と電極配線層とのコンタクト部を有す名
手導体装置の製造方法の工程断面図を示すものであム
以下、第３の実施例を第３図を参照しながら説明すム
砥 第３図はｎ型半導体層と電極配線層とのコンタクト
部についての実施例である力＜、 ｐ型半導体層につい
ても同様であム 第３図（ａ）に示すように 実施例２において述べた工
程により絶縁膜に接続孔を形成した黴高濃度の不純物を
含む多結晶シリコンをＣＶＤ法により所定の厚さだけ堆
積すａ その後全面をエツチングしてコンタクト部に埋
め込まれた多結晶シリコンを残置させ、第３図（ｂ）の
よろく 溝形のコンタクト部に多結晶シリコンによる埋
め込み層７を形成すも その後所定の条件の熱処理によ
り多結晶シリコン中の不純法 例えば砒素をシリコン基
板へ拡散させ、イオン注入等の不純物を添加する工程を
用いずに 第３図（ｃ）の示すように第２ｎ型半導体層
６を形成すも その後第２図（ｄ）のようにアルミニウ
ム合金等の配線金属を所定の厚さ堆積すム 次にフォト
レジストを全面に堆積し 所定のマスクを用いて露光現
像を行いフォトレジストをバターニングすム その後フ
ォトレジストをマスクとしてエツチングを行し＼配線金
属層をバターニングし 配線金属層とシリコン基板の接
触面が溝型の形状である半導体装置が形成されも この
方法により実施例２の製造工程の１つであるイオン注入
工程を省くことができ（実施例４） 第４図は本発明の第４の実施例における半導体基板上の
導電型半導体層と電極配線層とのコンタクト部−を有す
る半導体装置の製造方法の工程断面図を示すものであム
以下、第４の実施例を第４図を参照しなから説明す４
ｍ 第４図はｎ型半導体層と電極配線層とのコンタク
ト部についての実施例である力ｔｐ型半導体層について
も同様であム 第４図（ａ）に示すように第１の実施例において述べた
工程により絶縁膜に接続孔を形成した後、第２絶縁膜８
を全面に所望の厚さを堆積すム 次に異方性エツチング
により接続孔４の側面に第２絶縁膜を残し 第４図（ｂ
）に示すようにサイドウオール９を形成すも その次に
第４図（ｃ）のように絶縁膜３とそのサイドウオール９
をマスクとしてドライエツチングを行（＼ 溝形コンタ
クト部１０を形成すも その爽 例えば実施例２のよう
にイオン注入により所定の条件で砒素を注入し熱処理を
行って第２０型半導体層６を形成Ｌ 第４図（ｄ）のよ
うにアルミニウム合金等の配線金属を１０００ ｎｍ堆
積し フォトレジストを全面に堆積し 所定のマスクを
用いて露光現像を行（＼フォトレジストをパターニング
する。その後フォトレジストをマスクとしてエツチング
を行（＼ 配線金属層をパターニングし 配線金属層と
シリコン基板の接触面が溝型の形状である半導体装置が
形成されも この製造方法によりパターニングされたフ
ォトレジストの接続孔４の寸法よりも微細な溝型のコン
タクト部を形成することができる。
導電型半導体層と電極配線層とのコンタクト部を有す名
手導体装置の製造方法の工程断面図を示すものであム
以下、第３の実施例を第３図を参照しながら説明すム
砥 第３図はｎ型半導体層と電極配線層とのコンタクト
部についての実施例である力＜、 ｐ型半導体層につい
ても同様であム 第３図（ａ）に示すように 実施例２において述べた工
程により絶縁膜に接続孔を形成した黴高濃度の不純物を
含む多結晶シリコンをＣＶＤ法により所定の厚さだけ堆
積すａ その後全面をエツチングしてコンタクト部に埋
め込まれた多結晶シリコンを残置させ、第３図（ｂ）の
よろく 溝形のコンタクト部に多結晶シリコンによる埋
め込み層７を形成すも その後所定の条件の熱処理によ
り多結晶シリコン中の不純法 例えば砒素をシリコン基
板へ拡散させ、イオン注入等の不純物を添加する工程を
用いずに 第３図（ｃ）の示すように第２ｎ型半導体層
６を形成すも その後第２図（ｄ）のようにアルミニウ
ム合金等の配線金属を所定の厚さ堆積すム 次にフォト
レジストを全面に堆積し 所定のマスクを用いて露光現
像を行いフォトレジストをバターニングすム その後フ
ォトレジストをマスクとしてエツチングを行し＼配線金
属層をバターニングし 配線金属層とシリコン基板の接
触面が溝型の形状である半導体装置が形成されも この
方法により実施例２の製造工程の１つであるイオン注入
工程を省くことができ（実施例４） 第４図は本発明の第４の実施例における半導体基板上の
導電型半導体層と電極配線層とのコンタクト部−を有す
る半導体装置の製造方法の工程断面図を示すものであム
以下、第４の実施例を第４図を参照しなから説明す４
ｍ 第４図はｎ型半導体層と電極配線層とのコンタク
ト部についての実施例である力ｔｐ型半導体層について
も同様であム 第４図（ａ）に示すように第１の実施例において述べた
工程により絶縁膜に接続孔を形成した後、第２絶縁膜８
を全面に所望の厚さを堆積すム 次に異方性エツチング
により接続孔４の側面に第２絶縁膜を残し 第４図（ｂ
）に示すようにサイドウオール９を形成すも その次に
第４図（ｃ）のように絶縁膜３とそのサイドウオール９
をマスクとしてドライエツチングを行（＼ 溝形コンタ
クト部１０を形成すも その爽 例えば実施例２のよう
にイオン注入により所定の条件で砒素を注入し熱処理を
行って第２０型半導体層６を形成Ｌ 第４図（ｄ）のよ
うにアルミニウム合金等の配線金属を１０００ ｎｍ堆
積し フォトレジストを全面に堆積し 所定のマスクを
用いて露光現像を行（＼フォトレジストをパターニング
する。その後フォトレジストをマスクとしてエツチング
を行（＼ 配線金属層をパターニングし 配線金属層と
シリコン基板の接触面が溝型の形状である半導体装置が
形成されも この製造方法によりパターニングされたフ
ォトレジストの接続孔４の寸法よりも微細な溝型のコン
タクト部を形成することができる。
発明の詳細
な説明したように本発明によれば 配線金属層とシリコ
ン基板との接触部の形状を溝型にすることにより、従来
の材料および技術で低コンタクト抵抗および高信頼性を
実現し得る半導体基板上の導電型半導体層と電極配線層
とのコンタクト部を有する半導体装置およびその製造方
法を提供することができも
ン基板との接触部の形状を溝型にすることにより、従来
の材料および技術で低コンタクト抵抗および高信頼性を
実現し得る半導体基板上の導電型半導体層と電極配線層
とのコンタクト部を有する半導体装置およびその製造方
法を提供することができも
第１図は本発明の実施例１における半導体装置の断面構
造＠ 第２図は本発明の実施例２における半導体装置の
製造方法の断面工程＠ 第３図は本発明の実施例３にお
ける半導体装置の製造方法の断面工程医 第４図は本発
明の実施例４における半導体装置の断面工程医 第５図
は従来例の断面構造図であム ト・・第ｉｎ型半導体ｊｉ５．２・・・第１絶縁［３・
・・金属配線Ｆ＃４・・・接続孔 ５・・・溝型コンタ
クト広 ６・・・第２ｎ型半導体凰 ７・・・埋め込み
凰８・・・第２絶縁Ａ ９・・・サイドウオー／Ｌ、、
１０・・・微細溝形コンタクト訊 １００・・・シリコ
ン、基板（ｐ型）。 代理人の氏名 弁理士 小鍜治 明 ほか２名第２図 第 Ｉｒふ１ 、Ｓ美型ゴンタク）＆戸 第 図 第
造＠ 第２図は本発明の実施例２における半導体装置の
製造方法の断面工程＠ 第３図は本発明の実施例３にお
ける半導体装置の製造方法の断面工程医 第４図は本発
明の実施例４における半導体装置の断面工程医 第５図
は従来例の断面構造図であム ト・・第ｉｎ型半導体ｊｉ５．２・・・第１絶縁［３・
・・金属配線Ｆ＃４・・・接続孔 ５・・・溝型コンタ
クト広 ６・・・第２ｎ型半導体凰 ７・・・埋め込み
凰８・・・第２絶縁Ａ ９・・・サイドウオー／Ｌ、、
１０・・・微細溝形コンタクト訊 １００・・・シリコ
ン、基板（ｐ型）。 代理人の氏名 弁理士 小鍜治 明 ほか２名第２図 第 Ｉｒふ１ 、Ｓ美型ゴンタク）＆戸 第 図 第
Claims (4)
- （１）半導体基板と、前記半導体基板の所定領域に形成
された第１導電型半導体層と、前記第１導電型半導体層
と接触する電極配線層と、前記第１導電型半導体層と前
記電極配線層とを接続する接続孔を有する絶縁膜と、前
記第１導電型半導体層と前記電極配線層との間の溝型接
触面を含む構造を有することを特徴とする半導体装置。 - （２）半導体基板の所定領域に第１導電型の第１半導体
層を形成する工程と、前記半導体基板上に絶縁膜を形成
する工程と、前記絶縁膜の一部を除去して接続孔を形成
し、前記接続孔において前記半導体基板を露出させる工
程と、前記接続孔において前記半導体基板をエッチング
することにより前記半導体基板に溝型接触面を形成する
工程と、前記溝型接触面に第１導電型の第２半導体層を
形成する工程と、前記第１導電型の第２半導体層に接触
する電極配線層を形成する工程を含むことを特徴とする
半導体装置の製造方法。 - （３）半導体基板の所定領域に第１導電型の第１半導体
層を形成する工程と、前記半導体基板上に絶縁膜を形成
する工程と、前記絶縁膜の一部を除去して接続孔を形成
し、前記接続孔において前記半導体基板を露出させる工
程と、前記接続孔において前記半導体基板をエッチング
することにより前記半導体基板に溝型接触面を形成する
工程と、高濃度の不純物を含む第１導電型の多結晶シリ
コンを前記半導体基板上全面に堆積する工程と、その後
全面に堆積した前記第１導電型の多結晶シリコンをエッ
チングして前記溝型接触面上に前記多結晶シリコンを残
置させる工程と、熱処理により前記多結晶シリコン中の
不純物を前記半導体基板へ拡散させ前記第１導電型の第
２半導体層を形成する工程と、前記多結晶シリコンに接
触する電極配線層を形成する工程を有する半導体装置の
製造方法。 - （４）半導体基板の所定領域に第１導電型の第１半導体
層を形成する工程と、半導体基板上に第１絶縁膜を形成
する工程と、前記第１絶縁膜の一部を除去して接続孔を
形成する工程と、第２絶縁膜を全面に所定の膜厚だけ堆
積した後、前記第２絶縁膜を異方性エッチングすること
により前記接続孔側壁に前記第２絶縁膜を残置させる工
程と、前記第１絶縁膜と前記第２絶縁膜をマスクとして
前記半導体基板をエッチングすることにより前記半導体
基板に溝型接触面を形成する工程と、第１導電型の第２
半導体層に接触する電極配線層を形成する工程を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23353490A JPH04113655A (ja) | 1990-09-03 | 1990-09-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23353490A JPH04113655A (ja) | 1990-09-03 | 1990-09-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113655A true JPH04113655A (ja) | 1992-04-15 |
Family
ID=16956557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23353490A Pending JPH04113655A (ja) | 1990-09-03 | 1990-09-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04113655A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266519A (ja) * | 2006-03-30 | 2007-10-11 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| WO2009025368A1 (ja) * | 2007-08-22 | 2009-02-26 | Kabushiki Kaisha Toshiba | 半導体記憶装置及び半導体記憶装置の製造方法 |
| WO2014112015A1 (ja) * | 2013-01-17 | 2014-07-24 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
1990
- 1990-09-03 JP JP23353490A patent/JPH04113655A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266519A (ja) * | 2006-03-30 | 2007-10-11 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| WO2009025368A1 (ja) * | 2007-08-22 | 2009-02-26 | Kabushiki Kaisha Toshiba | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JPWO2009025368A1 (ja) * | 2007-08-22 | 2010-11-25 | 株式会社東芝 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| US8410545B2 (en) | 2007-08-22 | 2013-04-02 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of manufacturing the same |
| WO2014112015A1 (ja) * | 2013-01-17 | 2014-07-24 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2014158013A (ja) * | 2013-01-17 | 2014-08-28 | Denso Corp | 半導体装置およびその製造方法 |
| CN104937720A (zh) * | 2013-01-17 | 2015-09-23 | 株式会社电装 | 半导体装置及其制造方法 |
| US9634095B2 (en) | 2013-01-17 | 2017-04-25 | Denso Corporation | Semiconductor device and method for manufacturing the same |
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