JP2659798B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に関するもので、特に電極配線
構造において、層間絶縁膜上から該膜を通り基板の拡散
領域に達する穴（スルーホールとも呼ぶ）が微細な半導
体装置に使用されるものである。
構造において、層間絶縁膜上から該膜を通り基板の拡散
領域に達する穴（スルーホールとも呼ぶ）が微細な半導
体装置に使用されるものである。
（従来の技術） 従来、半導体装置の層間絶縁膜の上下を通して配線す
る際、層間絶縁膜に所定の穴（スルーホール）をあけ、
上部配線層の堆積時に、穴にふりつもる同配線材で上下
部の導通を確保していた。このような従来例について、
図面を参照して更に詳述する。
る際、層間絶縁膜に所定の穴（スルーホール）をあけ、
上部配線層の堆積時に、穴にふりつもる同配線材で上下
部の導通を確保していた。このような従来例について、
図面を参照して更に詳述する。
第４図は、MOSトランジスタ（MOS FET）を回路素子と
して含む例えばスタティクRAM等の半導体装置の断面の
うち、MOS FETのドレイン部分を抜き出して示すもので
ある。
して含む例えばスタティクRAM等の半導体装置の断面の
うち、MOS FETのドレイン部分を抜き出して示すもので
ある。
Ｐ型シリコン基板１の表面領域にドレインとなるＮ型拡
散領域２を形成した後、基板１上に酸化シリコン絶縁層
（層間絶縁膜ともいう）３を堆積する。次にこの絶縁層
３の表面からＮ型拡散領域２に達するスルーホール４を
開口し、例えば１％程度のSiを含むAl合金を物理蒸着法
により、酸化シリコン絶縁層３の全面に堆積した後、パ
ターニングして配線層５を形成する。この時スルーホー
ルの径が大きい場合には、スルーホールはAl−Si合金に
より同図のように埋め込まれ、配線層５とＮ型拡散領域
２とは導通する。
散領域２を形成した後、基板１上に酸化シリコン絶縁層
（層間絶縁膜ともいう）３を堆積する。次にこの絶縁層
３の表面からＮ型拡散領域２に達するスルーホール４を
開口し、例えば１％程度のSiを含むAl合金を物理蒸着法
により、酸化シリコン絶縁層３の全面に堆積した後、パ
ターニングして配線層５を形成する。この時スルーホー
ルの径が大きい場合には、スルーホールはAl−Si合金に
より同図のように埋め込まれ、配線層５とＮ型拡散領域
２とは導通する。
しかし近年、素子の微細化に伴い、スルーホールのア
スペクト比、即ち深さ／径が大きくなり、物理蒸着での
付着形状から第５図のようにスルーホール部に空洞６が
できやすくなり、ある確率で段切れが起り、電気的導通
が確保されないことがある。
スペクト比、即ち深さ／径が大きくなり、物理蒸着での
付着形状から第５図のようにスルーホール部に空洞６が
できやすくなり、ある確率で段切れが起り、電気的導通
が確保されないことがある。
このような不良の対策として、近年、導電物質をスル
ーホール部のみに堆積させる方法が開発されている。特
にこの方法として、シリコンをスルーホール部のみに選
択的にエピタキシャル成長させる方法は有効であり、こ
れによりスルーホール部の導通不良問題はほぼ解決可能
である（文献例、Takano et al,Jap.J.of Appl.phys.vo
l.21,No.9,1982,p.L564）。第６図に示すように、Ｐ型
シリコン基板１上の酸化シリコン絶縁層３の表面からＮ
型拡散領域２に達するスルーホール４を開口した後、選
択エピタキシャル成長法により、スルーホール部のみに
不純物をドープしたシリコンを気相成長させ、酸化シリ
コン絶縁層３と段差がない低抵抗の単結晶シリコン層７
を形成する。その後、Al−Si層を物理蒸着した場合に
は、第５図で示されるような空洞或いは段切れは発生し
ない。この後は公知の光蝕刻法により配線が完成する。
ーホール部のみに堆積させる方法が開発されている。特
にこの方法として、シリコンをスルーホール部のみに選
択的にエピタキシャル成長させる方法は有効であり、こ
れによりスルーホール部の導通不良問題はほぼ解決可能
である（文献例、Takano et al,Jap.J.of Appl.phys.vo
l.21,No.9,1982,p.L564）。第６図に示すように、Ｐ型
シリコン基板１上の酸化シリコン絶縁層３の表面からＮ
型拡散領域２に達するスルーホール４を開口した後、選
択エピタキシャル成長法により、スルーホール部のみに
不純物をドープしたシリコンを気相成長させ、酸化シリ
コン絶縁層３と段差がない低抵抗の単結晶シリコン層７
を形成する。その後、Al−Si層を物理蒸着した場合に
は、第５図で示されるような空洞或いは段切れは発生し
ない。この後は公知の光蝕刻法により配線が完成する。
この従来の選択気相成長法では、層間絶縁層としてリ
ンやボロンを多量（1019 atoms/cm3以上）に含んだ酸化
シリコン絶縁層が使用れ、そこに開口して、シリコンを
堆積している。この堆積時には、例えば900℃という高
温を必要とするため、前記酸化シリコン絶縁層からリン
やボロンが蒸発し、スルーホールに堆積するシリコン層
に混入し、シリコン層の導電型や抵抗値を制御すること
が難しいという問題がある。又前記酸化シリコン絶縁層
は、重金属（例えばFeやNi）等の不純物を吸収（ゲッタ
リング、gettering）しやすいため、開口時等に前記絶
縁層が汚染されやすいことが問題となっている。
ンやボロンを多量（1019 atoms/cm3以上）に含んだ酸化
シリコン絶縁層が使用れ、そこに開口して、シリコンを
堆積している。この堆積時には、例えば900℃という高
温を必要とするため、前記酸化シリコン絶縁層からリン
やボロンが蒸発し、スルーホールに堆積するシリコン層
に混入し、シリコン層の導電型や抵抗値を制御すること
が難しいという問題がある。又前記酸化シリコン絶縁層
は、重金属（例えばFeやNi）等の不純物を吸収（ゲッタ
リング、gettering）しやすいため、開口時等に前記絶
縁層が汚染されやすいことが問題となっている。
（発明が解決しようとする課題） これまで述べたように、層間絶縁層上に配線層を堆積
する際、スルーホールにも同時に配線材を堆積し直接配
線する方法は、スルーホールのアスペクト比が大きくな
ると、スルーホール部に空洞や段切れが発生し問題とな
る。これに対し、選択気相成長法によりスルーホール部
のみにシリコンを成長させた後、配線層を形成する方法
はスルーホール部における段切れ等もなく、前記問題を
解決することができる。しかしながらこの選択気相成長
法では、スルーホール部にシリコンを堆積するとき、酸
化シリコン絶縁層からリンやボロンが蒸発し、堆積した
シリコン層の導電型や抵抗値の制御が難しいという欠点
がある。又前記絶縁層は重金属を吸収しやすく、これに
より素子の劣化をもたらすという欠点がある。
する際、スルーホールにも同時に配線材を堆積し直接配
線する方法は、スルーホールのアスペクト比が大きくな
ると、スルーホール部に空洞や段切れが発生し問題とな
る。これに対し、選択気相成長法によりスルーホール部
のみにシリコンを成長させた後、配線層を形成する方法
はスルーホール部における段切れ等もなく、前記問題を
解決することができる。しかしながらこの選択気相成長
法では、スルーホール部にシリコンを堆積するとき、酸
化シリコン絶縁層からリンやボロンが蒸発し、堆積した
シリコン層の導電型や抵抗値の制御が難しいという欠点
がある。又前記絶縁層は重金属を吸収しやすく、これに
より素子の劣化をもたらすという欠点がある。
本発明は、前記欠点に鑑みなされたもので、基板の拡
散領域と、層間絶縁層上の配線層をスルーホールを通し
て電気的に導通させる構造の半導体装置において、スル
ーホール部に選択的に堆積するシリコン半導体層への不
純物の入れ込み及び層間絶縁層の重金属等により汚染を
低くすることにより、前記シリコン半導体層の抵抗制御
性の改善と、前記層間絶縁層の汚染による素子の劣化を
抑えることのできる構造の半導体装置を提供することを
目的とする。
散領域と、層間絶縁層上の配線層をスルーホールを通し
て電気的に導通させる構造の半導体装置において、スル
ーホール部に選択的に堆積するシリコン半導体層への不
純物の入れ込み及び層間絶縁層の重金属等により汚染を
低くすることにより、前記シリコン半導体層の抵抗制御
性の改善と、前記層間絶縁層の汚染による素子の劣化を
抑えることのできる構造の半導体装置を提供することを
目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、半導体基板主面に露出して選
択的に形成される拡散領域と、この拡散領域上に形成さ
れた熱酸化膜、PSG膜及びBPSG膜が積層される酸化シリ
コン絶縁層と，この酸化シリコン絶縁層上に積層される
窒化シリコン絶縁層と、この窒化シリコン絶縁層の主面
から前記酸化シリコン絶縁層を通り前記拡散領域に達す
るスルーホールを選択的気相成長法により埋め込む低比
抵抗のシリコン半導体層と、このシリコン半導体層に接
し、前記窒化シリコン絶縁層上に形成される配線層と
を、具備することを特徴とするものである。
択的に形成される拡散領域と、この拡散領域上に形成さ
れた熱酸化膜、PSG膜及びBPSG膜が積層される酸化シリ
コン絶縁層と，この酸化シリコン絶縁層上に積層される
窒化シリコン絶縁層と、この窒化シリコン絶縁層の主面
から前記酸化シリコン絶縁層を通り前記拡散領域に達す
るスルーホールを選択的気相成長法により埋め込む低比
抵抗のシリコン半導体層と、このシリコン半導体層に接
し、前記窒化シリコン絶縁層上に形成される配線層と
を、具備することを特徴とするものである。
なお、上記酸化シリコン絶縁層は、SiO2を主成分とす
る膜で、熱酸化膜の上に積層されたリンを含むPSG膜、
ボロンおよびリンを含むBPSG膜が積層されたものであ
る。又スルーホールに埋め込まれたシリコン半導体層
は、窒化シリコン絶縁層の上には成長しないで、スルー
ホール部のみに選択的に成長した半導体層であって、シ
リコンの単結晶層であっても多結晶層であってもよい。
る膜で、熱酸化膜の上に積層されたリンを含むPSG膜、
ボロンおよびリンを含むBPSG膜が積層されたものであ
る。又スルーホールに埋め込まれたシリコン半導体層
は、窒化シリコン絶縁層の上には成長しないで、スルー
ホール部のみに選択的に成長した半導体層であって、シ
リコンの単結晶層であっても多結晶層であってもよい。
（作用） 本発明の半導体装置は、層間絶縁層として通常の酸化
シリコン絶縁層上に、更に窒化シリコン絶縁層を積層し
たもので、この窒化シリコン絶縁層により酸化シリコン
絶縁層からのボロンやリン等の不純物の蒸発を減らし、
又外から酸化シリコン絶縁層への重金属等の汚染の入り
込みを抑えることが可能となる。これにより選択的にス
ルーホールに堆積したシリコン半導体層への抵抗制御性
の改善と、層間絶縁層の汚染による素子の劣化を抑える
ことができた。
シリコン絶縁層上に、更に窒化シリコン絶縁層を積層し
たもので、この窒化シリコン絶縁層により酸化シリコン
絶縁層からのボロンやリン等の不純物の蒸発を減らし、
又外から酸化シリコン絶縁層への重金属等の汚染の入り
込みを抑えることが可能となる。これにより選択的にス
ルーホールに堆積したシリコン半導体層への抵抗制御性
の改善と、層間絶縁層の汚染による素子の劣化を抑える
ことができた。
又本発明の半導体装置の製造方法の主要部分は次の通
りである。即ち、半導体基板上に拡散領域を選択的に形
成し、その上に酸化シリコン絶縁層を形成した後、更に
窒化シリコン絶縁層を積層する。次に窒化シリコン絶縁
層の主面から前記拡散領域に達するスルーホールを開口
した後、開口部にのみシリコン半導体層が形成され、窒
化シリコン絶縁層上には形成されない選択条件の気相成
長条件（温度、雰囲気等）で化学反応堆積を行なう。そ
の後表面に物理的堆積法により配線部材を堆積し、配線
層を形成する。窒化シリコン絶縁層は、上記のスルーホ
ール開口工程、選択気相成長工程及び配線層形成工程に
おいて、酸化シリコン絶縁層からのボロンやリン等の不
純物の蒸発及び外から該絶縁層へ重金属等の入り込みを
抑える作用をする。
りである。即ち、半導体基板上に拡散領域を選択的に形
成し、その上に酸化シリコン絶縁層を形成した後、更に
窒化シリコン絶縁層を積層する。次に窒化シリコン絶縁
層の主面から前記拡散領域に達するスルーホールを開口
した後、開口部にのみシリコン半導体層が形成され、窒
化シリコン絶縁層上には形成されない選択条件の気相成
長条件（温度、雰囲気等）で化学反応堆積を行なう。そ
の後表面に物理的堆積法により配線部材を堆積し、配線
層を形成する。窒化シリコン絶縁層は、上記のスルーホ
ール開口工程、選択気相成長工程及び配線層形成工程に
おいて、酸化シリコン絶縁層からのボロンやリン等の不
純物の蒸発及び外から該絶縁層へ重金属等の入り込みを
抑える作用をする。
（実施例） 以下図面を参照して、本発明の一実施例を説明する。
本発明のMOS FETを含む集積回路において、MOS FETの
断面を抜き出して第１図に示す。同図において、Ｐ型シ
リコン基板41上に形成される素子分離領域のSiO2層42に
囲まれた素子領域にMOS FETは形成される。即ち熱酸化
膜（ゲート酸化膜）43を介してゲート電極45が設けられ
る。ゲート電極をマスクにして選択的にＮ型不純物を拡
散して、基板主面に露出する拡散領域46、47即ちソース
領域46、ドレイン領域47が形成されている。この拡散領
域46、47上には、熱酸化膜43、リンを含んだ酸化シリコ
ン絶縁層（PSG膜）48及びボロンとリンを含んだ酸化シ
リコン絶縁層（BPSG膜）49からなる積層酸化シリコン絶
縁層49が形成されている。更にこの酸化シリコン絶縁層
49上に窒化シリコン絶縁層50が積層される。この窒化シ
リコン絶縁層50の主面から前記酸化シリコン絶縁層49を
通り拡散領域46及び47に達する開口を選択的に埋め込む
低比抵抗のシリコン半導体層51S及び51Dが形成される。
このシリコン半導体層51S及び51Dに接し、窒化シリコン
絶縁層50上に、それぞれソース電極配線層52S及びドレ
イン電極配線層52Dとが設けられる。
断面を抜き出して第１図に示す。同図において、Ｐ型シ
リコン基板41上に形成される素子分離領域のSiO2層42に
囲まれた素子領域にMOS FETは形成される。即ち熱酸化
膜（ゲート酸化膜）43を介してゲート電極45が設けられ
る。ゲート電極をマスクにして選択的にＮ型不純物を拡
散して、基板主面に露出する拡散領域46、47即ちソース
領域46、ドレイン領域47が形成されている。この拡散領
域46、47上には、熱酸化膜43、リンを含んだ酸化シリコ
ン絶縁層（PSG膜）48及びボロンとリンを含んだ酸化シ
リコン絶縁層（BPSG膜）49からなる積層酸化シリコン絶
縁層49が形成されている。更にこの酸化シリコン絶縁層
49上に窒化シリコン絶縁層50が積層される。この窒化シ
リコン絶縁層50の主面から前記酸化シリコン絶縁層49を
通り拡散領域46及び47に達する開口を選択的に埋め込む
低比抵抗のシリコン半導体層51S及び51Dが形成される。
このシリコン半導体層51S及び51Dに接し、窒化シリコン
絶縁層50上に、それぞれソース電極配線層52S及びドレ
イン電極配線層52Dとが設けられる。
次に上記構成の本発明の半導体装置の製造方法につい
て、第２図を参照して以下説明する。
て、第２図を参照して以下説明する。
第２図（ａ）に示すように、Ｐ型（100）シリコン半
導体基板41に、いわゆるLOCOS法によって素子分離領域
であるSiO2層42を形成した。
導体基板41に、いわゆるLOCOS法によって素子分離領域
であるSiO2層42を形成した。
次に同図（ｂ）に示すように、素子領域に200Åの熱
酸化膜（ゲート酸化膜）43を形成し、続いて多結晶シリ
コンをLPCVD法により4000Å堆積し、リンのドーピング
を行なった。次にこの多結晶シリコンをフォトリソグラ
フィー法によりパターニングし、エッチングを行なって
ゲート電極45を形成した。
酸化膜（ゲート酸化膜）43を形成し、続いて多結晶シリ
コンをLPCVD法により4000Å堆積し、リンのドーピング
を行なった。次にこの多結晶シリコンをフォトリソグラ
フィー法によりパターニングし、エッチングを行なって
ゲート電極45を形成した。
次に第２図（ｃ）に示すように、ゲート電極45をマス
クとして、ソース領域46、ドレイン領域47を形成するた
め、Asのイオン注入を５×1015 atoms/cm2のドーズ量で
行なった。次に基板を900℃で酸化した後、リンを含ん
だ酸化シリコン絶縁層（PSG膜）48をCVD法により3000Å
堆積し、続いてボロンとリンを含んだ酸化シリコン絶縁
層（BPSG膜）49をCVD法により5000Å堆積した。次に窒
化シリコン絶縁層50をLPCVD法により1000Å堆積した。
クとして、ソース領域46、ドレイン領域47を形成するた
め、Asのイオン注入を５×1015 atoms/cm2のドーズ量で
行なった。次に基板を900℃で酸化した後、リンを含ん
だ酸化シリコン絶縁層（PSG膜）48をCVD法により3000Å
堆積し、続いてボロンとリンを含んだ酸化シリコン絶縁
層（BPSG膜）49をCVD法により5000Å堆積した。次に窒
化シリコン絶縁層50をLPCVD法により1000Å堆積した。
次に第１図に示すように、ソース領域46及びドレイン
領域47にコンタクトをとるため、フォトリソグラフィー
法及びエッチングにより、スルーホールを開口した。次
に既に知られている選択気相エピタキシャル成長法によ
り、スルーホール部をシリコン半導体層で埋め込んだ。
この時の成長条件としては、例えばH2ガスを１/min、
SiH2Cl2ガスを400m1/min、HClガスを１/min、ドーピ
ングガスとしてPH3ガスを10m1/min流し、反応室の全圧
力は100 Torrの減圧状態とし、且つ反応室の温度を900
℃に設定した。成長時間として30分行ない、スルーホー
ル内に9000Å程度のシリコン半導体層51S及び51Dを成長
させた。このとき熱酸化膜43、PSG膜48及びBPSG膜49を
積層した酸化シリコン絶縁層49と窒化シリコン絶縁層50
とからなる絶縁膜部にはシリコン層は堆積しなかった。
次にSiを約１％含むAl合金をスパッタリングにより5000
Å堆積した。その後、フォトリソグラフィー法によりAl
−Si層をパターニングし、エッチングを行ない、配線層
52を形成した。又、比較するため、窒化シリコン層を堆
積しない従来の構造の半導体装置を作成した。
領域47にコンタクトをとるため、フォトリソグラフィー
法及びエッチングにより、スルーホールを開口した。次
に既に知られている選択気相エピタキシャル成長法によ
り、スルーホール部をシリコン半導体層で埋め込んだ。
この時の成長条件としては、例えばH2ガスを１/min、
SiH2Cl2ガスを400m1/min、HClガスを１/min、ドーピ
ングガスとしてPH3ガスを10m1/min流し、反応室の全圧
力は100 Torrの減圧状態とし、且つ反応室の温度を900
℃に設定した。成長時間として30分行ない、スルーホー
ル内に9000Å程度のシリコン半導体層51S及び51Dを成長
させた。このとき熱酸化膜43、PSG膜48及びBPSG膜49を
積層した酸化シリコン絶縁層49と窒化シリコン絶縁層50
とからなる絶縁膜部にはシリコン層は堆積しなかった。
次にSiを約１％含むAl合金をスパッタリングにより5000
Å堆積した。その後、フォトリソグラフィー法によりAl
−Si層をパターニングし、エッチングを行ない、配線層
52を形成した。又、比較するため、窒化シリコン層を堆
積しない従来の構造の半導体装置を作成した。
このようにして形成した本発明の実施例及び従来例
の、それぞれ複数素子のコンタクト抵抗即ちソース・ド
レイン領域とAl−Si配線層との間の抵抗を測定した結果
を第３図に示す。縦軸はコンタクト抵抗（×10-6Ωc
m2）を表わし、図中にその平均値を○印で、又コンタク
ト抵抗値のバラツキを最大値（MAX）と最小値（MIN）と
を結ぶ線分で表わす。第３図に示すように、本発明によ
る窒化シリコン層を堆積した構造の素子では、従来の素
子に比べ、コンタクト抵抗値の絶対値は小さく、且つバ
ラツキも小さいことがわかる。従来例で、コンタクト抵
抗が大きいのは、選択エピタキシャル成長時、BPSG中の
ボロンが、Ｎ型のシリコン半導体層に混入し、抵抗を上
げているためと思われる。
の、それぞれ複数素子のコンタクト抵抗即ちソース・ド
レイン領域とAl−Si配線層との間の抵抗を測定した結果
を第３図に示す。縦軸はコンタクト抵抗（×10-6Ωc
m2）を表わし、図中にその平均値を○印で、又コンタク
ト抵抗値のバラツキを最大値（MAX）と最小値（MIN）と
を結ぶ線分で表わす。第３図に示すように、本発明によ
る窒化シリコン層を堆積した構造の素子では、従来の素
子に比べ、コンタクト抵抗値の絶対値は小さく、且つバ
ラツキも小さいことがわかる。従来例で、コンタクト抵
抗が大きいのは、選択エピタキシャル成長時、BPSG中の
ボロンが、Ｎ型のシリコン半導体層に混入し、抵抗を上
げているためと思われる。
又酸化シリコン絶縁層49が重金属により汚染され、素
子が劣化するという課題については、素子の歩留りの比
較で考えると、本発明の半導体装置では、従来例の装置
に比べ約10％高い歩留りとなった。
子が劣化するという課題については、素子の歩留りの比
較で考えると、本発明の半導体装置では、従来例の装置
に比べ約10％高い歩留りとなった。
本実施例では、スルーホールを選択エピタキシャル成
長法により埋め込んだが、多結晶シリコンであっても差
支えない。又本実施例では、半導体装置としてMOS FET
を含む集積回路を取り上げたが、これに限定されない。
本発明は、酸化シリコン絶縁層上の配線層と基板の能動
領域が、スルーホールの導電層により電気接続される構
造のその他の集積回路に対しても、適用できることは勿
論である。又前記本発明の実施例で述べた半導体装置の
製造方法の主要部分は、前記その他の集積回路の製造方
法にも適用できる。
長法により埋め込んだが、多結晶シリコンであっても差
支えない。又本実施例では、半導体装置としてMOS FET
を含む集積回路を取り上げたが、これに限定されない。
本発明は、酸化シリコン絶縁層上の配線層と基板の能動
領域が、スルーホールの導電層により電気接続される構
造のその他の集積回路に対しても、適用できることは勿
論である。又前記本発明の実施例で述べた半導体装置の
製造方法の主要部分は、前記その他の集積回路の製造方
法にも適用できる。
［発明の効果］ これまで述べたように、本発明の半導体装置は、基板
の拡散領域と、層間絶縁層上の配線層とを、スルーホー
ル部の選択気相成長層により導通させる構造であるが、
従来の層間絶縁層である酸化シリコン絶縁層上に、新し
く窒化シリコン絶縁層を積層したもので、これによりス
ルーホール部に選択的に堆積するシリコン半導体層への
不純物の入り込み及び酸化シリコン絶縁層の重金属によ
る汚染を低減することが可能となり、前記シリコン半導
体層の抵抗制御性の改善と、前記酸化シリコン絶縁層の
汚染による素子の劣化を抑えることのできる構造の半導
体装置を提供することができた。
の拡散領域と、層間絶縁層上の配線層とを、スルーホー
ル部の選択気相成長層により導通させる構造であるが、
従来の層間絶縁層である酸化シリコン絶縁層上に、新し
く窒化シリコン絶縁層を積層したもので、これによりス
ルーホール部に選択的に堆積するシリコン半導体層への
不純物の入り込み及び酸化シリコン絶縁層の重金属によ
る汚染を低減することが可能となり、前記シリコン半導
体層の抵抗制御性の改善と、前記酸化シリコン絶縁層の
汚染による素子の劣化を抑えることのできる構造の半導
体装置を提供することができた。
第１図は本発明の一実施例を示す半導体装置に含まれる
MOS FETの断面図、第２図は第１図に示すMOS FETの製造
方法を示す断面図、第３図はコンタクト抵抗値の本発明
例と従来例との比較を示す図、第４図はスルーホール径
が大きい従来の半導体装置のスルーホール部の断面図、
第５図はスルーホール径が小さい従来の半導体装置のス
ルーホール部の断面図、第６図は従来の半導体装置の選
択成長による埋め込み技術を用いたスルーホール部の断
面図である。 41…半導体基板、43…熱酸化膜（ゲート酸化膜）、45…
ゲート電極、46…拡散領域（ソース領域）、47…拡散領
域（ドレイン領域）、48…酸化シリコン絶縁層（PS
G）、49…酸化シリコン絶縁層（BPSG）、49…酸化シリ
コン絶縁層（積層）、50…窒化シリコン絶縁層、51S,51
D…ソース及びドレインシリコン半導体層、52S,52D…ソ
ース及びドレイン配線層。
MOS FETの断面図、第２図は第１図に示すMOS FETの製造
方法を示す断面図、第３図はコンタクト抵抗値の本発明
例と従来例との比較を示す図、第４図はスルーホール径
が大きい従来の半導体装置のスルーホール部の断面図、
第５図はスルーホール径が小さい従来の半導体装置のス
ルーホール部の断面図、第６図は従来の半導体装置の選
択成長による埋め込み技術を用いたスルーホール部の断
面図である。 41…半導体基板、43…熱酸化膜（ゲート酸化膜）、45…
ゲート電極、46…拡散領域（ソース領域）、47…拡散領
域（ドレイン領域）、48…酸化シリコン絶縁層（PS
G）、49…酸化シリコン絶縁層（BPSG）、49…酸化シリ
コン絶縁層（積層）、50…窒化シリコン絶縁層、51S,51
D…ソース及びドレインシリコン半導体層、52S,52D…ソ
ース及びドレイン配線層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐俣 秀一 神奈川県川崎市幸区堀川町72 株式会社 東芝堀川町工場内 (56)参考文献 特開 昭60−4258（ＪＰ，Ａ) 特開 昭60−123061（ＪＰ，Ａ) 特開 昭57−136366（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板主面に露出して選択的に形成さ
れる拡散領域と、この拡散領域上に形成された熱酸化
膜、PSG膜及びBPSG膜が積層される酸化シリコン絶縁層
と、この酸化シリコン絶縁層上に積層される窒化シリコ
ン絶縁層と、この窒化シリコン絶縁層の主面から前記酸
化シリコン絶縁層を通り前記拡散領域に達する開口を選
択的気相成長法により埋め込まれた低比抵抗のシリコン
半導体層と、このシリコン半導体層に接し、前記窒化シ
リコン絶縁層上に形成される配線層とを、具備すること
を特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099265A JP2659798B2 (ja) | 1989-04-19 | 1989-04-19 | 半導体装置 |
| KR1019900005484A KR930005081B1 (ko) | 1989-04-19 | 1990-04-19 | 반도체장치 |
| US07/680,781 US5378652A (en) | 1989-04-19 | 1991-04-03 | Method of making a through hole in multi-layer insulating films |
| US07/921,685 US5291058A (en) | 1989-04-19 | 1992-07-30 | Semiconductor device silicon via fill formed in multiple dielectric layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099265A JP2659798B2 (ja) | 1989-04-19 | 1989-04-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278769A JPH02278769A (ja) | 1990-11-15 |
| JP2659798B2 true JP2659798B2 (ja) | 1997-09-30 |
Family
ID=14242866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1099265A Expired - Fee Related JP2659798B2 (ja) | 1989-04-19 | 1989-04-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2659798B2 (ja) |
| KR (1) | KR930005081B1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136366A (en) * | 1982-01-11 | 1982-08-23 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS604258A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | 半導体装置の構造 |
| JPS60123061A (ja) * | 1983-12-07 | 1985-07-01 | Matsushita Electronics Corp | 半導体装置 |
-
1989
- 1989-04-19 JP JP1099265A patent/JP2659798B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-19 KR KR1019900005484A patent/KR930005081B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900017200A (ko) | 1990-11-15 |
| KR930005081B1 (ko) | 1993-06-15 |
| JPH02278769A (ja) | 1990-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |