JP3167362B2 - バイポーラ型ｍｏｓ半導体装置の製造方法 - Google Patents
バイポーラ型ｍｏｓ半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、サブミクロンルールで
設計されるポリサイドゲートおよびショットキーダイオ
ード付きバイポーラ型ＭＯＳ半導体装置の製造方法に関
するものである。
設計されるポリサイドゲートおよびショットキーダイオ
ード付きバイポーラ型ＭＯＳ半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば以下に示すようなものがあった。
例えば以下に示すようなものがあった。
【０００３】図３はバイポーラ型ＭＯＳゲートアレーの
入出力回路の高速化を図るため、ＴＴＬ出力バッファー
トランジスタに用いられるショットキークランプダイオ
ード付きバイポーラトランジスタ（以下、ショットキー
トランジスタと言う）の回路と概略の断面図である。
入出力回路の高速化を図るため、ＴＴＬ出力バッファー
トランジスタに用いられるショットキークランプダイオ
ード付きバイポーラトランジスタ（以下、ショットキー
トランジスタと言う）の回路と概略の断面図である。
【０００４】この図に示すように、一般にショットキー
ダイオード１は、バイポーラトランジスタ２のベース３
とコレクタ４に接続した一体構造で製造されているた
め、以後この一体構造で説明を行なう。なお、５はエミ
ッタである。
ダイオード１は、バイポーラトランジスタ２のベース３
とコレクタ４に接続した一体構造で製造されているた
め、以後この一体構造で説明を行なう。なお、５はエミ
ッタである。
【０００５】図４〜図６は従来のショットキーダイオー
ド付きバイポーラ型ＭＯＳ半導体装置の製造工程断面図
であり、各図は製造段階で得られた構造体の断面を概略
的に示している。
ド付きバイポーラ型ＭＯＳ半導体装置の製造工程断面図
であり、各図は製造段階で得られた構造体の断面を概略
的に示している。
【０００６】（Ａ）まず、図４（ａ）に示すように、Ｐ
型シリコン基板１００にＮ+ 型埋め込み層１０１を埋め
込み、更に、この基板１００上にＰ型エピタキシャル層
１０２を設ける。次に、そのＰ型エピタキシャル層１０
２の埋め込み層１０１の上側にＮ型コレクタ及びウェル
領域１０３を連続させて設ける。次に、ＬＯＣＯＳ法に
よってフィールド酸化膜１０４を設けてショットキート
ランジスタ用区域１０５とゲートポリサイド膜配線取り
出し用区域１０６及び、ＰＭＯＳトランジスタ用区域１
０７とをそれぞれ形成したウェーハ１０８を用意する。
型シリコン基板１００にＮ+ 型埋め込み層１０１を埋め
込み、更に、この基板１００上にＰ型エピタキシャル層
１０２を設ける。次に、そのＰ型エピタキシャル層１０
２の埋め込み層１０１の上側にＮ型コレクタ及びウェル
領域１０３を連続させて設ける。次に、ＬＯＣＯＳ法に
よってフィールド酸化膜１０４を設けてショットキート
ランジスタ用区域１０５とゲートポリサイド膜配線取り
出し用区域１０６及び、ＰＭＯＳトランジスタ用区域１
０７とをそれぞれ形成したウェーハ１０８を用意する。
【０００７】（Ｂ）図４（ｂ）に示すように、このウェ
ーハ１０８に、ＭＯＳトランジスタのゲート絶縁膜とな
るゲート酸化膜１０９を形成する。次に、ウェーハ１０
８の全面に減圧ＣＶＤ法によりポリシリコン膜の成長
と、スパッタ法によりタングステンシリサイド膜（以後
ＷＳｉX と標記する）を生成した後、周知のホトリソ・
エッチング技術を用いてゲートポリサイド配線１１０及
びＰＭＯＳトランジスタのゲート電極１１１を形成して
いる。なお、ゲートポリサイド配線１１０とゲート電極
１１１は、下層に不純物としてリンを添加したポリシリ
コン層１１２と、上層としてＷＳｉX 膜１１３で各々構
成されている。後の工程でのソース・ドレイン層やベー
ス層の高濃度不純物領域を形成するためのイオン注入の
際の保護膜（プロテクト膜）として、それぞれ作用する
膜１１４を２００Å程度の膜厚で形成したものである。
ーハ１０８に、ＭＯＳトランジスタのゲート絶縁膜とな
るゲート酸化膜１０９を形成する。次に、ウェーハ１０
８の全面に減圧ＣＶＤ法によりポリシリコン膜の成長
と、スパッタ法によりタングステンシリサイド膜（以後
ＷＳｉX と標記する）を生成した後、周知のホトリソ・
エッチング技術を用いてゲートポリサイド配線１１０及
びＰＭＯＳトランジスタのゲート電極１１１を形成して
いる。なお、ゲートポリサイド配線１１０とゲート電極
１１１は、下層に不純物としてリンを添加したポリシリ
コン層１１２と、上層としてＷＳｉX 膜１１３で各々構
成されている。後の工程でのソース・ドレイン層やベー
ス層の高濃度不純物領域を形成するためのイオン注入の
際の保護膜（プロテクト膜）として、それぞれ作用する
膜１１４を２００Å程度の膜厚で形成したものである。
【０００８】（Ｃ）図４（ｃ）に示すように、そのウェ
ーハ１０８のショットキートランジスタ用区域１０５
に、バイポーラＮＰＮトランジスタのベース層１１５と
して、表面不純物濃度１Ｅ１８ケ／ｃｍ3 のＰ型拡散領
域を拡散の深さ０．３μｍに形成する。
ーハ１０８のショットキートランジスタ用区域１０５
に、バイポーラＮＰＮトランジスタのベース層１１５と
して、表面不純物濃度１Ｅ１８ケ／ｃｍ3 のＰ型拡散領
域を拡散の深さ０．３μｍに形成する。
【０００９】（Ｄ）図４（ｄ）に示すように、ショット
キートランジスタ用区域１０５の酸化膜１１４に、周知
のホトリソ・エッチング技術を用いて、エミッタ拡散領
域形成のための窓１１６を開けてウェーハ面を露出さ
せ、然る後、ウェーハ１０８全面に減圧ＣＶＤ法によっ
てポリシリコン膜を２０００Å成長させ、次に、このポ
リシリコン膜に、エミッタ拡散領域形成のための拡散源
を形成するために、Ａｓ（砒素）イオンを注入し、さら
に、周知のホトリソ・エッチング技術を用いて、ショッ
トキートランジスタ用のエミッタ電極兼エミッタ拡散領
域形成のための拡散源１１７をパターニングしたもので
ある。
キートランジスタ用区域１０５の酸化膜１１４に、周知
のホトリソ・エッチング技術を用いて、エミッタ拡散領
域形成のための窓１１６を開けてウェーハ面を露出さ
せ、然る後、ウェーハ１０８全面に減圧ＣＶＤ法によっ
てポリシリコン膜を２０００Å成長させ、次に、このポ
リシリコン膜に、エミッタ拡散領域形成のための拡散源
を形成するために、Ａｓ（砒素）イオンを注入し、さら
に、周知のホトリソ・エッチング技術を用いて、ショッ
トキートランジスタ用のエミッタ電極兼エミッタ拡散領
域形成のための拡散源１１７をパターニングしたもので
ある。
【００１０】（Ｅ）図５（ａ）に示すように、周知のホ
トリソ技術を用いて、ショットキートランジスタ用区域
１０５のコレクタ取り出し領域１１８が開口しているレ
ジスト膜１１９を形成し、このレジスト膜１１９をマス
クにＡｓイオンを注入し、コレクタ取り出し領域１１８
を形成する。
トリソ技術を用いて、ショットキートランジスタ用区域
１０５のコレクタ取り出し領域１１８が開口しているレ
ジスト膜１１９を形成し、このレジスト膜１１９をマス
クにＡｓイオンを注入し、コレクタ取り出し領域１１８
を形成する。
【００１１】（Ｆ）ウェーハ１０８のレジスト膜１１９
を除去し、図５（ｂ）に示すように、ショットキートラ
ンジスタ用区域１０５のベース取り出し領域１１８とＰ
ＭＯＳトランジスタ用区域１０７が開口しているレジス
ト膜１２１を形成し、このレジスト膜１２１をマスクに
ＢＦ2 イオンを注入し、Ｐ型高濃度不純物１２２とベー
ス取り出し領域１２０を形成したものである。
を除去し、図５（ｂ）に示すように、ショットキートラ
ンジスタ用区域１０５のベース取り出し領域１１８とＰ
ＭＯＳトランジスタ用区域１０７が開口しているレジス
ト膜１２１を形成し、このレジスト膜１２１をマスクに
ＢＦ2 イオンを注入し、Ｐ型高濃度不純物１２２とベー
ス取り出し領域１２０を形成したものである。
【００１２】（Ｇ）図５（ｃ）に示すように、ウェーハ
１０８の上面に層間絶縁膜として例えばＰＳＧ膜１２３
をＣＶＤ法によって設けた後、ウェット酸素雰囲気中で
９００〜９５０℃で約３０分間熱処理を行なう。この熱
処理によって、このＰＳＧ膜１２３がフローして表面の
平坦化が進む。これと同時に、インプラ注入層の活性化
と不純物を含む各領域も拡散して拡大する。この拡大に
よりベース拡散領域１１５〔図４（ｃ）参照〕が、当初
の０．３μｍから０．４５μｍへと深く拡散してベース
層１２４となり、ベース取り出し領域１２０〔図５
（ｂ）参照〕がベース取り出し層１２５となり、コレク
タ取り出し領域１１８〔図５（ａ）及び（ｂ）参照〕が
コレクタ取り出し層１２６となり、拡散源１１７からベ
ース拡散領域１１５、つまり、ベース層１２４中にＡｓ
不純物が拡散してエミッタ層１２７が形成される。更
に、この熱処理によって高濃度不純物領域１２２〔図５
（ｂ）参照〕がソース又はドレイン（ここではソース・
ドレインと表す）１２８となる。次いで、ウェーハ１０
８に周知のホトリソ・エッチング技術を用いてコンタク
トホールを形成したもので、ショットキートランジスタ
用区域１０５には、ベースコンタクトホール１２９及び
エミッタコンタクトホール１３０とコレクタコンタクト
ホール１３１が、ゲートポリサイド膜配線取り出し用区
域１０６にはゲートコンタクトホール１３２が、ＰＭＯ
Ｓトランジスタ用区域１０７にはソース・ドレインコン
タクトホール１３３がそれぞれ開口している。
１０８の上面に層間絶縁膜として例えばＰＳＧ膜１２３
をＣＶＤ法によって設けた後、ウェット酸素雰囲気中で
９００〜９５０℃で約３０分間熱処理を行なう。この熱
処理によって、このＰＳＧ膜１２３がフローして表面の
平坦化が進む。これと同時に、インプラ注入層の活性化
と不純物を含む各領域も拡散して拡大する。この拡大に
よりベース拡散領域１１５〔図４（ｃ）参照〕が、当初
の０．３μｍから０．４５μｍへと深く拡散してベース
層１２４となり、ベース取り出し領域１２０〔図５
（ｂ）参照〕がベース取り出し層１２５となり、コレク
タ取り出し領域１１８〔図５（ａ）及び（ｂ）参照〕が
コレクタ取り出し層１２６となり、拡散源１１７からベ
ース拡散領域１１５、つまり、ベース層１２４中にＡｓ
不純物が拡散してエミッタ層１２７が形成される。更
に、この熱処理によって高濃度不純物領域１２２〔図５
（ｂ）参照〕がソース又はドレイン（ここではソース・
ドレインと表す）１２８となる。次いで、ウェーハ１０
８に周知のホトリソ・エッチング技術を用いてコンタク
トホールを形成したもので、ショットキートランジスタ
用区域１０５には、ベースコンタクトホール１２９及び
エミッタコンタクトホール１３０とコレクタコンタクト
ホール１３１が、ゲートポリサイド膜配線取り出し用区
域１０６にはゲートコンタクトホール１３２が、ＰＭＯ
Ｓトランジスタ用区域１０７にはソース・ドレインコン
タクトホール１３３がそれぞれ開口している。
【００１３】（Ｈ）ベースコンタクトホール１２９とＰ
ＭＯＳソース・ドレインコンタクトホール１３３及びゲ
ートコンタクトホール１３２が開口しているレジスト１
３４をマスクにボロンイオンを注入し、図５（ｄ）に示
すように、ベース取り出し層１２５やＰＭＯＳソース・
ドレイン１２８より高濃度のベースコンタクト領域１３
５とＰＭＯＳソース・ドレインコンタクト領域１３６及
びゲートコンタクト領域１３７を形成する。
ＭＯＳソース・ドレインコンタクトホール１３３及びゲ
ートコンタクトホール１３２が開口しているレジスト１
３４をマスクにボロンイオンを注入し、図５（ｄ）に示
すように、ベース取り出し層１２５やＰＭＯＳソース・
ドレイン１２８より高濃度のベースコンタクト領域１３
５とＰＭＯＳソース・ドレインコンタクト領域１３６及
びゲートコンタクト領域１３７を形成する。
【００１４】（Ｉ）レジスト１３４を除去し、図６
（ａ）に示すように、コレクタコンタクトホール１３１
が開口しているレジスト１３８を形成後、レジスト１３
８をマスクに燐イオンを注入し、コレクタ取り出し層１
２６より高濃度のコレクタコンタクト領域１３９を形成
する。
（ａ）に示すように、コレクタコンタクトホール１３１
が開口しているレジスト１３８を形成後、レジスト１３
８をマスクに燐イオンを注入し、コレクタ取り出し層１
２６より高濃度のコレクタコンタクト領域１３９を形成
する。
【００１５】（Ｊ）レジスト１３８を除去し、図６
（ｂ）に示すように、不活性雰囲気中８５０℃で３０分
程度の熱処理を行なったものであり、ベースコンタクト
領域１３５〔図５（ｄ）参照〕はベースコンタクト層１
４０に、コレクタコンタクト領域１３９〔図６（ａ）参
照〕はコレクタコンタクト層１４１に、ＰＭＯＳソース
・ドレインコンタクト領域１３６〔図６（ａ）参照〕は
ＰＭＯＳソース・ドレインコンタクト層１４２に各々形
成される。
（ｂ）に示すように、不活性雰囲気中８５０℃で３０分
程度の熱処理を行なったものであり、ベースコンタクト
領域１３５〔図５（ｄ）参照〕はベースコンタクト層１
４０に、コレクタコンタクト領域１３９〔図６（ａ）参
照〕はコレクタコンタクト層１４１に、ＰＭＯＳソース
・ドレインコンタクト領域１３６〔図６（ａ）参照〕は
ＰＭＯＳソース・ドレインコンタクト層１４２に各々形
成される。
【００１６】このようにコンタクト領域をイオン注入で
高濃度（１Ｅ２０以上）とするのは、一般にサブミクロ
ンのコンタクトにおいてコンタクト抵抗Ｒｃが大きく成
り易く、例えば０．８μｍ□で通常のＰ+ 層であるとＲ
ｃは２００〜３００Ωとなる。Ｒｃは不純物濃度に大き
く依存しており、そのためコンタクト領域にイオン注入
を行ない高濃度とする。その結果、Ｒｃは５０〜６０Ω
と改善される。
高濃度（１Ｅ２０以上）とするのは、一般にサブミクロ
ンのコンタクトにおいてコンタクト抵抗Ｒｃが大きく成
り易く、例えば０．８μｍ□で通常のＰ+ 層であるとＲ
ｃは２００〜３００Ωとなる。Ｒｃは不純物濃度に大き
く依存しており、そのためコンタクト領域にイオン注入
を行ない高濃度とする。その結果、Ｒｃは５０〜６０Ω
と改善される。
【００１７】これらの工程はサブミクロンのバイポーラ
やＭＯＳトランジスタを形成する上では重要な工程で、
一般には補助拡散法とかコンタクトデポ、コンタクトイ
ンプラと言われ多く用いられている。ところが、このコ
ンタクトインプラは不純物の活性化のため熱処理が必要
で、この熱処理でエミッタ層とベース層は拡散が進み、
エミッタ層１２７は０．２μｍに、ベース層１２４は
０．５μｍとなる。
やＭＯＳトランジスタを形成する上では重要な工程で、
一般には補助拡散法とかコンタクトデポ、コンタクトイ
ンプラと言われ多く用いられている。ところが、このコ
ンタクトインプラは不純物の活性化のため熱処理が必要
で、この熱処理でエミッタ層とベース層は拡散が進み、
エミッタ層１２７は０．２μｍに、ベース層１２４は
０．５μｍとなる。
【００１８】また、ゲートコンタクトホール１３２にも
コンタクトイオン注入を行なっているのは、ポリサイド
ゲートに用いているＷＳｉX は生成後の熱処理覆歴で決
まるストレス（内部残留応力）が知られ、ＣＶＤ膜フロ
ー工程後、強い引っ張りストレスがゲート電極やゲート
配線に残留していることとなり、コンタクトホール形成
後、熱処理を行なうとゲート配線上のコンタクトホール
にはストレスを抑えるＣＶＤ膜が無いため、熱衝撃でＷ
ＳｉX が剥離する。この剥離を防止するためにゲートコ
ンタクトホール１３２にもイオン注入を行ないＷＳｉX
のストレスを減少させている。
コンタクトイオン注入を行なっているのは、ポリサイド
ゲートに用いているＷＳｉX は生成後の熱処理覆歴で決
まるストレス（内部残留応力）が知られ、ＣＶＤ膜フロ
ー工程後、強い引っ張りストレスがゲート電極やゲート
配線に残留していることとなり、コンタクトホール形成
後、熱処理を行なうとゲート配線上のコンタクトホール
にはストレスを抑えるＣＶＤ膜が無いため、熱衝撃でＷ
ＳｉX が剥離する。この剥離を防止するためにゲートコ
ンタクトホール１３２にもイオン注入を行ないＷＳｉX
のストレスを減少させている。
【００１９】（Ｋ）ウェーハ１０８のショットキートラ
ンジスタ用区域１０５のコレクタ領域１０３〔図４
（ａ）参照〕の表面と、ベース取り出し層１２５〔図６
（ａ）参照〕の一部表面に、周知のホトリソエッチング
技術を用いてショットキーダイオード形成のための開口
１４３を形成し、スパッタ蒸着法によりウェーハ１０８
の全面に高融点金属、例えばＰｔ膜を厚さ３００〜１０
００Å生成し、、その後Ｐｔ膜と下地シリコンとのシリ
サイド反応させる熱処理（５００〜６００℃）を行な
い、白金シリサイドを生成し、７０℃程度の王水にて酸
化膜上のＰｔを除去したものである。開口１４３にはシ
ョットキーダイオード用シリサイド層１４４が、エミッ
タコンタクトホール１３０にはエミッタシリサイド層１
４５が、コレクタコンタクトホール１３１にはコレクタ
シリサイド層１４６が、ソース・ドレインコンタクトホ
ール１３３にはソース・ドレインシリサイド層１４７が
各々形成される。
ンジスタ用区域１０５のコレクタ領域１０３〔図４
（ａ）参照〕の表面と、ベース取り出し層１２５〔図６
（ａ）参照〕の一部表面に、周知のホトリソエッチング
技術を用いてショットキーダイオード形成のための開口
１４３を形成し、スパッタ蒸着法によりウェーハ１０８
の全面に高融点金属、例えばＰｔ膜を厚さ３００〜１０
００Å生成し、、その後Ｐｔ膜と下地シリコンとのシリ
サイド反応させる熱処理（５００〜６００℃）を行な
い、白金シリサイドを生成し、７０℃程度の王水にて酸
化膜上のＰｔを除去したものである。開口１４３にはシ
ョットキーダイオード用シリサイド層１４４が、エミッ
タコンタクトホール１３０にはエミッタシリサイド層１
４５が、コレクタコンタクトホール１３１にはコレクタ
シリサイド層１４６が、ソース・ドレインコンタクトホ
ール１３３にはソース・ドレインシリサイド層１４７が
各々形成される。
【００２０】（Ｌ）図６（ｄ）に示すように、アルミ配
線１４８を各コンタクトホールとショットキーダイオー
ドの開口１４０〔図６（ｂ）参照〕に形成すると、ショ
ットキーダイオード付きバイポーラ型ＭＯＳ構造が形成
できる。
線１４８を各コンタクトホールとショットキーダイオー
ドの開口１４０〔図６（ｂ）参照〕に形成すると、ショ
ットキーダイオード付きバイポーラ型ＭＯＳ構造が形成
できる。
【００２１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来方法で製造されたバイポーラ型ＭＯＳ半導体装
置では、構造上ポリサイドゲートコンタクトのコンタク
ト抵抗（以後、Ｒｃと標記する）が増大し、製造歩留ま
りが上げられない問題点があった。
うな従来方法で製造されたバイポーラ型ＭＯＳ半導体装
置では、構造上ポリサイドゲートコンタクトのコンタク
ト抵抗（以後、Ｒｃと標記する）が増大し、製造歩留ま
りが上げられない問題点があった。
【００２２】以下、図５及び図６のステップ（Ｈ）〜
（Ｌ）を使用して簡単に説明する。
（Ｌ）を使用して簡単に説明する。
【００２３】図５（ｄ）は従来方法の説明で述べたよう
に、ポリサイドのＷＳｉX の剥離を防止する目的でゲー
トコンタクトホール１３２にボロンイオンを注入したも
ので、高濃度の不純物（８Ｅ２０ケ／ｃｍ3 以上）を含
有したゲートコンタクト領域１３７が形成されたもので
ある。図６（ａ）はＮ+ 領域、例えばコレクタ取り出し
領域へのコンタクトイオン注入で、ゲートコンタクトホ
ール１３２にボロンイオンの替わりにリンイオンを注入
しても、ＷＳｉX 剥離の防止は可能である。
に、ポリサイドのＷＳｉX の剥離を防止する目的でゲー
トコンタクトホール１３２にボロンイオンを注入したも
ので、高濃度の不純物（８Ｅ２０ケ／ｃｍ3 以上）を含
有したゲートコンタクト領域１３７が形成されたもので
ある。図６（ａ）はＮ+ 領域、例えばコレクタ取り出し
領域へのコンタクトイオン注入で、ゲートコンタクトホ
ール１３２にボロンイオンの替わりにリンイオンを注入
しても、ＷＳｉX 剥離の防止は可能である。
【００２４】図５（ｂ）はイオン注入を行なった各コン
タクト領域の不純物の活性化のため、熱処理を行なった
ものでゲートコンタクト領域１３７〔図５（ｄ）参照〕
の不純物はＷＳｉX 中での不純物拡散係数がＳｉより４
桁も大きいことから、ポリサイドゲート配線１１０のＷ
Ｓｉｘ膜１１３をコンタクトホール１３２の外周まで拡
散し、高濃度の不純物を含有しＷＳｉX 膜１４９〔図６
（ｂ）参照〕を形成する。図６（ｃ）はショットキーダ
イオード形成のための開口を形成し、Ｐｔ膜を生成後、
シリサイド反応の熱処理を行なったもので、ゲートコン
タクトホール１３２のＷＳｉX 膜１４９〔図６（ｂ）参
照〕の表面にはＰｔが拡散していると考えられる。とこ
ろが、酸化膜上の残留Ｐｔを除去するための王水エッチ
ングでＷＳｉX 膜はエッチングされ、ゲートコンタクト
ホール１３２はサイドエッチ１５０が形成された断面で
あり、図６（ｄ）はアルミ配線１４８を形成するように
したものであるが、ゲートコンタクトホール１３２に
は、サイドエッチ１５０〔図６（ｃ）の影響で、極めて
カバーレージが悪化し、結果としてＲｃの増大や最悪の
場合、コンタクト断面線が発生する。
タクト領域の不純物の活性化のため、熱処理を行なった
ものでゲートコンタクト領域１３７〔図５（ｄ）参照〕
の不純物はＷＳｉX 中での不純物拡散係数がＳｉより４
桁も大きいことから、ポリサイドゲート配線１１０のＷ
Ｓｉｘ膜１１３をコンタクトホール１３２の外周まで拡
散し、高濃度の不純物を含有しＷＳｉX 膜１４９〔図６
（ｂ）参照〕を形成する。図６（ｃ）はショットキーダ
イオード形成のための開口を形成し、Ｐｔ膜を生成後、
シリサイド反応の熱処理を行なったもので、ゲートコン
タクトホール１３２のＷＳｉX 膜１４９〔図６（ｂ）参
照〕の表面にはＰｔが拡散していると考えられる。とこ
ろが、酸化膜上の残留Ｐｔを除去するための王水エッチ
ングでＷＳｉX 膜はエッチングされ、ゲートコンタクト
ホール１３２はサイドエッチ１５０が形成された断面で
あり、図６（ｄ）はアルミ配線１４８を形成するように
したものであるが、ゲートコンタクトホール１３２に
は、サイドエッチ１５０〔図６（ｃ）の影響で、極めて
カバーレージが悪化し、結果としてＲｃの増大や最悪の
場合、コンタクト断面線が発生する。
【００２５】本来、結晶化したＷＳｉX は王水には不溶
であり、エッチングされた明解な原因は不明であるが、
次の要因が上げられる。
であり、エッチングされた明解な原因は不明であるが、
次の要因が上げられる。
【００２６】 ＷＳｉX 中にコンタクトインプラで注
入された不純物が高濃度（８Ｅ２０ケ／ｃｍ3 以上）で
あるため、コンタクトインプラ後の熱処理ではＷＳｉX
の結晶化が不完全であったためエッチングされた。
入された不純物が高濃度（８Ｅ２０ケ／ｃｍ3 以上）で
あるため、コンタクトインプラ後の熱処理ではＷＳｉX
の結晶化が不完全であったためエッチングされた。
【００２７】 ＷＳｉｘ表面や中に白金シリサイド処
理でＰｔが拡散し、そのＰｔが局部電池効果により王水
エッチングを促進したと推定している。
理でＰｔが拡散し、そのＰｔが局部電池効果により王水
エッチングを促進したと推定している。
【００２８】対策として、（１）コンタクトインプラ後
の熱処理の高温化が上げられるが、ＷＳｉX 膜の剥離
の発生確率が増加する。高Ｆｔバイポーラトランジス
タの形成が困難となる点があり、（２）シリサイド反応
の低温化（４００℃以下）によるＰｔ拡散の抑制も考え
られるが、シリサイド反応の低速化に伴い、エミッタ
電極の高不純物濃度のポリシリコン膜の表面に形成され
自然酸化膜（通常の倍程度）の影響。白金シリサイド
組成比の不安定からくるφＢ（バリアハイト）の再現性
の悪化。Ｐ型（ボロン）高濃度領域のシリサイド反応
の低速化等が顕著となる問題点があり、製造技術的対策
は採用できなかった。
の熱処理の高温化が上げられるが、ＷＳｉX 膜の剥離
の発生確率が増加する。高Ｆｔバイポーラトランジス
タの形成が困難となる点があり、（２）シリサイド反応
の低温化（４００℃以下）によるＰｔ拡散の抑制も考え
られるが、シリサイド反応の低速化に伴い、エミッタ
電極の高不純物濃度のポリシリコン膜の表面に形成され
自然酸化膜（通常の倍程度）の影響。白金シリサイド
組成比の不安定からくるφＢ（バリアハイト）の再現性
の悪化。Ｐ型（ボロン）高濃度領域のシリサイド反応
の低速化等が顕著となる問題点があり、製造技術的対策
は採用できなかった。
【００２９】一方、王水エッチングを用いない方法とし
て、アルミショットキーがあるが配線材料と共通化が必
要であり、耐エレクトロマイグレーション・耐ストレス
マイグレーションの劣る純アルミの使用が必須であり、
配線の集積度の低下となる問題点があり、技術的に満足
できるものは得られなかった。
て、アルミショットキーがあるが配線材料と共通化が必
要であり、耐エレクトロマイグレーション・耐ストレス
マイグレーションの劣る純アルミの使用が必須であり、
配線の集積度の低下となる問題点があり、技術的に満足
できるものは得られなかった。
【００３０】そこで、本発明は、バイポーラトランジス
タの高周波特性の劣化や集積度の犠牲やシリサイド反応
の抑制をすることなく、必要部分にのみにシリサイド層
を形成するバイポーラ型ＭＯＳ半導体装置の製造方法を
提供することを目的とする。
タの高周波特性の劣化や集積度の犠牲やシリサイド反応
の抑制をすることなく、必要部分にのみにシリサイド層
を形成するバイポーラ型ＭＯＳ半導体装置の製造方法を
提供することを目的とする。
【００３１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ショットキーダイオード構造を有するバ
イポーラトランジスタ及びポリサイド構造のゲート配線
が同一半導体基板上に形成されたバイポーラ型ＭＯＳ半
導体装置の製造方法において、前記ショットキーダイオ
ード構造が形成される予定の領域及び前記ゲート配線が
形成される予定の領域を含む前記半導体基板上に１００
０Å以上の膜厚のノンドープ酸化膜を形成する工程と、
前記ゲート配線が形成される予定の領域上の前記ノンド
ープ酸化膜を残存させ、かつ、前記ショットキーダイオ
ード構造が形成される予定の領域上の前記ノンドープ酸
化膜を除去し、前記半導体基板の一部を露出する工程
と、前記露出された半導体基板上に高融点金属シリサイ
ド層を形成する工程と、その後、前記ゲート配線の形成
予定領域上の前記ノンドープ酸化膜を除去し、前記ゲー
ト配線の一部を露出する工程とを施すようにしたもので
ある。
成するために、ショットキーダイオード構造を有するバ
イポーラトランジスタ及びポリサイド構造のゲート配線
が同一半導体基板上に形成されたバイポーラ型ＭＯＳ半
導体装置の製造方法において、前記ショットキーダイオ
ード構造が形成される予定の領域及び前記ゲート配線が
形成される予定の領域を含む前記半導体基板上に１００
０Å以上の膜厚のノンドープ酸化膜を形成する工程と、
前記ゲート配線が形成される予定の領域上の前記ノンド
ープ酸化膜を残存させ、かつ、前記ショットキーダイオ
ード構造が形成される予定の領域上の前記ノンドープ酸
化膜を除去し、前記半導体基板の一部を露出する工程
と、前記露出された半導体基板上に高融点金属シリサイ
ド層を形成する工程と、その後、前記ゲート配線の形成
予定領域上の前記ノンドープ酸化膜を除去し、前記ゲー
ト配線の一部を露出する工程とを施すようにしたもので
ある。
【００３２】
【作用】本発明によれば、バイポーラ型ＭＯＳ半導体装
置の製造方法において、ショットキーダイオード形成の
ための開口の形成前に、シリサイド反応を抑制できる膜
厚の酸化膜を形成し、コンタクトホールにシリサイド層
の形成を阻止しながら、ショットキーダイオード領域の
みにシリサイド層の形成後、再度コンタクトホールの酸
化膜を除去する。したがって、各コンタクトホール表面
には酸化膜があり、シリサイド反応においてＰｔが通過
可能である酸化膜厚より遙かに厚いため、各コンタクト
ホール表面にはシリサイド膜が生成されず、その後の王
水処理によってＰｔは除去され、かつＷＳｉX 膜は保護
される。
置の製造方法において、ショットキーダイオード形成の
ための開口の形成前に、シリサイド反応を抑制できる膜
厚の酸化膜を形成し、コンタクトホールにシリサイド層
の形成を阻止しながら、ショットキーダイオード領域の
みにシリサイド層の形成後、再度コンタクトホールの酸
化膜を除去する。したがって、各コンタクトホール表面
には酸化膜があり、シリサイド反応においてＰｔが通過
可能である酸化膜厚より遙かに厚いため、各コンタクト
ホール表面にはシリサイド膜が生成されず、その後の王
水処理によってＰｔは除去され、かつＷＳｉX 膜は保護
される。
【００３３】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００３４】図１は本発明の実施例を示すバイポーラ型
ＭＯＳ半導体装置の要部製造工程断面図である。
ＭＯＳ半導体装置の要部製造工程断面図である。
【００３５】なお、従来例と同一の処理である図４、図
５及び図６の（Ａ）〜（Ｉ）ステップについては説明を
省略する。また従来例と同一部分については同じ符号を
付している。
５及び図６の（Ａ）〜（Ｉ）ステップについては説明を
省略する。また従来例と同一部分については同じ符号を
付している。
【００３６】まず、従来と同様に図４、図５及び図６の
（Ａ）〜（Ｈ）ステップに引き続いて、図６の（ａ）に
おけるレジスト１３８を除去し、図１（ａ）に示すよう
に、ウェーハ１０８の表面にＣＶＤ技術を用いてノンド
ープ酸化膜１０を１０００〜１５００Åの厚さに形成す
る。その後、不活性雰囲気中８５０℃で３０分程度の熱
処理を行なったものであり、ベースコンタクト領域１３
５〔図５（ｄ）参照〕はベースコンタクト層１４０に、
コレクタコンタクト領域１３９〔図６（ａ）参照〕はコ
レクタコンタクト層１４１に、ＰＭＯＳソース・ドレイ
ンコンタクト領域１３６〔図６（ａ）参照〕はＰＭＯＳ
ソース・ドレインコンタクト層１４２に各々形成され
る。
（Ａ）〜（Ｈ）ステップに引き続いて、図６の（ａ）に
おけるレジスト１３８を除去し、図１（ａ）に示すよう
に、ウェーハ１０８の表面にＣＶＤ技術を用いてノンド
ープ酸化膜１０を１０００〜１５００Åの厚さに形成す
る。その後、不活性雰囲気中８５０℃で３０分程度の熱
処理を行なったものであり、ベースコンタクト領域１３
５〔図５（ｄ）参照〕はベースコンタクト層１４０に、
コレクタコンタクト領域１３９〔図６（ａ）参照〕はコ
レクタコンタクト層１４１に、ＰＭＯＳソース・ドレイ
ンコンタクト領域１３６〔図６（ａ）参照〕はＰＭＯＳ
ソース・ドレインコンタクト層１４２に各々形成され
る。
【００３７】次に、図１（ｂ）に示すように、ウェーハ
１０８のショットキートランジスタ用区域１０５のコレ
クタ領域１０３の表面と、ベース取り出し層１２５の一
部表面に、周知のホトリソ・エッチング技術を用いて、
ショットキーダイオード形成のための開口１４３を形成
し、スパッタ蒸着法によりウェーハ１０８の全面に高融
点金属、例えばＰｔ膜を厚さ３００〜１０００Å生成
し、その後、Ｐｔ膜と下地シリコンとのシリサイド反応
させる熱処理（５００〜６００℃）を行ない、白金シリ
サイドを生成し、７０℃程度の王水にて酸化膜上のＰｔ
を除去したものである。開口１４３のみにショットキー
ダイオード用シリサイド層１４４が形成される。
１０８のショットキートランジスタ用区域１０５のコレ
クタ領域１０３の表面と、ベース取り出し層１２５の一
部表面に、周知のホトリソ・エッチング技術を用いて、
ショットキーダイオード形成のための開口１４３を形成
し、スパッタ蒸着法によりウェーハ１０８の全面に高融
点金属、例えばＰｔ膜を厚さ３００〜１０００Å生成
し、その後、Ｐｔ膜と下地シリコンとのシリサイド反応
させる熱処理（５００〜６００℃）を行ない、白金シリ
サイドを生成し、７０℃程度の王水にて酸化膜上のＰｔ
を除去したものである。開口１４３のみにショットキー
ダイオード用シリサイド層１４４が形成される。
【００３８】次に、図１（ｃ）に示すように、ベースコ
ンタクト層１４０及びエミッタコンタクトホール１３０
とコレクタコンタクト層１４１とゲートコンタクトホー
ル１２８とソース・ドレインコンタクト層１４２の各層
各ホールが開口しているレジストパターン１１を、周知
のホトリソ技術を用いて形成し、エッチングによりノン
ドープ酸化膜１０を除去したものである。
ンタクト層１４０及びエミッタコンタクトホール１３０
とコレクタコンタクト層１４１とゲートコンタクトホー
ル１２８とソース・ドレインコンタクト層１４２の各層
各ホールが開口しているレジストパターン１１を、周知
のホトリソ技術を用いて形成し、エッチングによりノン
ドープ酸化膜１０を除去したものである。
【００３９】次に、図１（ｄ）に示すように、レジスト
パターン１１を除去し、アルミ配線１４８を各コンタク
トホールとショットキーダイオードの開口に形成したと
ころであり、ショットキーダイオード付きバイポーラ型
ＭＯＳ構造が形成できる。
パターン１１を除去し、アルミ配線１４８を各コンタク
トホールとショットキーダイオードの開口に形成したと
ころであり、ショットキーダイオード付きバイポーラ型
ＭＯＳ構造が形成できる。
【００４０】図２は本発明のバイポーラ型ＭＯＳ半導体
装置におけるノンドープ酸化膜厚とポリサイドゲート配
線抵抗との関係を示す図であり、ノンドープ酸化膜無し
（従来方法）においては、ポリサイドゲート配線の下層
であるポリシリコンの抵抗は１２〜１４ＭΩであった
が、酸化膜厚が５００Å、１０００Å、１５００Åと膜
厚化により、低抵抗値を示しており、１０００Å以上あ
れば十分厚い６０００Åと略同一の値を得た。コンタク
ト抵抗Ｒｃは従来方法において１７〜７６０Ωであった
ものが、本発明において０．８μｍ□で、３．８１±
１．２３Ω（σ）と絶対値及びバラツキにおいても改善
が見られた。
装置におけるノンドープ酸化膜厚とポリサイドゲート配
線抵抗との関係を示す図であり、ノンドープ酸化膜無し
（従来方法）においては、ポリサイドゲート配線の下層
であるポリシリコンの抵抗は１２〜１４ＭΩであった
が、酸化膜厚が５００Å、１０００Å、１５００Åと膜
厚化により、低抵抗値を示しており、１０００Å以上あ
れば十分厚い６０００Åと略同一の値を得た。コンタク
ト抵抗Ｒｃは従来方法において１７〜７６０Ωであった
ものが、本発明において０．８μｍ□で、３．８１±
１．２３Ω（σ）と絶対値及びバラツキにおいても改善
が見られた。
【００４１】また、従来方法で製造した場合、エミッタ
コンタクトホールにもシリサイド膜が形成されるため、
エミッタ電極にシリサイド反応による残留応力が発生
し、バイポーラトランジスタのｈｆｅ値のバラツキが増
大する問題点もあったが、本発明においては、エミッタ
コンタクトホールのシリサイド反応も防止することがで
きるため、ｈｆｅの再現も改善される。
コンタクトホールにもシリサイド膜が形成されるため、
エミッタ電極にシリサイド反応による残留応力が発生
し、バイポーラトランジスタのｈｆｅ値のバラツキが増
大する問題点もあったが、本発明においては、エミッタ
コンタクトホールのシリサイド反応も防止することがで
きるため、ｈｆｅの再現も改善される。
【００４２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、コンタクト抵抗Ｒｃを低減するコンタクトイオ
ン注入後の前か後に、ＣＶＤ技術を用いてノンドープ酸
化膜をウェーハ表面に１０００〜１５００Å形成するよ
うにしているため、各コンタクトホール表面には酸化膜
があり、シリサイド反応においてＰｔが通過可能である
酸化膜厚より遙かに厚いため、各コンタクトホール表面
にはシリサイド膜が生成されず、その後の王水処理によ
ってＰｔは除去され、かつＷＳｉX 膜は保護される。
よれば、コンタクト抵抗Ｒｃを低減するコンタクトイオ
ン注入後の前か後に、ＣＶＤ技術を用いてノンドープ酸
化膜をウェーハ表面に１０００〜１５００Å形成するよ
うにしているため、各コンタクトホール表面には酸化膜
があり、シリサイド反応においてＰｔが通過可能である
酸化膜厚より遙かに厚いため、各コンタクトホール表面
にはシリサイド膜が生成されず、その後の王水処理によ
ってＰｔは除去され、かつＷＳｉX 膜は保護される。
【００４４】このように構成するようにしたので、バイ
ポーラトランジスタの高周波特性の劣化や集積度の犠牲
もなく、かつφＢ（バリアハイト）の再現性も保ちつ
つ、ポリサイドゲートコンタクトのＲｃが改善される。
またコンタクトイオン注入後、ノンドープ酸化膜を形成
し、コンタクトイオン注入の活性化の熱処理を行なう
と、ノンドープ酸化膜は緻密化し、熱酸化膜と同一膜質
となり、より一層薄膜化が可能となる。
ポーラトランジスタの高周波特性の劣化や集積度の犠牲
もなく、かつφＢ（バリアハイト）の再現性も保ちつ
つ、ポリサイドゲートコンタクトのＲｃが改善される。
またコンタクトイオン注入後、ノンドープ酸化膜を形成
し、コンタクトイオン注入の活性化の熱処理を行なう
と、ノンドープ酸化膜は緻密化し、熱酸化膜と同一膜質
となり、より一層薄膜化が可能となる。
【図１】本発明の実施例を示すバイポーラ型ＭＯＳ半導
体装置の要部製造工程断面図である。
体装置の要部製造工程断面図である。
【図２】本発明のバイポーラ型ＭＯＳ半導体装置におけ
るノンドープ酸化膜厚とポリサイドゲート配線抵抗との
関係を示す図である。
るノンドープ酸化膜厚とポリサイドゲート配線抵抗との
関係を示す図である。
【図３】従来のショットキークランプダイオード付きバ
イポーラトランジスタの回路と概略の断面図である。
イポーラトランジスタの回路と概略の断面図である。
【図４】従来のショットキーダイオード付きバイポーラ
型ＭＯＳ半導体装置の製造工程断面図（その１）であ
る。
型ＭＯＳ半導体装置の製造工程断面図（その１）であ
る。
【図５】従来のショットキーダイオード付きバイポーラ
型ＭＯＳ半導体装置の製造工程断面図（その２）であ
る。
型ＭＯＳ半導体装置の製造工程断面図（その２）であ
る。
【図６】従来のショットキーダイオード付きバイポーラ
型ＭＯＳ半導体装置の製造工程断面図（その３）であ
る。
型ＭＯＳ半導体装置の製造工程断面図（その３）であ
る。
１０ ノンドープ酸化膜 １１ 各層各ホールが開口しているレジストパターン １０３ コレクタ領域 １０５ ショットキートランジスタ用区域 １０８ ウェーハ １２５ ベース取り出し層 １３０ エミッタコンタクトホール １３２ ゲートコンタクトホール １３５ ベースコンタクト領域 １３６ ＰＭＯＳソース・ドレインコンタクト領域 １３９ コレクタコンタクト領域 １４０ ベースコンタクト層 １４１ コレクタコンタクト層 １４２ ＰＭＯＳソース・ドレインコンタクト層 １４３ ショットキーダイオード形成のための開口 １４４ ショットキーダイオード用シリサイド層 １４８ アルミ配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 21/28 H01L 21/3205 H01L 21/3213 H01L 27/06 H01L 29/872 H01L 29/91
Claims (1)
- 【請求項１】 ショットキーダイオード構造を有するバ
イポーラトランジスタ及びポリサイド構造のゲート配線
が同一半導体基板上に形成されたバイポーラ型ＭＯＳ半
導体装置の製造方法において、 前記ショットキーダイオード構造が形成される予定の領
域及び前記ゲート配線が形成される予定の領域を含む前
記半導体基板上に１０００Å以上の膜厚のノンドープ酸
化膜を形成する工程と、前記ゲート配線が形成される予定の領域上の前記ノンド
ープ酸化膜を残存させ、かつ、 前記ショットキーダイオ
ード構造が形成される予定の領域上の前記ノンドープ酸
化膜を除去し前記半導体基板の一部を露出する工程と、 前記露出された半導体基板上に高融点金属シリサイド層
を形成する工程と、 その後、前記ゲート配線の形成予定領域上の前記ノンド
ープ酸化膜を除去し、前記ゲート配線の一部を露出する
工程とを有することを特徴とするバイポーラ型ＭＯＳ半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21189291A JP3167362B2 (ja) | 1991-08-23 | 1991-08-23 | バイポーラ型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21189291A JP3167362B2 (ja) | 1991-08-23 | 1991-08-23 | バイポーラ型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235288A JPH05235288A (ja) | 1993-09-10 |
| JP3167362B2 true JP3167362B2 (ja) | 2001-05-21 |
Family
ID=16613372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21189291A Expired - Fee Related JP3167362B2 (ja) | 1991-08-23 | 1991-08-23 | バイポーラ型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3167362B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10245537B2 (en) | 2012-05-07 | 2019-04-02 | 3M Innovative Properties Company | Molded respirator having outer cover web joined to mesh |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231971A (ja) * | 2001-02-02 | 2002-08-16 | Sharp Corp | 半導体集積回路装置、その製造方法、ｉｃモジュール、ｉｃカード |
| JP5065615B2 (ja) | 2006-04-20 | 2012-11-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100763848B1 (ko) * | 2006-07-05 | 2007-10-05 | 삼성전자주식회사 | 쇼트키 다이오드 및 그 제조 방법 |
-
1991
- 1991-08-23 JP JP21189291A patent/JP3167362B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10245537B2 (en) | 2012-05-07 | 2019-04-02 | 3M Innovative Properties Company | Molded respirator having outer cover web joined to mesh |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235288A (ja) | 1993-09-10 |
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|---|---|---|---|
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