JP5065615B2 - 半導体装置およびその製造方法 - Google Patents
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Description
シリコンを主成分とする半導体基板の主面上の第1領域に形成されたソース領域、ドレイン領域および前記シリコンを主成分とするゲート電極を備えたMISFETと、
前記半導体基板の前記主面上の第2領域に形成された第1電極および第2電極を備えたショットキバリアダイオードとを有し、
前記ソース領域、前記ドレイン領域および前記ゲート電極の表面には、前記シリコンと第1金属とによる第1金属化合物層が形成され、
前記第1電極は、前記第1金属化合物層から形成され、
前記第2電極は、前記シリコンと第2金属とによる第2金属化合物層から形成され、
前記第2金属化合物層は、前記第1金属化合物層から前記第2電極を形成した場合に比べて低いショットキバリア高さを付与するものである。
(a)シリコンを主成分とする半導体基板の主面に素子分離部を形成する工程、
(b)前記半導体基板の前記主面上に前記シリコンを主成分とする第1導電性膜を堆積し、前記第1導電性膜をパターニングして前記半導体基板の前記主面上の第1領域にMISFETのゲート電極を形成する工程、
(c)前記半導体基板の前記主面に選択的に第1不純物を導入して、前記ゲート電極の両側の前記半導体基板に第1半導体領域を形成し、前記半導体基板の第2領域に第2半導体領域を形成する工程、
(d)前記半導体基板上に第2絶縁膜を形成し、前記ゲート電極、前記第1半導体領域および前記第2半導体領域上の前記第2絶縁膜を選択的に除去する工程、
(e)前記第2絶縁膜の存在下で前記半導体基板上に第1金属を主成分とする第1金属膜を堆積し、前記半導体基板に第1熱処理を施して、前記ゲート電極、前記第1半導体領域および前記第2半導体領域上に前記シリコンと前記第1金属とによる第1金属化合物層を形成し、残った前記第1金属膜を除去する工程、
(f)前記(e)工程後、前記半導体基板上に前記素子分離部とはエッチング選択比が異なる第3絶縁膜を形成し、前記半導体基板の前記主面上の前記第2領域にて前記第2半導体領域上とは異なる位置で前記第3絶縁膜を選択的に除去し、前記半導体基板に達する第1開口部を形成する工程、
(g)前記第3絶縁膜の存在下で前記半導体基板上に第2金属を主成分とする第2金属膜を堆積し、前記半導体基板に第2熱処理を施して、前記第1開口部の底部の前記半導体基板上に前記シリコンと前記第2金属とによる第2金属化合物層を形成し、残った前記第2金属膜を除去する工程、
(h)前記(g)工程後、前記半導体基板上に前記第3絶縁膜とはエッチング選択比が異なる第1絶縁膜を形成する工程、
(i)前記第1絶縁膜および前記第3絶縁膜を選択的にエッチングし、前記第1半導体領域上の前記第1金属化合物層に達する第2開口部、前記ゲート電極上の前記第1金属化合物層に達する第3開口部、前記第2半導体領域上の前記第1金属化合物層に達する第4開口部、および前記第2金属化合物層に達する第5開口部を形成する工程、
(j)前記第2開口部、前記第3開口部、前記第4開口部および前記第5開口部を第2導電性膜で埋め込みプラグを形成する工程、
を含み、
前記第1半導体領域は、前記MISFETのソース領域およびドレイン領域を形成し、
前記第2領域の前記第1金属化合物層および前記第2金属化合物層は、それぞれショットキバリアダイオードの第1電極および第2電極を形成するものである。
(a)シリコンを主成分とする半導体基板の主面に素子分離部を形成する工程、
(b)前記半導体基板の前記主面上に前記シリコンを主成分とする第1導電性膜を堆積し、前記第1導電性膜をパターニングして前記半導体基板の前記主面上の第1領域にMISFETのゲート電極を形成し、前記半導体基板の前記主面上の第3領域に抵抗素子を形成する工程、
(c)前記半導体基板の前記主面に選択的に第1不純物を導入して、前記ゲート電極の両側の前記半導体基板に第1半導体領域を形成し、前記半導体基板の第2領域に第2半導体領域を形成する工程、
(d)前記半導体基板上に第2絶縁膜を形成し、前記ゲート電極、前記抵抗素子、前記第1半導体領域および前記第2半導体領域上の前記第2絶縁膜を選択的に除去する工程、
(e)前記第2絶縁膜の存在下で前記半導体基板上に第1金属を主成分とする第1金属膜を堆積し、前記半導体基板に第1熱処理を施して、前記ゲート電極、前記抵抗素子、前記第1半導体領域および前記第2半導体領域上に前記シリコンと前記第1金属とによる第1金属化合物層を形成し、残った前記第1金属膜を除去する工程、
(f)前記(e)工程後、前記半導体基板上に前記素子分離部とはエッチング選択比が異なる第3絶縁膜を形成し、前記半導体基板の前記主面上の前記第2領域にて前記第2半導体領域上とは異なる位置で前記第3絶縁膜を選択的に除去し、前記半導体基板に達する第1開口部を形成する工程、
(g)前記第3絶縁膜の存在下で前記半導体基板上に第2金属を主成分とする第2金属膜を堆積し、前記半導体基板に第2熱処理を施して、前記第1開口部の底部の前記半導体基板上に前記シリコンと前記第2金属とによる第2金属化合物層を形成し、残った前記第2金属膜を除去する工程、
(h)前記(g)工程後、前記半導体基板上に前記第3絶縁膜とはエッチング選択比が異なる第1絶縁膜を形成する工程、
(i)前記第1絶縁膜および前記第3絶縁膜を選択的にエッチングし、前記第1半導体領域上の前記第1金属化合物層に達する第2開口部、前記ゲート電極上の前記第1金属化合物層に達する第3開口部、前記第2半導体領域上の前記第1金属化合物層に達する第4開口部、前記第2金属化合物層に達する第5開口部、および前記抵抗素子上の前記第1金属化合物層に達する第6開口部を形成する工程、
(j)前記第2開口部、前記第3開口部、前記第4開口部、前記第5開口部および前記第6開口部を第2導電性膜で埋め込みプラグを形成する工程、
を含み、
前記第1半導体領域は、前記MISFETのソース領域およびドレイン領域を形成し、
前記第2領域の前記第1金属化合物層および前記第2金属化合物層は、それぞれショットキバリアダイオードの第1電極および第2電極を形成するものである。
図1は、本実施の形態の半導体装置である電子タグ用インレットを示す平面図(表面側)、図2は、図1の一部を拡大して示す平面図、図3は、本実施の形態の電子タグ用インレットを示す側面図、図4は、本実施の形態の電子タグ用インレットを示す平面図(裏面側)、図5は、図4の一部を拡大して示す平面図である。上記したごとく、本実施の形態(実施例)の一部または全部は後続の実施の形態(実施例)の一部または全部である。したがって、重複する部分は原則として、説明を省略する。
前述の実施の形態1では、第1電極をCoSi2層で形成し、第2電極をTiSi2層で形成したが、本実施の形態では、第1電極および第2電極をTiSi2層で形成している。また、前述の実施の形態1と同様に、SBD形成領域におけるショットキバリアダイオードのカソード形成部に選択的に高濃度のn+型半導体領域(第1半導体領域、第2半導体領域)42を形成しており、第1電極をショットキバリアダイオードのカソード電極とし、第2電極をショットキバリアダイオードのアノード電極としている。
2 絶縁フィルム
3 アンテナ
4 ポッティング樹脂
5 チップ
6 カバーフィルム
7 スリット
8 デバイスホール
9a、9b、9c、9d Auバンプ
10 リード
20 パッシベーション膜
21 ポリイミド樹脂
22 最上層メタル配線
23 バリアメタル膜
24 メタル層
31 基板
32 素子分離部
33 酸化シリコン膜
34 n型ウエル
35 p型ウエル
37 ゲート酸化膜
38 ゲート電極
39 抵抗
40 n−型半導体領域
41 サイドウォールスペーサ
42 n+型半導体領域(第1半導体領域、第2半導体領域)
43 酸化シリコン膜(第2絶縁膜)
44 CoSi2層(第1金属化合物層)
45 窒化シリコン膜(第3絶縁膜)
46 開口部(第1開口部)
47 TiSi2層(第2金属化合物層)
48 層間絶縁膜(第1絶縁膜)
49 コンタクトホール(第2開口部、第3開口部、第4開口部、第5開口部、第6開口部)
50 プラグ
51 配線
52 層間絶縁膜
53 コンタクトホール
54 プラグ
55 配線
Qn nチャネル型MISFET
Claims (28)
- シリコンを主成分とする半導体基板の主面上の第1領域に形成されたソース領域、ドレイン領域および前記シリコンを主成分とするゲート電極を備えたMISFETと、
前記半導体基板の前記主面上の第2領域に形成された第1電極および第2電極を備えたショットキバリアダイオードとを有し、
前記ソース領域、前記ドレイン領域および前記ゲート電極の表面には、前記シリコンと第1金属とによる第1金属化合物層が形成され、
前記第1電極は、前記第1金属化合物層から形成され、
前記第2電極は、前記シリコンと第2金属とによる第2金属化合物層から形成され、
前記第2金属化合物層は、前記第1金属化合物層から前記第2電極を形成した場合に比べて低いショットキバリア高さを付与することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2金属化合物層の厚さは、前記第1金属化合物層の厚さより厚いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1金属はコバルトを主成分とし、
前記第2金属はチタンを主成分とすることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1金属化合物層の厚さは20nm〜40nmであり、
前記第2金属化合物層の厚さは50nm〜70nmであることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第2金属化合物層は、C49相のTiSi2層を含むことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1電極はカソード電極であり、
前記第2電極はアノード電極であり、
前記ソース領域、前記ドレイン領域および前記第1電極下の不純物濃度は、前記第2電極下の不純物濃度より高いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記MISFETおよび前記ショットキバリアダイオードの上部には導電性不純物を含まない第1絶縁膜が形成され、
前記第2電極の一部は、前記第1絶縁膜と接することを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記ソース領域および前記ドレイン領域上の前記第1金属化合物層に達する第2開口部と、
前記ゲート電極上の前記第1金属化合物層に達する第3開口部と、
前記第1電極に達する第4開口部と、
前記第2電極に達する第5開口部と、
前記第2開口部、前記第3開口部、前記第4開口部および前記第5開口部内に形成されたプラグとを有し、
前記第2開口部、前記第3開口部、前記第4開口部および前記第5開口部は、同じ開口径を有することを特徴とする半導体装置。 - (a)シリコンを主成分とする半導体基板の主面に素子分離部を形成する工程、
(b)前記半導体基板の前記主面上に前記シリコンを主成分とする第1導電性膜を堆積し、前記第1導電性膜をパターニングして前記半導体基板の前記主面上の第1領域にMISFETのゲート電極を形成する工程、
(c)前記半導体基板の前記主面に選択的に第1不純物を導入して、前記ゲート電極の両側の前記半導体基板に第1半導体領域を形成し、前記半導体基板の第2領域に第2半導体領域を形成する工程、
(d)前記半導体基板上に第2絶縁膜を形成し、前記ゲート電極、前記第1半導体領域および前記第2半導体領域上の前記第2絶縁膜を選択的に除去する工程、
(e)前記第2絶縁膜の存在下で前記半導体基板上に第1金属を主成分とする第1金属膜を堆積し、前記半導体基板に第1熱処理を施して、前記ゲート電極、前記第1半導体領域および前記第2半導体領域上に前記シリコンと前記第1金属とによる第1金属化合物層を形成し、残った前記第1金属膜を除去する工程、
(f)前記(e)工程後、前記半導体基板上に前記素子分離部とはエッチング選択比が異なる第3絶縁膜を形成し、前記半導体基板の前記主面上の前記第2領域にて前記第2半導体領域上とは異なる位置で前記第3絶縁膜を選択的に除去し、前記半導体基板に達する第1開口部を形成する工程、
(g)前記第3絶縁膜の存在下で前記半導体基板上に第2金属を主成分とする第2金属膜を堆積し、前記半導体基板に第2熱処理を施して、前記第1開口部の底部の前記半導体基板上に前記シリコンと前記第2金属とによる第2金属化合物層を形成し、残った前記第2金属膜を除去する工程、
(h)前記(g)工程後、前記半導体基板上に前記第3絶縁膜とはエッチング選択比が異なる第1絶縁膜を形成する工程、
(i)前記第1絶縁膜および前記第3絶縁膜を選択的にエッチングし、前記第1半導体領域上の前記第1金属化合物層に達する第2開口部、前記ゲート電極上の前記第1金属化合物層に達する第3開口部、前記第2半導体領域上の前記第1金属化合物層に達する第4開口部、および前記第2金属化合物層に達する第5開口部を形成する工程、
(j)前記第2開口部、前記第3開口部、前記第4開口部および前記第5開口部を第2導電性膜で埋め込みプラグを形成する工程、
を含み、
前記第1半導体領域は、前記MISFETのソース領域およびドレイン領域を形成し、
前記第2領域の前記第1金属化合物層および前記第2金属化合物層は、それぞれショットキバリアダイオードの第1電極および第2電極を形成し、
前記第2金属化合物層は、前記第1金属化合物層から前記第2電極を形成した場合に比べて低いショットキバリア高さを付与することを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記第1金属はコバルトを主成分とし、
前記第2金属はチタンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記第2金属化合物層の厚さは、前記第1金属化合物層の厚さより厚いことを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記第1金属化合物層の厚さは20nm〜40nmであり、
前記第2金属化合物層の厚さは50nm〜70nmであることを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記第1電極はカソード電極であり、
前記第2電極はアノード電極であり、
前記第1半導体領域および前記第2半導体領域中の不純物濃度は、前記第2電極下の前記半導体基板中の不純物濃度より高いことを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記第2金属化合物層は、C49相のTiSi2層を含むことを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記第1絶縁膜は、導電性不純物を含まないことを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記素子分離部および前記第1絶縁膜は、酸化シリコンを主成分とし、
前記第3絶縁膜は、窒化シリコンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記2絶縁膜は、酸化シリコンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記第2開口部、前記第3開口部、前記第4開口部および前記第5開口部は、同じ開口径を有することを特徴とする半導体装置の製造方法。 - (a)シリコンを主成分とする半導体基板の主面に素子分離部を形成する工程、
(b)前記半導体基板の前記主面上に前記シリコンを主成分とする第1導電性膜を堆積し、前記第1導電性膜をパターニングして前記半導体基板の前記主面上の第1領域にMISFETのゲート電極を形成し、前記半導体基板の前記主面上の第3領域に抵抗素子を形成する工程、
(c)前記半導体基板の前記主面に選択的に第1不純物を導入して、前記ゲート電極の両側の前記半導体基板に第1半導体領域を形成し、前記半導体基板の第2領域に第2半導体領域を形成する工程、
(d)前記半導体基板上に第2絶縁膜を形成し、前記ゲート電極、前記抵抗素子、前記第1半導体領域および前記第2半導体領域上の前記第2絶縁膜を選択的に除去する工程、
(e)前記第2絶縁膜の存在下で前記半導体基板上に第1金属を主成分とする第1金属膜を堆積し、前記半導体基板に第1熱処理を施して、前記ゲート電極、前記抵抗素子、前記第1半導体領域および前記第2半導体領域上に前記シリコンと前記第1金属とによる第1金属化合物層を形成し、残った前記第1金属膜を除去する工程、
(f)前記(e)工程後、前記半導体基板上に前記素子分離部とはエッチング選択比が異なる第3絶縁膜を形成し、前記半導体基板の前記主面上の前記第2領域にて前記第2半導体領域上とは異なる位置で前記第3絶縁膜を選択的に除去し、前記半導体基板に達する第1開口部を形成する工程、
(g)前記第3絶縁膜の存在下で前記半導体基板上に第2金属を主成分とする第2金属膜を堆積し、前記半導体基板に第2熱処理を施して、前記第1開口部の底部の前記半導体基板上に前記シリコンと前記第2金属とによる第2金属化合物層を形成し、残った前記第2金属膜を除去する工程、
(h)前記(g)工程後、前記半導体基板上に前記第3絶縁膜とはエッチング選択比が異なる第1絶縁膜を形成する工程、
(i)前記第1絶縁膜および前記第3絶縁膜を選択的にエッチングし、前記第1半導体領域上の前記第1金属化合物層に達する第2開口部、前記ゲート電極上の前記第1金属化合物層に達する第3開口部、前記第2半導体領域上の前記第1金属化合物層に達する第4開口部、前記第2金属化合物層に達する第5開口部、および前記抵抗素子上の前記第1金属化合物層に達する第6開口部を形成する工程、
(j)前記第2開口部、前記第3開口部、前記第4開口部、前記第5開口部および前記第6開口部を第2導電性膜で埋め込みプラグを形成する工程、
を含み、
前記第1半導体領域は、前記MISFETのソース領域およびドレイン領域を形成し、
前記第2領域の前記第1金属化合物層および前記第2金属化合物層は、それぞれショットキバリアダイオードの第1電極および第2電極を形成し、
前記第2金属化合物層は、前記第1金属化合物層から前記第2電極を形成した場合に比べて低いショットキバリア高さを付与することを特徴とする半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記第1金属はコバルトを主成分とし、
前記第2金属はチタンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項20記載の半導体装置の製造方法において、
前記第2金属化合物層の厚さは、前記第1金属化合物層の厚さより厚いことを特徴とする半導体装置の製造方法。 - 請求項20記載の半導体装置の製造方法において、
前記第1金属化合物層の厚さは20nm〜40nmであり、
前記第2金属化合物層の厚さは50nm〜70nmであることを特徴とする半導体装置の製造方法。 - 請求項20記載の半導体装置の製造方法において、
前記第1電極はアノード電極であり、
前記第2電極はカソード電極であり、
前記第1半導体領域および前記第2半導体領域中の不純物濃度は、前記第2電極下の前記半導体基板中の不純物濃度より高いことを特徴とする半導体装置の製造方法。 - 請求項20記載の半導体装置の製造方法において、
前記第2金属化合物層は、C49相のTiSi2層であることを特徴とする半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記第1絶縁膜は、導電性不純物を含まないことを特徴とする半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記素子分離部および前記第1絶縁膜は、酸化シリコンを主成分とし、
前記第3絶縁膜は、窒化シリコンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記2絶縁膜は、酸化シリコンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記第2開口部、前記第3開口部、前記第4開口部、前記第5開口部および前記第6開口部は、同じ開口径を有することを特徴とする半導体装置の製造方法。
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