CN110914988A - 用于半导体器件阵列的后侧深隔离结构 - Google Patents

用于半导体器件阵列的后侧深隔离结构 Download PDF

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CN110914988A
CN110914988A CN201980002587.0A CN201980002587A CN110914988A CN 110914988 A CN110914988 A CN 110914988A CN 201980002587 A CN201980002587 A CN 201980002587A CN 110914988 A CN110914988 A CN 110914988A
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isolation
memory
layer
array
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刘威
陈顺福
甘程
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Yangtze Memory Technologies Co Ltd
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Yangtze Memory Technologies Co Ltd
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Abstract

一种用于形成三维存储器件的方法包括在第一衬底的第一侧上形成多个半导体器件阵列以及在多个半导体器件阵列上形成第一互连层。该方法还包括在第二衬底上形成包括多个存储单元的存储器阵列和第二互连层。该方法还包括键合第一和第二互连层以及穿过第一衬底的与第一侧相对的第二侧形成一个或多个隔离沟槽以暴露第一衬底的第一侧的一部分。一个或多个隔离沟槽形成于多个半导体器件阵列中的第一和第二半导体器件阵列之间。该方法还包括设置隔离材料以在一个或多个隔离沟槽中分别形成一个或多个隔离结构。

Description

用于半导体器件阵列的后侧深隔离结构
背景技术
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。不过，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样一来，平面存储单元的存储密度接近上限。三维(3D)存储器架构能够解决平面存储单元中的密度限制。
发明内容
本公开描述了用于存储器件的三维(3D)电容器结构和用于形成该结构的方法的实施例。
在一些实施例中，一种用于形成三维存储器件的方法包括在第一衬底的第一侧上形成多个半导体器件阵列以及在多个半导体器件阵列上形成第一互连层。该方法还包括在第二衬底上形成包括多个存储单元的存储器阵列和第二互连层。该方法还包括键合第一和第二互连层以及穿过第一衬底的与第一侧相对的第二侧形成一个或多个隔离沟槽以及暴露第一衬底的第一侧的一部分。一个或多个隔离沟槽形成于多个半导体器件阵列的第一和第二半导体器件阵列之间。该方法还包括设置隔离材料以在一个或多个隔离沟槽中分别形成一个或多个隔离结构。
在一些实施例中，在键合第一和第二互连层之后，从第二侧减薄第一衬底。
在一些实施例中，减薄第一衬底包括暴露第一衬底的第二侧上的深阱。
在一些实施例中，在设置隔离材料之前，在一个或多个隔离沟槽中设置衬垫层。
在一些实施例中，在第一衬底的第二侧上设置电介质层。
在一些实施例中，键合包括直接键合。
在一些实施例中，执行平面化工艺以去除隔离材料的设置在第一衬底的第二侧上的部分。
在一些实施例中，多个半导体器件阵列包括高电压n型器件或高电压p型器件。
在一些实施例中，沟槽形成于第一衬底中并且暴露触点。在沟槽中和触点上设置导电材料以形成穿硅触点(TSC)，其中，TSC被电耦合到触点。
在一些实施例中，至少一个接触焊盘被形成在TSC上并且电耦合到TSC。
在一些实施例中，设置隔离材料包括沉积氧化硅材料。
在一些实施例中，键合第一和第二互连层包括键合界面处的电介质与电介质键合以及金属与金属键合。
在一些实施例中，一种用于形成三维存储器件的方法包括在第一衬底的第一侧上形成包括多个高电压半导体器件阵列的外围电路。该方法还包括在外围电路上形成第一互连层以及在第二衬底上形成包括多个存储单元的存储器阵列和第二互连层。该方法还包括键合第一和第二互连层，使得多个高电压半导体器件阵列中的至少一个高电压半导体器件被电耦合到多个存储单元中的至少一个存储单元。该方法还包括从第一衬底的第二侧减薄第一衬底，其中，第二侧与第一侧相对。该方法还包括穿过第一衬底与第一侧相对的第二侧形成多个隔离沟槽以及暴露第一衬底的第一侧的一部分。在多个高电压半导体器件阵列中的第一和第二高电压半导体器件阵列之间形成多个隔离沟槽中的至少一个隔离沟槽。该方法还包括在多个隔离沟槽中设置隔离材料。
在一些实施例中，键合包括直接键合。
在一些实施例中，在第一衬底的第二侧上设置电介质层，其中，多个隔离沟槽延伸穿过电介质层。
在一些实施例中，在设置隔离材料之前，在隔离沟槽中设置衬垫层。
在一些实施例中，设置隔离材料包括设置氧化硅材料。
在一些实施例中，一种存储器件包括外围电路晶片和存储器阵列晶片。外围电路晶片包括第一衬底和形成在第一衬底的第一侧的高电压器件的阵列。外围电路晶片还包括形成在第一衬底的第一侧的第一互连层和形成在第一衬底的与第一侧相对的第二侧上的多个深隔离结构。多个深隔离结构中的至少一个深隔离结构延伸穿过第一衬底并且与第一衬底的第一侧物理接触。存储器阵列晶片包括多个存储单元，其中，高电压器件阵列中的至少一个高电压器件电耦合到多个存储单元中的至少一个存储单元。存储器阵列晶片还包括与第一互连层物理接触的第二互连层。
在一些实施例中，至少一个深隔离结构包括衬垫层和隔离材料，其中，衬垫层在隔离材料和第一衬底之间。
在一些实施例中，物理接触包括在第一和第二互连层之间形成的化学键合。
在一些实施例中，至少一个深隔离结构包括氧化硅。
在一些实施例中，第一衬底包括电耦合到穿硅触点(TSC)的触点。
在一些实施例中，三维存储器件还包括与TSC接触并且电耦合到TSC的接触焊盘。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据本公开的一些实施例的示例性三维(3D)存储器管芯的示意性顶视图。
图1B示出了根据本公开的一些实施例的3D存储器管芯的区域的示意性顶视图。
图2示出了根据本公开的一些实施例的示例性3D存储器阵列结构的一部分的透视图。
图3示出了根据本公开的一些实施例的形成具有深隔离结构的3D存储器阵列的流程图。
图4示出了根据本公开的一些实施例的具有高电压器件阵列的外围电路的截面图。
图5示出了根据本公开的一些实施例的存储器阵列的截面图。
图6示出了根据本公开的一些实施例的在键合外围电路和存储器阵列之后的3D存储器件的截面图。
图7-9示出了根据本公开的一些实施例的在各工艺阶段处的3D存储器件的截面图。
图10A-10B示出了根据本公开的一些实施例的3D存储器件的顶视图。
根据下文结合附图所阐述的详细描述，本发明的特征和优点将变得更加显而易见，在附图中，类似附图标记标识对应的元件。在附图中，类似的附图标记通常指示等同的、功能类似的和/或结构类似的元件。由对应附图标记中最左侧的数字指示元件首次出现的附图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。此外，“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，并且因此，除非另外指出，在衬底的顶侧形成半导体器件。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶片的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对接近于衬底，并且顶侧相对远离衬底。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和接触层(其中形成触点、互连线和/或垂直互连接入(VIA))和一个或多个电介质层。
在本公开中，为了容易描述，使用“台阶”表示沿垂直方向基本相同高度的元件。例如，字线和下方的栅极电介质层可以被称为“台阶”，字线和下方的绝缘层可以一起被称为“台阶”，基本相同高度的字线可以被称为“字线的台阶”或类似等等。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺步骤的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
在本公开中，术语“水平/水平地/横向/横向地”表示标称地平行于衬底的横向表面，并且术语“垂直”或“垂直地”表示标称地垂直于衬底的横向表面。
如本文所用，术语“3D存储器”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文称为“存储器串”，例如NAND串)，以使得存储器串在相对于衬底的垂直方向上延伸的三维(3D)半导体器件。
在3D存储单元中实施诸如高电压n型或p型器件的高电压器件以有利于单元操作。在3D存储器电路中，高电压n型或p型器件的阵列可以设置成行和列以形成控制电路，例如解码器阵列(例如，X-DEC或Y-DEC阵列)。可以在操作期间将器件的选集连接到高电压(例如，约15V-25V)，并且在器件的相邻阵列之间可能出现大的电压差(例如，大约25V)。这样一来，需要实施高电压n型和p型器件的阵列之间的充分隔离，以防止相邻高电压器件之间的串扰。3D存储器(例如，3D NAND闪存存储器)的发展朝向高密度高容量存储单元前进，并且器件的数量和金属线路的数量一直在增大。器件之间的间隔继续缩小，高质量隔离结构对防止相邻器件之间的串扰而言正变得更加关键。
根据本公开的各实施例提供了改善3D存储器结构的高电压器件之间的隔离的结构和隔离结构的制造方法。可以将包含CMOS器件的外围器件晶片键合到包含3D存储器阵列的阵列晶片。可以在键合的外围/存储器阵列晶片中实施隔离结构以防止器件的相邻阵列之间(例如，高电压n型器件或p型器件的阵列之间)的串扰。可以通过减薄外围晶片的电介质层并形成穿硅隔离(TSI)结构来形成隔离结构以有效地分隔不同的功能区域。通过使用隔离结构而不是依赖于器件之间的更大的分隔或增大那些功能区域的掺杂剂水平，可以改善3D NAND闪存存储器的总体存储器密度和制造成本。
图1A示出了根据本公开的一些实施例的示例性三维(3D)存储器件100的顶视图。3D存储器件100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面101，其中的每个存储平面可以包括多个存储块103。可以在每个存储平面101处进行等同且同时发生的操作。存储块103可以是兆字节(MB)大小，其可以是最小大小以进行擦除操作。如图1中所示，示例性3D存储器件100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。可以垂直地布设位线和字线(例如，分别成行和列)以形成金属线的阵列。在图1中将位线和字线的方向标记为“BL”和“WL”。在本公开中，存储块103也被称为“存储器阵列”或“阵列”。存储器阵列是执行存储功能的存储器件中的核心区域。
3D存储器件100还包括外围区域105，即围绕存储平面101的区域。外围区域105可以包含很多数字的、模拟的和/或混合信号电路以支持存储器阵列的功能，例如，页面缓存、行和列解码器以及感测放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对本领域中的普通技术人员将是显而易见的。
图1中示出的3D存储器件100中的存储平面101的布置和每个存储平面101中的存储块103的布置仅被提供为示例，其并不限制本公开的范围。
参考图1B，根据本公开的一些实施例示出了图1A中的区域108的放大顶视图。3D存储器件100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储器串212的阵列，每个存储器串包括多个堆叠的存储单元。阶梯区域210可以包括阶梯结构和形成于阶梯结构上的接触结构214的阵列。在一些实施例中，在WL方向上延伸跨越沟道结构区域211和阶梯区域210的多个缝隙结构216可以将存储块分成多个存储指218。至少一些缝隙结构216可以充当用于沟道结构区域211中的存储器串212的阵列的公共源极触点。顶部选择栅极切口220可以设置于每个存储指218的中间以将存储指218的顶部选择栅极(TSG)分成两部分，并且由此能够将存储指分成两个可编程(读取/写入)页面。尽管可以在存储块层级进行3D NAND存储器的擦除操作，但可以在存储页层级进行读取和写入操作。页的大小可以是几千字节(KB)。在一些实施例中，区域108还包括用于制造期间的工艺变化控制和/或用于附加的机械支撑的虚设存储器串。
图2示出了根据本公开的一些实施例的示例性三维(3D)存储器阵列结构200的一部分的透视图。存储器阵列结构200包括衬底330、衬底330之上的绝缘膜331、绝缘膜331之上的下部选择栅极(LSG)332的台阶、以及控制栅极333(也称为“字线(WL)”)的多个台阶，其堆叠在LSG 332的顶部上以形成交替的导电和电介质层的膜堆叠层335。为清楚起见，图2中未示出与控制栅极的台阶相邻的电介质层。
每个台阶的控制栅极由穿过膜堆叠层335的缝隙结构216-1和216-2分隔。存储器阵列结构200还包括处于控制栅极333的堆叠层之上的顶部选择栅极(TSG)334的台阶。TSG334、控制栅极333和LSG 332的堆叠层也被称为“栅电极”。存储器阵列结构300还包括存储器串212和衬底330的处于相邻LSG 332之间的部分中的掺杂源极线区域344。每个存储器串212包括延伸穿过交替导电和电介质层的绝缘膜331和膜堆叠层335的沟道孔336。存储器串212还可以包括沟道孔336的侧壁上的存储器膜337、存储器膜337之上的沟道层338和由沟道层338围绕的核心填充膜339。可以在控制栅极333和存储器串212的交叉处形成存储单元340。存储器阵列结构300还包括与TSG 334之上的存储器串212连接的多条位线(BL)341。存储器阵列结构300还包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠层335的边缘被配置成阶梯形状以允许电连接到栅电极的每个台阶。
在图2中，出于例示的目的，控制栅极333-1、333-2和333-3的三个台阶与TSG 334的一个台阶和LSG 332的一个台阶被一起示出。在该示例中，每个存储器串212可以包括分别与控制栅极333-1、333-2和333-3对应的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅极的数量和存储单元的数量可以多于三个以增大存储容量。存储器阵列结构200还可以包括其他结构，例如，TSG切口、公共源极触点和虚设沟道结构。为简单起见，这些结构未在图2中示出。
为实现更高的存储密度，大大增加了3D存储器的垂直WL堆叠层的数量或每个存储器串的存储单元的数量，例如，从24个堆叠WL层(即，24L)增加到128层或更多。为进一步减小3D存储器的尺寸，存储器阵列可以被堆叠在外围电路的顶部上，反之亦然。例如，可以在第一衬底上制造外围电路，并且可以在第二衬底上制造存储器阵列。然后，可以通过将第一和第二衬底键合在一起而通过各种互连来电耦合(例如，电连接或物理接触)存储器阵列和外围电路。这样一来，不仅可以提高3D存储器密度，而且外围电路和存储器阵列之间的通信还可以实现更高带宽和更低功耗，因为通过衬底(晶片)键合，互连长度可以更短。
随着3D存储器件的密度和性能提高，也需要外围电路中的改进以为存储器阵列提供功能支持，例如，读取、写入和擦除存储单元的数据。可以在键合的外围/存储器阵列晶片中实施隔离结构以防止相邻结构之间(例如，不同掺杂类型的阱之间)的串扰。可以通过减薄外围晶片的电介质层并形成穿硅隔离(TSI)结构来形成隔离结构以有效地分隔不同的功能区域。
图3是根据本公开的一些实施例的用于形成3D存储器件中的隔离结构的示例性方法300的流程图。可以通过经由晶片键合将外围电路晶片与存储器阵列晶片连接在一起并在外围电路晶片中形成深隔离结构来形成3D存储器件，以防止串扰。为简单起见，可以按照不同的次序和/或变型来执行方法300的操作，并且方法300可以包括未描述的更多操作。图3-9是制造并入了隔离结构的示例性半导体结构300的截面图。图3-9被提供为示例性截面图以方便解释方法300。尽管这里描述了在电介质层中形成隔离结构的制造工艺作为示例，但可以将该制造工艺应用于各种其他层，例如层间电介质、绝缘层、导电层和任何其他适当层。本文提供的制作工艺是示例性的，并且可以执行这些附图中未示出的根据本公开的替代工艺。
在操作302处，根据本公开的一些实施例，形成3D存储器件的外围电路晶片。参考图4，外围电路400可以包括3D存储器件的各种部件，例如，第一衬底430、诸如高电压器件450A的阵列和高电压器件450B的阵列的外围器件的阵列、浅沟槽隔离(STI)452、第一阱451、第二阱454、栅极堆叠层456、栅极间隔体458和外围互连层462。在一些实施例中，高电压器件450A和450B的阵列可以包括高电压n型器件。为简单起见，可以与高电压器件450A和450B并行形成的高电压器件阵列中的其他高电压器件，其在图4中未示出。在一些实施例中，第一阱451可以是掺杂有p型掺杂剂的p型阱。在一些实施例中，第二阱454可以是掺杂有n型掺杂剂的n型阱。外围器件450A和450B的阵列可以是用于控制3D存储器件的解码器阵列的部分。例如，外围器件450A和450B的阵列可以用于X-DEC和/或Y-DEC阵列。
第一衬底430可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V化合物、任何其他适当材料或它们的任何组合。在一些实施例中，可以在外围器件制造之前对第一衬底430进行双侧抛光。在该示例中，第一衬底430包括顶侧和底侧上(也分别称为第一侧430-1和第二侧430-2，或前侧和后侧)的表面，两个表面都被抛光并处理以提供用于高质量半导体器件的光滑表面。第一和第二侧是第一衬底430的相对侧。
外围电路400可以包括第一衬底430上的一个或多个外围器件450A和450B。外围器件450A和450B彼此相邻并且可以形成于第一衬底430上，其中外围器件450A和450B的整体或部分形成于第一衬底430中(例如，在第一衬底430的顶表面下方)和/或直接形成于第一衬底430上。外围器件450A和450B可以包括任何适当的半导体器件，例如，外围器件450A和450B可以是诸如高电压NFET的高电压n型器件或诸如高电压PFET的高电压p型器件。外围器件450A和450B可以是不同类型的器件，例如，外围器件450A可以是高电压n型器件，并且外围器件450B可以是高电压p型器件。在一些实施例中，外围器件450A和450B也可以是金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。在半导体器件中，p型和/或n型MOSFET(即，CMOS)广泛地被实现于逻辑电路设计中，并且被用作本公开中的外围器件450A和450B的示例。因此，外围电路400也可以被称为CMOS晶片400。外围器件的阵列可以包括作为p沟道MOSFET或n沟道MOSFET的外围器件450A和450B，并且可以包括但不限于由浅沟槽隔离(STI)452围绕的有源器件区域、包括栅极电介质、栅极导体和/或栅极硬掩模的栅极堆叠层456。第一阱451和第二阱454可以是用于外围器件450A和450B的阵列的任何适当的阱。例如，第一阱451可以是掺杂有适当p型掺杂剂的高电压p型阱。第二阱454可以是掺杂有适当n型掺杂剂的深n型阱。外围器件450A和450B的阵列还可以包括源极/漏极扩展部和/或晕圈区域(图4中未示出)、栅极间隔体458以及位于栅极堆叠层的每一侧上的源极/漏极对460。外围器件450A和450B还可以包括源极/漏极的顶部中的硅化物接触区域(未示出)。其他适合的器件也可以形成在第一衬底430上。
通过使用光刻和蚀刻对衬底进行图案化、填充绝缘材料并抛光绝缘材料以在第一衬底430上形成共面表面，可以形成STI 452。STI 452可以形成在外围器件450A和450B的阵列的边界处以提供外围器件阵列与诸如深阱455的其他相邻结构的隔离。一种用于STI的绝缘材料可以包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子体(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅射、热氧化或者氮化、或其组合的技术来设置用于STI 452的绝缘材料。STI 452的形成还可以包括高温退火步骤以增加所设置的绝缘材料的密度，从而实现改善的电隔离。
外围器件450A和450B的阵列的第一阱451和第二阱454可以包括p型和/或n型掺杂，以用于形成n型沟道或p型沟道MOSFET。例如，外围器件450A和450B的阵列可以是诸如HVPFET的高电压p型器件的阵列。在一些实施例中，外围器件450A和450B的阵列可以是诸如HVNFET的高电压n型器件，并且第一阱451可以是高电压p型阱，并且第二阱454可以是深n型阱。第一和第二阱451和454的掺杂剂分布和浓度可能影响外围器件450A和/或450B的器件特性。对于具有低阈值电压(Vt)的MOSFET器件，一个或多个适当的阱可以被掺杂有较低浓度，并且可以形成低电压p型阱或低电压n型阱。对于具有高Vt的MOSFET，一个或多个适当的阱可以被掺杂有较高浓度，并且可以形成高电压p型阱或高电压n型阱。在一些实施例中，为了提供与p型衬底的电隔离，可以在用于具有高Vt的n沟道MOSFET的高电压p型阱的下面形成深n型阱。外围器件450A和450B可以是在任何适当的条件下操作的器件。例如，外围器件450A可以是低电压器件，而外围器件450B可以是高电压器件，并且适当的阱可以是嵌入在可以是p型衬底的衬底430中的n型阱。在一些实施例中，可以包括其他阱和结构。
n型阱的形成可以包括任何适当的n型掺杂剂，例如磷、砷、锑等、和/或其任何组合。p型阱的形成可以包括任何适当的p型掺杂剂，例如硼。可以通过离子注入、接着进行激活退火或通过在外延期间针对有源器件区域进行原位掺杂来实现掺杂剂并入。
可以通过“栅极第一”方案形成外围器件450A和450B的阵列的栅极堆叠层456，其中在形成源极/漏极之前设置并图案化栅极堆叠层456。也可以通过“替换”方案形成外围器件450A和450B的阵列的栅极堆叠层456，其中可以首先形成牺牲栅极堆叠层，并且然后在形成源极/漏极之后由高k电介质层和栅极导体替换牺牲栅极堆叠层。
在一些实施例中，栅极电介质可以由氧化硅、氮化硅、氮氧化硅和/或诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜、和/或其组合的高k电介质膜制成。可以通过任何适当的方法设置栅极电介质，所述方法例如CVD、PVD、PECVD、LPCVD、RTCVD、溅射、MOCVD、ALD、热氧化或者氮化、或其组合。
在一些实施例中，栅极导体可以由金属或金属合金制成，例如钨、钴、镍、铜或铝和/或其组合。在一些实施例中，栅极导体还可以包括导电材料，例如氮化钛(TiN)、氮化钽(TaN)等。栅极导体可以通过诸如溅射、热蒸镀、电子束蒸镀、ALD、PVD和/或其组合的任何适当的沉积方法形成。
在一些实施例中，栅极导体也可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他适当材料、和/或其组合。在一些实施例中，多晶材料可以被并入有任何适当类型的掺杂剂，例如硼、磷或砷等。在一些实施例中，栅极导体还可以是具有前述材料的非晶半导体。
在一些实施例中，栅极导体可以由包括WSix、CoSix、NiSix或AlSix等的金属硅化物制成。金属硅化物材料的形成可以包括使用上文描述的类似技术形成金属层和多晶半导体。金属硅化物的形成还可以包括在沉积的金属层和多晶半导体层上施加热退火工艺，接着去除未反应的金属。
可以通过设置绝缘材料并且然后执行各向异性蚀刻来形成栅极间隔体458。用于栅极间隔体458的绝缘材料可以是任何绝缘体，包括氧化硅、氮化硅、氮氧化硅、TEOS、LTO、HTO等。可以使用诸如CVD、PVD、PECVD、LPCVD、RTCVD、MOCVD、ALD、溅射或其组合的技术来设置栅极间隔体458。栅极间隔体458的各向异性蚀刻包括干法蚀刻，例如反应离子蚀刻(RIE)。
在源极/漏极460之间的栅极堆叠层456的长度是MOSFET的重要特征。栅极长度确定MOSFET的驱动电流的大小，并且因此被积极地缩小以用于逻辑电路。栅极长度可以小于大约100nm。在一些实施例中，栅极长度可以在大约5nm到大约30nm之间的范围中。具有这样小尺度的栅极堆叠层的图案化非常困难，并且可以使用包括光学接近校正、双重曝光和/或双重蚀刻、自动准双重图案化等的技术。
在一些实施例中，外围器件450A和450B的源极/漏极460可以被并入高浓度掺杂剂。对于n型MOSFET，用于源极/漏极460的掺杂剂可以包括任何适当的n型掺杂剂，例如磷、砷、锑等，和/或其任何组合。对于p型MOSFET，用于源极/漏极460的掺杂剂可以包括任何适当的p型掺杂剂，例如硼。可以通过离子注入、然后进行掺杂剂激活退火来实现掺杂剂并入。源极/漏极460可以由与第一衬底430相同的材料制成，例如，硅。在一些实施例中，外围器件450A和450B的阵列中的每个器件的源极/漏极460可以由与第一衬底430不同的材料制成，以实现高性能。例如，在硅衬底上，用于p型MOSFET的源极/漏极460可以包括SiGe，并且用于n型MOSFET的源极/漏极460可以并入碳。利用不同材料形成源极/漏极460可以包括深蚀源极/漏极区域中的衬底材料并且使用诸如外延的技术来设置新的源极/漏极材料。还可以通过在外延期间原位掺杂来实现针对源极/漏极460的掺杂。
外围器件450A和450B还可以具有沿栅极堆叠层456的每一侧的可选的源极/漏极扩展部和/或晕轮区域(图4中未示出)。源极/漏极扩展部和/或晕轮区域位于栅极堆叠层下方的有源器件区域内部，并且实施其主要是为了改善沟道长度小于大约0.5μm的外围器件450A和450B的短沟道控制。源极/漏极扩展部和/或晕轮区域的形成可以类似于源极/漏极460的形成，但可以使用不同注入条件(例如，剂量、角度、能量、种类等)以获得优化的掺杂分布、深度或浓度。
外围器件450A和450B可以形成于具有平面有源器件区域的第一衬底430上(如图4所示)，其中MOSFET的沟道和电流的方向平行于第一衬底430的表面。在一些实施例中，外围器件450A和450B还可以形成于具有3D有源器件区域的第一衬底430上，例如形状类似“鳍”的所谓“鳍式FET”(未示出)，其中MOSFET的栅极堆叠层包裹在鳍周围，并且MOSFET的沟道沿鳍的三个侧面(顶部和栅极之下的两个侧壁)放置。
在一些实施例中，外围电路400可以包括外围器件450A和450B上方的外围互连层462(或第一互连层)，以在不同的外围器件450A和450B和外部装置(例如，电源、另一个芯片、I/O装置等)之间提供电连接。外围互连层462可以包括一个或多个互连结构，例如，一个或多个垂直接触结构464和一个或多个横向导电线466。接触结构464和导电线466可以宽泛地包括任何适当类型的互连，例如中间制程(MOL)互连和后段制程(BEOL)互连。外围电路400中的接触结构464和导电线466可以包括任何适当的导电材料，例如钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)、金属合金或其任何组合。可以通过一种或多种薄膜沉积工艺沉积导电材料，所述沉积工艺例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电镀、溅射、蒸镀或其任何组合。
外围互连层462还可以包括绝缘层468。外围互连层462中的绝缘层468可以包括绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(例如F-、C-、N-或H-掺杂的氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂式玻璃(SOG)、诸如多孔SiCOH的低k电介质材料、倍半硅氧烷(SSQ)或其任何组合。可以通过一种或多种薄膜沉积工艺沉积绝缘材料，例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。
在图4中，示出了两个导电层级470-1和470-2(也称为“金属层级”)作为示例，其中每个金属层级可以包括接触结构464和导电线466，其中同一金属层级的导电线466位于距第一衬底430相同距离处。外围电路400的金属层级470的数量不受限制，并且可以是针对3D存储器的性能进行优化的任何数量。
可以通过从外围电路400的底部到顶部堆叠金属层级470来形成外围互连层462。在图4中的外围电路400的示例中，可以首先形成底部金属层级470-1，并且然后可以在底部金属层级470-1的顶部上形成上部金属层级470-2。每个金属层级470的制造工艺可以包括但不限于：设置具有该金属层级所需厚度的绝缘层468的一部分，使用光刻和干法/湿法蚀刻对绝缘层468的该部分进行图案化以形成用于接触结构464和导电线466的接触孔，设置导电材料以填充用于接触结构464和导电线466的接触孔，以及使用诸如化学机械抛光(CMP)或反应离子蚀刻(RIE)的平面化工艺去除接触孔外部的过多的导电材料。
在一些实施例中，外围电路400还包括一个或多个衬底触点472，其中衬底触点472向第一衬底430提供电连接。衬底触点472可以包括具有垂直接触结构464的多个台阶和横向导电线466的一个或多个导电层级470。在图4中，示出了具有接触结构一个台阶和导电线的衬底触点472作为示例，其中衬底触点472的垂直接触结构延伸穿过绝缘层468并且电接触第一衬底430。在一些实施例中，外围电路400还可以包括触点471以提供通往绝缘层468中嵌入的适当器件的电连接。触点471可以电耦合到横向导电线466。
在一些实施例中，最顶部导电线466(例如，图4中的466-1和466-2)可以被暴露作为外围电路400的顶表面，其中最顶部导电线466-1和/或466-2可以与另一个芯片或外部装置上的导电线直接连接。
在一些实施例中，最顶部导电线466-1和466-2可以嵌入绝缘层468内部(如图4所示)，其中在运输或操纵期间导电线466顶部的绝缘材料提供划伤防护。稍后可以通过形成金属VIA，或简单地通过使用干法/湿法蚀刻深蚀刻绝缘层468来建立通往最顶部导电线466的电连接。
不过，外围器件450A和450B的阵列不限于MOSFET。可以通过不同的掩模设计和布局在MOSFET制造期间同时形成例如二极管、电阻器、电容器、电感器、BJT等的其他器件的结构。为了形成MOSFET之外的器件，可以在MOSFET的工艺流程中增加或修改工艺步骤，例如，为获得不同的掺杂剂分布、膜厚度或材料堆叠层等的工艺。在一些实施例中，还可以利用附加的设计和/或光刻掩模水平来制造MOSFET之外的外围器件450A和450B的阵列以实现具体电路要求。
在一些实施例中，多个外围器件450A和450B可以用于形成用于外围电路400的操作的任何数字、模拟和/或混合信号电路。例如，外围电路400可以执行行/列解码、定时和控制、读取、写入和擦除存储器阵列的数据等。
在一些实施例中，可以在形成MOSFET的阱的同时，在第一衬底430中形成深阱455。深阱455可以延伸到衬底430中的足够的深度，例如在衬底430的第一表面430-1下方大约2μm到大约10μm处，以便保留晶体管特性并且例如防止泄漏。深阱455可以是p型掺杂的或n型掺杂的。n型掺杂剂可以是磷、砷、锑等。p型掺杂剂可以是例如硼。可以通过第一衬底430的离子注入、接着进行激活退火来实现掺杂剂并入。在一些实施例中，可以通过外延和原位掺杂在第一衬底430上形成深阱455。可以恰好在其他适当阱的注入之前或之后执行深阱455的注入。可以与其他适当阱同时执行深阱455的掺杂剂激活退火。在一些实施例中，可以形成深阱触点473以提供通往深阱455的电连接。在一些实施例中，深阱触点473形成与深阱455的欧姆接触。深阱触点473可以通过外围互连层462中的接触结构464和导电线466与外围电路400的对应电路形成电连接。例如，深阱触点473可以与地、第一衬底430的衬底触点472、外围器件450A和450B的源极或漏极460或栅极堆叠层456等连接。
在操作304处，根据本公开的一些实施例，形成3D存储器阵列。参考图5，3D存储器阵列500可以是3D NAND存储器阵列，并且可以包括第二衬底530、存储单元540和阵列互连层562(或第二互连层)。第二衬底530可以类似于第一衬底430。存储单元540可以类似于上文参考图2所描述的存储单元340-1、340-2或340-3。阵列互连层562可以类似于外围互连层462并且可以使用类似材料和类似工艺形成。例如，阵列互连层562的互连结构(例如，接触结构564和导电线566)和绝缘层568分别类似于外围互连层462的互连结构(例如，接触结构464和导电线466)和绝缘层468。
在一些实施例中，3D存储器阵列500可以是用于3D NAND闪存存储器的存储器阵列，其中存储单元540可以垂直堆叠成存储器串212。存储器串212延伸穿过多个导体层574和电介质层576对。本文中还将多个导体/电介质层对称为“交替导体/电介质堆叠层”578。交替导体/电介质堆叠层578中的导体层574和电介质层576在垂直方向交替。换言之，除了交替导体/电介质堆叠层578的顶部或底部的层，每个导体层574可以在两侧上被两个电介质层576夹置，并且每个电介质层576可以在两侧上被两个导体层574夹置。导体层574可以均具有相同的厚度或不同的厚度。类似地，电介质层576可以均具有相同的厚度或具有不同的厚度。在一些实施例中，交替导体/电介质堆叠层578包括比所述导体/电介质层对更多的具有不同材料和/或厚度的导体层或电介质层。导体层574可以包括诸如钨、钴、铜、铝、钛、钽、氮化钛、氮化钽、镍、掺杂硅、硅化物(例如，NiSix、WSix、CoSix、TiSix)或其任何组合的导体材料。电介质层576可以包括诸如氧化硅、氮化硅、氮氧化硅或其任何组合的电介质材料。
如图5所示，每个存储器串212可以包括沟道层338和存储器膜337。在一些实施例中，沟道层338包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜337是包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层的复合层。每个存储器串212可以具有圆柱形状(例如，柱形)。根据一些实施例，沟道层338、隧穿层、存储层和阻挡层沿从中心向柱的外表面的方向按照该次序布置。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氧氮化硅、硅或其任何组合。在一些实施例中，存储器膜337包括ONO电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
在一些实施例中，交替导体/电介质堆叠层578中的每个导体层574能够充当存储器串212的每个存储单元的控制栅极(例如图3中的示例性控制栅极333)。如图5所示，存储器串212可以包括存储器串212下端处的下部选择栅极332(例如，源极选择栅极)。存储器串212还可以包括存储器串212的上端处的顶部选择栅极334(例如，漏极选择栅极)。如本文所用，部件(例如，存储器串212)的“上端”是在z方向上更远离第二衬底530的端部，并且部件(例如，存储器串212)的“下端”是在z方向上更接近第二衬底530的端部。如图5中所示，对于每个存储器串212而言，漏极选择栅极334可以在源极选择栅极332上方。在一些实施例中，选择栅极332/334包括诸如钨、钴、铜、铝、掺杂硅、硅化物或其任何组合的导体材料。
在一些实施例中，3D存储器件500包括存储器串212的沟道层338的下端上的外延层580。外延层580可以包括半导体材料，例如硅。可以从第二衬底530上的半导体层582外延生长外延层580。半导体层582可以是未掺杂、由p型或n型掺杂剂部分掺杂(在厚度方向和/或宽度方向上)或完全掺杂的。对于每个存储器串212，在本文中将外延层580称为“外延插塞”。每个存储器串212的下端处的外延插塞580能够接触沟道层338和半导体层582的掺杂区两者。外延插塞580能够充当存储器串212的下端处的下部选择栅极332的沟道。
在一些实施例中，阵列器件还包括阶梯区域210中的字线(也称为字线触点)的多个接触结构214。每个字线接触结构214可以与交替导体/电介质堆叠层578中的对应导体层574形成电接触，以单独控制存储单元340。可以通过对接触孔进行干法/湿法蚀刻、接着利用例如钨、钛、氮化钛、铜、氮化钽、铝、钴、镍或其任何组合的导体进行填充来形成字线接触结构214。
如图5所示，3D存储器阵列500还包括形成于存储器串212顶部的位线触点584，以提供对存储器串212的沟道层338的单独接入。与字线接触结构214和位线触点584连接的导电线分别形成3D存储器阵列500的字线和位线。典型地，彼此垂直地敷设字线和位线(例如，分别成行和列)，从而形成存储器的“阵列”。
在一些实施例中，3D存储器阵列500还包括第二衬底530的衬底触点572。可以使用与第一衬底430的衬底触点572类似的材料和工艺形成衬底触点572。衬底触点572可以提供通往3D存储器阵列500的第二衬底530的电连接。
在操作306处，根据本公开的一些实施例，键合外围电路晶片和3D存储器阵列晶片。参考图6，可以通过将制造在第一衬底430上的外围电路400和制造在第二衬底530上的3D存储器阵列500晶片键合来形成3D存储器件600。如图6所示，将外围电路400上下反转并通过适当的晶片键合工艺与3D存储器阵列500结合，所述晶片键合工艺例如直接键合、混合键合、阳极键合、任何适当的键合工艺和/或其组合。在键合界面688处，外围电路400和3D存储器阵列500通过多个互连VIA 486/586电连接。
在一些实施例中，3D存储器件600的键合界面688位于外围互连层462的绝缘层468和阵列互连层562的绝缘层568之间。可以在键合界面688处结合互连VIA 486和586以将外围互连层462的任何导电线466或接触结构464与阵列互连层562的任何导电线566或接触结构564电连接。这样一来，可以电连接外围电路400和3D存储器阵列500。
在一些实施例中，3D存储器件600的键合界面688位于键合层690内部。在该示例中，互连VIA 486和586延伸通过键合层690并且还形成外围互连层462的任何导电线466或接触结构464与阵列互连层562的导电线566或接触结构564之间的电连接。这样一来，也可以电连接外围电路400和3D存储器阵列500。
在一些实施例中，在键合工艺之前，可以在(图4中的)外围电路400和/或(图5中的)3D存储器阵列500的顶部设置键合层690。键合层690可以包括诸如氧化硅、氮化硅、氮氧化硅或其任何组合的电介质材料。键合层690还可以包括粘合材料，例如，环氧树脂、聚酰亚胺、干膜、光敏聚合物等。可以通过诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合的一种或多种薄膜沉积工艺来形成键合层690。
在一些实施例中，在形成键合层690之后，可以分别形成用于外围电路400和3D存储器阵列500的互连VIA 486和586。互连VIA 486/586可以包括金属或金属合金，例如铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)等或其任何组合。可以通过诸如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电镀、溅射、蒸镀或其任何组合的一种或多种薄膜沉积工艺来设置互连VIA 486/586的金属或金属合金。互连VIA 486/586的制造工艺还可以包括但不限于光刻、湿法/干法蚀刻、平面化(例如，CMP或RIE深蚀刻)等。
在一些实施例中，可以根据产品设计和制造策略在管芯级(例如，管芯到管芯或芯片到芯片)或晶片级(例如，晶片到晶片或芯片到晶片)将外围电路400和3D存储器阵列500键合在一起。在晶片级键合可以提供高吞吐量，其中第一衬底430上具有外围电路400的管芯/芯片的子集或全部可以同时与具有3D存储器阵列500的第二衬底530结合。可以在晶片键合之后切块成为个体3D存储器件600。另一方面，可以在切块和管芯测试之后执行管芯级的键合，其中可以首先选择外围电路400和3D存储器阵列500的功能管芯，并且然后进行键合以形成3D存储器件600，从而实现3D存储器件600的更高良率。
在一些实施例中，在键合工艺期间，当外围电路400的互连VIA 486与3D存储器阵列500的对应互连VIA 586对准时，可以将外围互连层462与阵列互连层562对准。结果，可以在键合界面688处连接对应的互连VIA486/586并且可以将3D存储器阵列500与外围电路400电连接。
在一些实施例中，可以通过混合键合来结合外围电路400和3D存储器阵列500。混合键合、尤其是金属/电介质混合键合可以是一种直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂的中间层)，其同时获得金属-金属键合和电介质-电介质键合。在键合工艺期间，可以在金属-金属键合表面和电介质-电介质表面处形成化学键。
在一些实施例中，可以通过使用键合层690来键合外围电路400和3D存储器阵列500。在键合界面688处，除金属与金属键合之外，可以在氮化硅与氮化硅、氧化硅与氧化硅、或氮化硅与氧化硅之间发生键合。在一些实施例中，键合层还可以包括用于增强键合强度的粘合材料，例如，环氧树脂、聚酰亚胺、干膜等。
在一些实施例中，可以使用处理工艺来增强键合界面688处的键合强度。处理工艺可以准备阵列互连层562和外围互连层462的表面，使得绝缘层562/462的表面形成化学键。处理工艺可以包括例如等离子体处理(例如，利用含有等离子体的F、Cl或H)或化学处理(例如，甲酸)。在一些实施例中，处理工艺可以包括可以在真空或惰性环境(例如，具有氮或氩)中在从大约250℃到大约600℃的温度下执行的热工艺。热工艺可以在互连VIA 486和586之间导致金属间扩散。结果，在键合工艺之后，互连VIA的对应对中的金属材料可以彼此相互混合或形成合金。
在将外围和阵列互连层键合在一起之后，制造在第一衬底430上的外围电路400的至少一个外围器件可以与制造在第二衬底530上的3D存储器阵列500的至少一个存储单元电连接。例如，电连接到外围器件450A和/或450B的阵列的导电线466-1可以通过包含导电线、触点和VIA的多个接触层级电连接到一个或多个字线接触结构214。尽管图6示出了外围电路400键合在3D存储器阵列500的顶部，但3D存储器阵列500也可以键合在外围电路400的顶部。
通过键合，3D存储器件600可以类似于外围电路和存储器阵列制造在同一衬底(如图1所示)上的3D存储器那样工作。通过将3D存储器阵列500和外围电路400堆叠在彼此顶上，可以增大3D存储器件600的密度。同时，由于可以使用堆叠设计减小外围电路400和3D存储器阵列500之间的互连距离，可以增大3D存储器件600的带宽。在键合工艺之后，外围电路400暴露出后侧430-2并准备好进行后续处理。
在操作308处，根据本公开的一些实施例，减薄外围电路晶片并设置电介质层。参考图7，3D存储器件700被示出为与图6中的3D存储器件600类似，并且还包括外围电路400和3D存储器阵列500。在键合界面688处，将外围电路400键合到3D存储器阵列500。在通过键合形成3D存储器件600之后，可以通过减薄外围电路400的第一衬底430来形成3D存储器件700。
在一些实施例中，可以从后侧430-2减薄外围电路400的第一衬底430。在一些实施例中，衬底减薄工艺可以包括研磨、干法蚀刻、湿法蚀刻和化学机械抛光(CMP)中的一种或多种。减薄后的第一衬底430的厚度T可以在大约1μm到大约5μm之间的范围中。例如，厚度T可以在大约2μm到大约4μm之间。在一些实施例中，减薄工艺可以一直持续到暴露深阱455。
在第一衬底430被减薄之后，电介质层792可以被设置于第一衬底430的后侧430-2(或第二侧)上。电介质层792可以是任何适当的半导体材料，例如氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(例如F-、C-、N-或H-掺杂氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂式玻璃(SOG)、诸如多孔SiCOH的低k电介质材料、倍半硅氧烷(SSQ)或其任何组合。可以通过诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合的一种或多种薄膜沉积工艺来沉积绝缘材料。在沉积之后，电介质层792覆盖第一衬底430的整个表面。在一些实施例中，电介质层792的厚度t可以在大约100nm到大约1μm之间。在一些实施例中，厚度t可以在大约300nm和大约600nm之间。例如，厚度t可以是大约500nm。
在操作310处，在外围电路晶片中并且在器件的相邻阵列之间形成深隔离沟槽。参考图8，3D存储器件800包括形成在第一衬底430的后侧430-2上的多个深隔离沟槽894。隔离沟槽穿透电介质层792和第一衬底430的部分，直到在隔离沟槽894的底部暴露衬底430的第一表面430-1。在一些实施例中，深隔离沟槽894还暴露阱的部分和外围器件450A和450B的其他结构。例如，也可以形成多个沟槽895以暴露STI结构452的顶表面。在一些实施例中，深隔离沟槽894和/或沟槽895可以在横向方向(例如，x方向或y方向)延伸。在一些实施例中，多个深隔离沟槽894的一部分可以在x方向上延伸，并且一部分可以在y方向上延伸。
可以由各种因素(例如对器件隔离的需求和器件类型)来确定深隔离沟槽的截面形状和数量。例如，可以在外围器件450A的阵列和外围器件450B的阵列之间形成单个深隔离结构。在一些实施例中，可以形成两个或更多个深隔离结构。需要的深隔离结构的数量可以确定所形成的深隔离沟槽的数量。在一些实施例中，可以使用任何适当数量的深隔离沟槽。深隔离沟槽还可以具有任何适当的截面形状。例如，图8中所示的深隔离沟槽894的截面形状可以具有梯形形状，其具有在深隔离沟槽894的顶部测量的顶部宽度W1以及在深隔离沟槽894的底部测量的底部宽度W2。如图8中所示，深隔离沟槽894可以在结构顶部比在结构底部具有更大的宽度，并且这样的配置可以防止后续设置的隔离材料中的空隙。在一些实施例中，宽度W1可以在大约0.1μm到大约5μm之间的范围中。例如，宽度W1可以是大约0.5μm。在一些实施例中，宽度W2可以在大约0.05μm和大约0.25μm之间的范围中。在一些实施例中，宽度W1和W2可以基本上相同。例如，宽度W1和W2可以是大约0.2μm。在一些实施例中，W1与W2的顶底比R1可以在大约1.5和大约2.5之间。例如，R1可以是大约2。在一些实施例中，深隔离沟槽894能够穿透电介质层792和第一衬底430的部分两者，所以深隔离沟槽894的深度D可以在大约1μm和大约6μm之间的范围中。在一些实施例中，STI 452的深度可以在大约300nm和大约450nm之间。在一些实施例中，可以在形成于外围器件450A和450B之间的STI结构上形成深隔离沟槽894，并且深度D与减薄的第一衬底430和电介质层792的组合厚度(厚度T和t)之比可以在大约60％和大约95％之间的范围中。在一些实施例中，深隔离结构的深宽比可以在大约10和大约20之间。在一些实施例中，深宽比可以大于大约20。在一些实施例中，深隔离沟槽894的底表面和侧壁表面之间的角度α可以在大约90°和大约45°之间的范围中。在一些实施例中，深隔离沟槽894可以具有基本垂直于其底表面的侧壁。
在一些实施例中，可以与深隔离沟槽894同时形成沟槽895和896。可以穿过电介质层792和第一衬底430形成沟槽896。可以将沟槽896对准到下方的触点471，并且用于形成沟槽896的蚀刻工艺可以继续，直到暴露下方触点471的表面，如图8中所示。在一些实施例中，可以使用与形成深隔离沟槽894不同的工艺形成沟槽896。
在操作312处，根据本公开的一些实施例，在深隔离沟槽中设置隔离材料并执行平面化工艺。参考图9，通过沉积隔离材料和执行平面化工艺在3D存储器件900的深隔离沟槽894中形成深隔离结构994。深隔离结构994可以用于防止在诸如外围器件450A和450B的外围器件的相邻阵列之间可能发生的串扰。深隔离结构994还可以防止外围器件450A和450B影响任何其他周围器件。深隔离结构994可以与衬底430的第一表面430-1物理接触。深隔离结构994还可以延伸穿过第一和第二阱451和454。隔离材料可以是防止相邻器件之间的串扰的任何适当材料。例如，隔离材料可以是低k材料(例如，具有小于大约3.9的介电常数)。在一些实施例中，隔离材料可以是氧化硅、氮化硅、氮氧化硅、碳化硅、掺氟化物的硅酸盐玻璃(FSG)、任何适当的电介质材料和/或其组合。在一些实施例中，可以在沉积隔离材料之前在深隔离沟槽894中设置衬垫层。例如，衬垫层(图9中未示出)可以是促进接下来设置的隔离材料粘合的催化剂层或防止第一衬底由于接下来沉积隔离材料而可能被污染的阻挡层。例如，衬垫层可以是氧化硅、氮化硅、氮氧化硅、碳化硅、氮化碳化硅、氮化钛、氮化钽、任何适当的材料和/或其组合。在一些实施例中，衬垫层被定位在隔离材料和第一衬底430之间。在一些实施例中，可以使用诸如ALD或CVD工艺的基本上共形的沉积工艺来沉积衬垫层。在一些实施例中，衬垫层可以在大约5nm到大约50nm之间。
在一些实施例中，可以通过均厚沉积工艺设置隔离材料，直到深隔离沟槽894被完全填满隔离材料，接着进行平面化工艺，其去除设置于电介质层792的顶表面上的任何过多的隔离材料。平面化工艺可以是化学机械抛光(CMP)、反应离子蚀刻(RIE)工艺、湿法蚀刻工艺、适当的工艺和/或其组合。可以执行平面化工艺，直到深隔离结构994和电介质层792的顶表面基本上共面(例如，平齐)。在一些实施例中，可以在3D存储器件900的需要器件隔离的任何适当位置处形成深隔离结构994。
隔离材料还可以设置于沟槽895中以形成延伸穿过电介质层792和衬底430并且与STI 452直接接触的隔离结构995。隔离结构995可以防止外围器件的阵列和诸如深阱455的其他相邻结构之间的串扰。
导电材料可以被沉积到沟槽896中以形成穿硅触点(TSC)996。TSC 996可以电耦合(例如，电连接)到用于传导电力和/或电信号的触点471。在一些实施例中，沟槽896可以填充有钨、铜、银、铝、其他适当的导电材料和/或其组合。可以使用CVD、PVD、溅射、电镀、无电镀、任何适当的沉积方法和/或其组合形成导电材料。可以在电介质层792和设置在沟槽896中的导电材料上执行CMP工艺，使得TSC 996、电介质层792和深隔离结构994的顶表面基本上共面(例如，平齐)。
电介质层997可以设置于TSC 996、电介质层792和深隔离结构994的顶表面上。在一些实施例中，可以使用诸如低k电介质材料(例如，介电常数低于大约3.9的电介质材料)的任何适当电介质材料形成电介质层997。在一些实施例中，可以使用氧化硅、氮化硅、任何适当的电介质材料和/或其组合形成电介质层997。
一个或多个接触焊盘998可以形成于电介质层997中并且电耦合到下方的TSC996。可以使用钨、铝、铜、银、任何适当的导电材料和/或其组合形成接触焊盘998。一个或多个接触焊盘998可以提供为用于外部控制的接入点以用于电气访问并控制3D存储器件900。在一些实施例中，可以通过图案化和蚀刻工艺(例如金属镶嵌工艺)形成接触焊盘998。
图10A-10B示出了根据本公开的一些实施例的示例性三维(3D)存储器件1000的部分的顶视图。3D存储器件1000包括电介质层1097和形成于电介质层1097下方的外围器件1010。外围器件1010的阵列可以是高电压器件，例如形成为行和/或列的高电压p型器件和n型器件。电介质层1097、外围器件1010可以分别类似于图9中示出的电介质层997以及外围器件450A和450B，为简单起见本文未详细描述。参考图9，外围器件450A和450B形成于电介质层997下方，因此在直接顶视图中不可见。出于例示的目的，外围器件1010的阵列在图10A-10B中可见，为清晰起见用虚线勾勒。
如图10A所示，可以通过防止相邻器件之间的串扰(例如外围器件1010的列之间的串扰)的深隔离结构1094来电隔离外围器件1010的阵列。例如，深隔离结构1094可以防止外围器件1010的阵列中的列1010A和列1010B之间的串扰。深隔离结构1094可以类似于图9中示出的深隔离结构994。如图10A所示，在一些实施例中，深隔离结构1094在外围器件1010的列的相邻对之间的y方向上延伸。在一些实施例中，可以在外围器件1010的相邻列之间形成一个或多个深隔离结构1094。在一些实施例中，深隔离结构1094可以在x方向上延伸。外围器件1010可以包括类似于上文在图4中描述的栅极堆叠层456的栅极堆叠层1056。在一些实施例中，栅极堆叠层456可以在x方向上延伸和/或在y方向上延伸。与使用掺杂区或STI区域将相邻列电气分隔相比，深隔离结构1094可以使用少得多的器件空间在外围器件的相邻列之间提供隔离。因此，外围器件1010的阵列中的相邻列之间的间隔D1可以分隔更小的距离，例如大约0.3μm到大约0.5μm之间。例如，间隔D1可以是大约0.5μm。深隔离结构1094的宽度W3可以在大约0.1和大约0.3μm之间。可以在外围器件1010的行之间形成拾取区域1096。拾取区域1096可以在x方向上延伸。拾取区域1096可以是重掺杂区域，其提供通往外围器件1010的对应端子的电连接。例如，可以使用拾取区域1096向不同类型的阱施加特定电压偏置(例如，高电压n型阱、高电压p型阱、低电压n型阱和/或低电压p型阱)。
图10B示出了形成于x方向和y方向两者上的深隔离结构1094。例如，深隔离结构1094可以形成于外围器件1010的阵列中的行1010C和1010D之间。在一些实施例中，在x方向上并在外围器件1010的阵列中的相邻列之间的间隔D2可以类似于上文在图10A中描述的间隔D1。例如，间隔D2可以是大约0.5μm。在一些实施例中，在y方向上并在行1010C和1010D之间的间隔D3可以类似于间隔D1和D2。在一些实施例中，间隔D3可以与间隔D1和D2不同。
根据本公开的各实施例提供了改善3D存储器结构的器件的阵列之间的隔离的结构和隔离结构的制造方法。可以将包含CMOS器件的外围器件晶片键合到包含3D存储器阵列的阵列晶片。可以在键合的外围/存储器阵列晶片中实施隔离结构以防止半导体结构的相邻阵列之间(例如用于3D存储器阵列中的解码器阵列的相邻高电压n型晶体管之间)的串扰。可以通过减薄外围晶片的电介质层和形成穿硅隔离(TSI)结构来形成隔离结构，以有效地分隔不同的功能区域。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

Claims (23)

1.一种用于形成三维存储器件的方法，包括：
在第一衬底的第一侧上形成多个半导体器件阵列；
在所述多个半导体器件阵列上形成第一互连层；
在第二衬底上形成包括多个存储单元的存储器阵列和第二互连层；
键合所述第一互连层和所述第二互连层；
穿过所述第一衬底与所述第一侧相对的第二侧形成一个或多个隔离沟槽，以暴露所述第一衬底的所述第一侧的一部分，其中，所述一个或多个隔离沟槽形成于所述多个半导体器件阵列的第一半导体器件阵列和第二半导体器件阵列之间；以及
在所述一个或多个隔离沟槽中设置隔离材料以形成一个或多个隔离结构。
2.根据权利要求1所述的方法，还包括在键合所述第一互连层和所述第二互连层之后减薄所述第一衬底，其中，所述减薄形成所述第一衬底的所述第二侧。
3.根据权利要求2所述的方法，其中，对所述第一衬底的所述减薄包括暴露所述第一衬底的所述第二侧上的深阱。
4.根据权利要求1所述的方法，还包括在设置所述隔离材料之前在所述一个或多个隔离沟槽中设置衬垫层。
5.根据权利要求1所述的方法，还包括在所述第一衬底的所述第二侧上设置电介质层。
6.根据权利要求1所述的方法，其中，所述键合包括直接键合。
7.根据权利要求1所述的方法，还包括执行平面化工艺以去除所述隔离材料的设置在所述第一衬底的所述第二侧上的部分。
8.根据权利要求1所述的方法，其中，所述多个半导体器件阵列包括高电压n型器件或高电压p型器件。
9.根据权利要求1所述的方法，还包括：
在所述第一衬底中形成沟槽并暴露触点；以及
在所述沟槽中和所述触点上设置导电材料以形成穿硅触点(TSC)，其中，所述TSC电耦合到所述触点。
10.根据权利要求9所述的方法，还包括在所述TSC上形成至少一个接触焊盘，其中，所述至少一个接触焊盘电耦合到所述TSC。
11.根据权利要求1所述的方法，其中，设置所述隔离材料包括设置氧化硅材料。
12.根据权利要求1所述的方法，其中，键合所述第一互连层和所述第二互连层包括键合界面处的电介质与电介质键合以及金属与金属键合。
13.一种用于形成三维存储器件的方法，包括：
在第一衬底的第一侧上形成包括多个高电压半导体器件阵列的外围电路；
在所述外围电路上形成第一互连层；
在第二衬底上形成包括多个存储单元的存储器阵列和第二互连层；
键合所述第一互连层和所述第二互连层，使得所述多个高电压半导体器件阵列中的至少一个高电压半导体器件电耦合到所述多个存储单元中的至少一个存储单元；
从所述第一衬底的第二侧减薄所述第一衬底，其中，所述第二侧与所述第一侧相对；
穿过所述第一衬底的所述第二侧形成多个隔离沟槽以暴露所述第一衬底的所述第一侧的一部分，其中，所述多个隔离沟槽中的至少一个隔离沟槽形成于所述多个高电压半导体器件阵列中的第一高电压半导体器件阵列和第二高电压半导体器件阵列之间；以及
在所述多个隔离沟槽中设置隔离材料。
14.根据权利要求13所述的方法，其中，所述键合包括直接键合。
15.根据权利要求13所述的方法，还包括在所述第一衬底的所述第二侧上设置电介质层，其中，所述多个隔离沟槽延伸穿过所述电介质层。
16.根据权利要求13所述的方法，还包括在设置所述隔离材料之前在所述至少一个隔离沟槽中设置衬垫层。
17.根据权利要求13所述的方法，其中，设置所述隔离材料包括设置氧化硅材料。
18.一种存储器件，包括：
外围电路晶片，其包括：
第一衬底；
形成于所述第一衬底的第一侧的高电压器件的阵列；
形成于所述第一衬底的所述第一侧的第一互连层；以及
形成于所述第一衬底的与所述第一侧相对的第二侧上的多个深隔离结构，其中，所述多个深隔离结构中的至少一个深隔离结构延伸穿过所述第一衬底并与所述第一衬底的所述第一侧物理接触；以及
存储器阵列晶片，其包括：
第二衬底上的多个存储单元，其中，所述高电压器件的阵列中的至少一个高电压器件电耦合到所述多个存储单元中的至少一个存储单元；以及
与所述第一互连层物理接触的第二互连层。
19.根据权利要求18所述的存储器件，其中，所述至少一个深隔离结构包括衬垫层和隔离材料，其中，所述衬垫层在所述隔离材料和所述第一衬底之间。
20.根据权利要求18所述的存储器件，其中，所述物理接触包括形成于所述第一互连层和所述第二互连层之间的化学键。
21.根据权利要求18所述的存储器件，其中，所述至少一个深隔离结构包括氧化硅。
22.根据权利要求18所述的存储器件，其中，所述第一衬底包括电耦合到穿硅触点(TSC)的触点。
23.根据权利要求22所述的存储器件，还包括与所述TSC接触并电耦合到所述TSC的接触焊盘。
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