KR20230142796A - 3차원 메모리 디바이스 및 그 형성 방법 - Google Patents

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KR20230142796A
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밍캉 장
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

특정 양상에서, 3차원(3D) 메모리 디바이스는 제1 반도체 구조, 및 제1 반도체 구조와 본딩된 제2 반도체 구조를 포함한다. 제1 반도체 구조는 NAND 메모리 스트링의 어레이, NAND 메모리 스트링 어레이의 소스 단부와 접촉하는 반도체 층, 반도체 층과 정렬된 비전도체 층, 및 비전도체 층 내의 접촉 구조를 포함한다. 비전도체 층은 접촉 구조를 반도체 층으로부터 전기적으로 절연한다. 제2 반도체 구조는 트랜지스터를 포함한다.

Description

3차원 메모리 디바이스 및 그 형성 방법
본 개시는 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면형 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하여 더 작은 크기로 스케일링(scaling)된다. 그러나, 메모리 셀의 피처 크기(feature size)가 하한에 가까워짐에 따라, 평면 공정(planar process) 및 제조 기술이 까다로워지고 비용이 많이 들게 된다. 결과적으로, 평면형 메모리 셀의 메모리 밀도는 상한에 근접한다.
3차원(3D) 메모리 아키텍처는 평면형 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이의 동작을 용이하게 하기 위한 주변 회로를 포함한다.
본 개시의 일 양상은 3D 메모리 디바이스를 제공하며, 제1 반도체 구조 및 제1 반도체 구조와 본딩된(bonded) 제2 반도체 구조를 포함한다. 제1 반도체 구조는 NAND 메모리 스트링의 어레이, NAND 메모리 스트링의 어레이의 소스 단부와 접촉하는 반도체 층, 반도체 층과 정렬된 비전도체 층, 및 비전도체 층 내의 접촉 구조를 포함한다. 비전도체 층은 접촉 구조를 반도체 층으로부터 전기적으로 절연한다. 제2 반도체 구조는 트랜지스터를 포함한다.
본 개시의 또 다른 양상은 코어 영역과 비어레이 영역을 갖는 제1 반도체 구조를 포함하는 3D 메모리 디바이스를 제공한다. 제1 반도체 구조는 코어 영역의 서브 영역에 있는 NAND 메모리 스트링의 어레이, NAND 메모리 스트링의 어레이의 소스 단부와 접촉하는 반도체 층, 비어레이 영역에 있는 비전도체 층, 및 비전도체 층 및 비어레이 영역의 다른 서브 영역에 있는 복수의 접촉 구조를 포함한다. 비전도체 층은 접촉 구조를 반도체 층으로부터 전기적으로 절연한다. 3D 메모리 디바이스는 제1 반도체 구조와 본딩된 제2 반도체 구조를 포함한다. 제2 반도체 구조는 트랜지스터를 포함한다.
본 개시의 또 다른 양상은 3D 메모리 디바이스를 형성하는 방법을 제공한다. 이 방법은 제1 반도체 구조와 제2 반도체 구조를 함께 본딩하는 단계를 포함하며, 제1 반도체 구조는 코어 영역과 비어레이 영역을 갖는다. 이 방법은 또한 제1 반도체 구조의 코어 영역 및 비어레이 영역 위에 도핑되지 않은 비정질 실리콘 층(undoped amorphous silicon layer)을 증착하는 단계와, 도핑되지 않은 비정질 실리콘 층의 제1 부분을 도핑된 폴리실리콘 층으로 변환하는 단계와, 비어레이 영역에서 도핑되지 않은 비정질 실리콘 층의 제2 부분을 유지하는 단계와, 도핑되지 않은 비정질 실리콘 층의 제2 부분에 제1 접촉 부분을 형성하는 단계를 포함한다. 제1 접촉 부분은 제1 반도체 구조 내의 제2 접촉 부분과 접촉한다.
본 개시의 또 다른 양상은 데이터를 저장하도록 구성된 메모리 디바이스를 포함하는 시스템을 제공한다. 메모리 디바이스는 NAND 메모리 스트링의 어레이, NAND 메모리 스트링의 어레이의 소스 단부와 접촉하는 반도체 층, 반도체 층과 접촉하는 비전도체 층, 및 비전도체 층 내의 접촉 구조를 갖는 제1 반도체 구조를 포함한다. 비전도체 층은 접촉 구조를 반도체 층으로부터 전기적으로 절연한다. 메모리 디바이스는 또한 제1 반도체 구조와 본딩되고 트랜지스터를 갖는 제2 반도체 구조를 포함한다. 이 시스템은 또한 메모리 디바이스에 결합되고 주변 회로를 통해 NAND 메모리 스트링의 어레이를 제어하도록 구성된 메모리 제어기를 포함한다.
본 명세서에 통합되어 명세서의 일부를 구성하는 첨부된 도면들은 본 개시의 양상을 예시하고, 설명과 함께 본 개시의 원리를 설명하며, 더 나아가 당업자가 본 개시를 제조하고 사용할 수 있도록 하는 역할을 한다.
도 1a는 본 개시의 일부 양상에 따른 3D 메모리 디바이스의 단면의 개략도를 도시한다.
도 1b는 본 개시의 일부 양상에 따른 3차원 메모리 디바이스의 개요를 도시한다.
도 1c는 도 1a에 도시된 3D 메모리 디바이스의 일 예의 측면도를 도시한다.
도 2는 본 개시의 일부 양상에 따른, 도 1a 및 도 1b의 3D 메모리 디바이스의 일 예의 측면도를 도시한이다.
도 3a 내지 도 3q는 본 개시의 일부 양상에 따른, 도 2의 3D 메모리 디바이스를 형성하기 위한 제조 공정을 도시한다.
도 4는 본 개시의 일부 양상에 따른, 도 2의 3D 메모리 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 5는 본 개시의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 시스템의 블록도를 도시한다.
도 6a는 본 개시의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 메모리 카드를 도시한다.
도 6b는 본 개시의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 솔리드 스테이트 드라이브(SSD)를 도시한다.
첨부된 도면을 참조하여 본 개시를 설명한다.
특정 구성 및 배열이 논의되지만, 이는 설명을 위한 것임을 이해해야 한다. 따라서, 본 개시의 범위를 벗어나지 않는 선에서 다른 구성 및 배열이 사용될 수 있다. 또한, 본 개시는 다양한 다른 적용 분야에도 이용될 수 있다. 본 개시에 기술된 바와 같은 기능적 특징 및 구조적 특징은 도면에 구체적으로 도시되지 않은 방식으로 서로 조합, 조정 및 변경될 수 있으므로 이러한 조합, 조정 및 변경은 본 개시의 범위 내에 있다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용법으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는 적어도 부분적으로는 문맥에 따라 임의의 특징, 구조 또는 특성을 단수의 의미로 설명하는 데 사용될 수 있거나 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "하나", "일" 또는 "그"와 같은 용어는 적어도 부분적으로 문맥에 따라 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초하여"라는 용어는 반드시 배타적인 요인들의 세트를 전달하려는 의도가 아니며, 대신 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가적인 요인의 존재를 허용할 수 있는 것으로 이해될 수 있다.
본 개시에서 "상에", "위에" 및 "위로" 등의 의미는, "상에"가 "직접적으로 상에"를 의미할 뿐만 아니라 그 사이에 개재되는 특징이나 층이 존재하는 것을 포함하는 개념으로 이해될 수 있으며, "위에" 및 "위로" 등이 무엇인가의 "위에" 또는 "위로" 있음을 의미할 뿐만 아니라 그 사이에 개재되는 특징이나 층이 없음(즉, 직접적으로 무엇인가 위에 있음)을 포함하는 개념으로 이해될 수 있도록, 최대한 넓은 의미로 해석되어야 함을 쉽게 이해할 수 있어야 한다.
또한, "아래에", "아래의", "낮게", "위에", "높게" 등과 같이 공간적으로 상대적인 용어는 도면 내에 도시된 하나의 구성요소 또는 특징에 대한 다른 구성요소(들) 또는 특징(들)과의 관계를 기술하기 위해 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향뿐만 아니라 사용 또는 작동에 있어서 디바이스의 상이한 방향을 추가적으로 포함하도록 의도된다. 장치는 다른 방향으로(90도 회전 또는 다른 방향으로) 향할 수 있고 본 명세서에서 사용된 공간적으로 상대적인 서술어는 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 의미한다. 층은 하부 또는 상부에 있는 구조 전체에 걸쳐 확장될 수 있거나 하부 또는 상부에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상부 표면과 하부 표면에 또는 그 사이에 있는 수평면들의 임의의 쌍 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼링된 표면을 따라 확장될 수 있다. 기판은 하나의 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호연결 층은 하나 이상의 도체 및 접촉 층(여기에서 상호연결 라인 및/또는 수직 상호연결 액세스(비아) 콘택이 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
3D 메모리 디바이스에서, 주변 회로와 메모리 셀 어레이는 수직 방향으로 서로 다른 평면(레벨, 계층)에 배치되어, 즉 서로 겹쳐서 적층되어 주변 회로의 평면 칩 크기와 메모리 디바이스의 전체 칩 크기를 줄인다. 3D 메모리 디바이스에서, 메모리 셀은 NAND 메모리 스트링과 워드 라인의 교차점에 의해 형성된다. NAND 메모리 스트링은 메모리 스택에서 수직으로 연장되어 형성되며(예컨대, 전도체 층/유전체 층 쌍), NAND 메모리 스트링의 소스 단부는 NAND 메모리 스트링에 소스 전압을 인가하기 위한 소스 접촉 부분의 일부로 기능하는 반도체 층과 접촉한다. 메모리 스택과 주변 회로는 종종 3D NAND 플래시 메모리 디바이스에서 본딩을 통해 함께 통합된다.
3D 메모리 디바이스 내부(예컨대, 메모리 셀 어레이와 주변 회로 사이) 및/또는 3D 메모리 디바이스 외부(예컨대, 3D NAND 플래시 메모리 디바이스와 외부 회로 사이)에 전기 연결을 형성하기 위해, 쓰루-실리콘 접촉부(through-silicon contacts, TSC)가 종종 형성된다. 반도체 층으로부터 TSC를 절연하기 위해, NAND 메모리 스트링과 접촉하는 반도체 층의 부분은 종종 TSC가 확장되는 반도체 층의 부분으로부터 분리된다. 절연을 위해 반도체 층의 두 부분 사이에 절연 부분이 형성된다. 한편, 반도체 층에는 각각의 절연 스페이서가 형성되어, TSC 각각은 제각기의 절연 스페이서에 의해 반도체 층으로부터 절연된다. 절연 스페이서 및 절연 부분은 종종 반도체 층을 패터닝하여 개구부를 형성하고 그 개구부를 유전체 재료로 채움으로써 형성된다. 이러한 개구부의 임계 치수가 작기 때문에, 유전체 재료의 증착은 종종 원자층 증착(ALD)을 포함한다. 이 제조 공정은 포토리소그래피, 에칭, 증착에 많은 비용이 들기 때문에 비용이 많이 들 수 있다. 한편, 개구부의 임계 치수가 작으면 개구부를 형성하는 에칭 공정이 바람직하지 않게 복잡해지고 개구부와 TSC 사이의 정밀한 정렬이 어려워질 수 있다.
전술한 문제들 중 하나 이상을 해결하기 위해, 본 개시는 3D 메모리 디바이스의 구조 및 제조 방법을 제공하는데, 여기서, TSC와 반도체 층을 절연하는 비전도체 층을 형성하기 위한 개구부의 임계 치수가 증가하고 개구부를 형성하는 에칭 공정이 생략된다. 반도체 층의 다른 부분을 절연하는 데 드는 비용과 어려움을 줄일 수 있다. 코어 영역과 비어레이 영역을 갖는 3D 메모리 디바이스는 코어 영역에 복수의 NAND 메모리 스트링과 비어레이 영역에 하나 이상의 TSC를 포함한다. 반도체 층은 코어 영역에 있는 NAND 메모리 스트링의 소스 단부와 접촉한다. 본 개시에 따르면, 반도체 층으로부터 각 TSC를 절연하기 위해 각각의 절연 스페이서를 형성하는 대신, 복수의 TSC를 반도체 층으로부터 절연하기 위해 단일 비전도체 층을 형성할 수 있다. 비전도체 층의 측면 폭은 반도체 층으로부터 임의의(예를 들어, 모든) TSC를 절연하기에 충분히 크다. 비전도체 층은, 절연이 필요하고 NAND 메모리 스트링의 소스 단부로부터 떨어진 임의의 적절한 위치에 형성될 수 있다. 예를 들어, 비전도체 층은 비어레이 영역에 형성될 수 있다. 비전도체 층은 반도체 층과 측면으로 접촉하며, 반도체 층과 동일한 두께를 갖는다. 일부 구현에서, 비전도체 층은 도핑되지 않은 비정질 실리콘과 같은 비전도성 물질을 포함한다.
포토리소그래피 공정 및 에칭 공정을 포함하는 기존의 패터닝 기법과는 달리, 본 개시의 비전도체 층의 형성은 비전도성 물질의 층을 증착하고 비어레이 영역에서 비전도성 물질을 유지하는 것을 포함한다. 예를 들어, 도핑되지 않은 비정질 실리콘 층이 먼저 비어레이 영역 및 코어 영역에 증착된다. NAND 메모리 스트링의 소스 단부와 접촉하는, 코어 영역의 도핑되지 않은 비정질 실리콘 층의 일부가 도핑 공정을 거쳐 도핑된 비정질 실리콘 부분으로 변환된다. 일부 실시예에서, 도핑되지 않은 비정질 실리콘 층의 부분은 이온 주입 공정을 사용하여 도핑된 비정질 실리콘 부분으로 변환된다. 그런 다음, 도핑된 비정질 실리콘 부분은 레이저 어닐링 공정과 같은 국소 열 처리를 사용하여 도핑된 폴리실리콘 층(예컨대, 반도체 층)으로 변환된다. 도핑되지 않은 비정질 실리콘 층의 나머지 부분은 도핑되지 않고 처리되지 않은 상태로 반도체 층과 NAND 메모리 스트링으로부터 TSC를 절연하기 위한 비전도체 층으로 기능한다. 도핑되지 않은 비정질 실리콘 층의 처리되지 않은 부분의 영역은 비전도체 층으로 기능하여, 절연될 모든 TSC를 커버하고 NAND 메모리 스트링의 소스 단부와 겹치는 부분을 가지지 않는다. 비전도체 층은 TSC가 비전도체 층을 통해 확장될 수 있도록 패턴화될 수 있다.
본 개시의 제조 공정에서, 비전도체 층의 형성은 반도체 층을 형성하는 데 사용되는 물질을 이용한다. 일부 실시예에서, 비전도성인 도핑되지 않은 비정질 실리콘 층이 코어 영역 및 비어레이 영역 모두에 증착된다. 도핑되지 않은 비정질 실리콘은 TSC와 반도체 층 사이에 바람직한 절연을 제공할 수 있다. 비전도체 층을 형성하기 위해 추가적인 절연 물질을 증착할 필요가 없다. 따라서, 비전도체 층을 형성한 후 임의의 잉여 절연 재료를 제거하기 위한 추가적인 에칭 공정이 필요하지 않다. 반도체 층의 임계 치수는 어닐링 공정에 대해 레이저 빔을 정밀하게 제어할 수 있을 정도로 큰 것이 바람직하다. 기존 패터닝 기술에 비해, 패터닝의 난이도와 비용을 줄일 수 있다. 비전도체 층의 면적이 증가하면 3D 메모리 디바이스의 기생 용량도 줄일 수 있다.
도 1a는 본 개시의 일부 양상에 따른 3D 메모리 디바이스(100)의 단면의 개략도를 도시한 것이다. 도 1b는 본 개시의 일부 양상에 따른 3D 메모리 디바이스(100)의 개략도를 도시한다. 3D 메모리 디바이스(100)는 본딩된 칩의 일례를 나타낸다. 일부 구현예에서, 3D 메모리 디바이스(100)의 컴포넌트들 중 적어도 일부(예컨대, 메모리 셀 어레이 및 주변 회로)는 서로 다른 기판 상에 병렬로 개별적으로 형성되고, 그런 다음 결합되어 본딩된 칩을 형성한다(이하, 본원에서 "병렬 공정"으로 지칭되는 공정).
반도체 디바이스 컴포넌트들의 공간적 관계를 더 설명하기 위해, 본 개시의 도면에 x축, y축 및 z축이 추가되었음에 유의한다. 반도체 디바이스, 예컨대, 3D 메모리 디바이스(100)의 기판은 x 방향 및 y 방향(횡 방향 또는 폭 방향)으로 측면으로 연장되는 2개의 횡방향 표면(예컨대, 상부 표면 및 하부 표면)을 포함한다. x 방향은 3D 메모리 디바이스(100)의 워드 라인 방향이고, y 방향은 3D 메모리 디바이스(100)의 비트 라인 방향이며, z 방향은 x-y 평면에 수직인 방향이다. 일부 구현에서, z 방향은 NAND 메모리 스트링이 수직으로 연장되는 NAND 방향이다. 본 명세서에서 사용되는 바와 같이, 반도체 디바이스의 한 컴포넌트(예컨대, 층 또는 디바이스)가 반도체 디바이스의 다른 컴포넌트(예컨대, 층 또는 디바이스)의 "상에", "위에" 또는 "아래에" 있는지는, 기판이 z 방향에서 반도체 디바이스의 가장 낮은 평면에 위치할 때, 반도체 디바이스의 기판에 대해 z 방향(수직 방향 또는 두께 방향)에서 결정된다. 공간 관계를 설명하기 위한 동일한 개념이 본 개시 전반에 걸쳐 적용된다.
3D 메모리 디바이스(100)는 메모리 셀의 어레이(이하, "메모리 셀 어레이"라고도 함)를 포함하는 제1 반도체 구조(102)를 포함할 수 있다. 일부 실시예에서, 메모리 셀 어레이는 NAND 플래시 메모리 셀의 어레이를 포함한다. 설명의 용이성을 위해, 본 개시에서 메모리 셀 어레이를 설명하기 위한 예로서 NAND 플래시 메모리 셀 어레이가 사용될 수 있다. 그러나, 메모리 셀 어레이는 NAND 플래시 메모리 셀 어레이에 한정되지 않으며, 몇 가지 예를 들자면, NOR 플래시 메모리 셀 어레이, 상 변화 메모리(PCM) 셀 어레이, 저항성 메모리 셀 어레이, 자기 메모리 셀 어레이, 스핀 전달 토크(STT) 메모리 셀 어레이와 같은 다른 적절한 유형의 메모리 셀 어레이를 포함할 수 있음을 이해할 수 있다.
제1 반도체 구조(102)는 메모리 셀이 3D NAND 메모리 스트링의 어레이 및/또는 2차원(2D) NAND 메모리 셀의 어레이의 형태로 제공되는 NAND 플래시 메모리 디바이스일 수 있다. NAND 메모리 셀은 페이지 또는 핑거로 구성될 수 있으며, 이들 페이지 또는 핑거는 각 NAND 메모리 셀이 비트 라인(BL)이라 불리는 별도의 라인에 결합된 블록으로 구성된다. NAND 메모리 셀에서 수직 위치가 동일한 모든 셀은 제어 게이트를 통해 워드 라인(WL)에 의해 결합될 수 있다. 일부 구현에서, 메모리 평면은 동일한 비트 라인을 통해 결합되는 특정 수의 블록을 포함한다. 제1 반도체 구조(102)는 하나 이상의 메모리 평면을 포함할 수 있고, 모든 읽기/프로그램(쓰기)/지우기 동작을 수행하는 데 필요한 주변 회로는 제2 반도체 구조(104)에 포함될 수 있다.
일부 구현에서, NAND 메모리 셀의 어레이는 2D NAND 메모리 셀의 어레이이며, 각 메모리 셀은 플로팅 게이트 트랜지스터를 포함한다. 일부 실시예에 따라, 2D NAND 메모리 셀의 어레이는 복수의 2D NAND 메모리 스트링을 포함하며, 각 스트링은 직렬로 연결된 복수의 메모리 셀(NAND 게이트와 유사함(resemble))과 2개의 선택 트랜지스터를 포함한다. 일부 실시예에 따르면, 각각의 2D NAND 메모리 스트링은 기판 상의 동일한 평면(즉, 본 개시에서 "메모리 평면"이라는 용어와는 다른 평평한 2차원(2D) 표면을 지칭함)에 배치된다. 일부 구현예에서, NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링의 어레이이며, 각 스트링은 스택 구조(예컨대, 메모리 스택)를 통해 (3D 형식으로) 반도체 층 위로 수직으로 연장된다. 3D NAND 기술(예컨대, 메모리 스택에서 층/계층의 수)에 따라, 3D NAND 메모리 스트링은 일반적으로 특정 수의 NAND 메모리 셀을 포함하며, 각 셀은 플로팅 게이트 트랜지스터 또는 전하 트랩 트랜지스터를 포함한다.
도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는 또한 제1 반도체 구조(102) 내에 메모리 셀 어레이의 주변 회로를 갖는 제2 반도체 구조(104)를 포함할 수 있다. 주변 회로(제어 및 감지 회로라고도 함)는 메모리 셀 어레이의 동작을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그, 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변 회로는 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예컨대, 워드 라인 드라이버), I/O 회로, 충전 펌프, 전압 소스 또는 발전기, 전류 또는 전압 레퍼런스, 위에서 언급한 기능 회로의 임의의 부분(예컨대, 서브 회로) 또는 회로의 임의의 능동 또는 수동 부품(예컨대, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 제2 반도체 구조(104)의 주변 회로들은 예를 들어, 임의의 적합한 기술 노드에서 로직 프로세스로 구현될 수 있는 상보성 금속-산화물-반도체(CMOS) 기술을 사용할 수 있다.
도 1a에 도시된 바와 같이, 일부 실시예에 따르면, 제1 및 제2 반도체 구조체(102 및 104)는 서로 다른 평면에서 서로 적층된다. 결과적으로, 제1 반도체 구조(102)의 메모리 셀 어레이와 제2 반도체 구조(104)의 주변 회로는 서로 다른 평면에서 서로 적층되어, 모든 주변 회로가 동일한 평면에 배치되는 메모리 디바이스에 비해, 3D 메모리 디바이스(100)의 평면 크기를 감소시킬 수 있다. 도 1a에 도시된 바와 같이, 일부 구현에서, 제1 반도체 구조(102)는 제2 반도체 구조(104) 위에 위치하며, 패드 아웃(pad-out)을 위한 패드 아웃 상호연결 층을 포함한다. TSV가 제1 반도체 구조(102)에서 연장되면서 형성될 수 있으며, 메모리 디바이스(100)의 컴포넌트(예를 들어, 주변 회로 및/또는 메모리 셀 어레이)와 임의의 외부 회로 사이에 전기적 연결을 제공할 수 있다.
도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는 제1 반도체 구조(102)와 제2 반도체 구조(104) 사이에 수직으로 본딩 인터페이스(106)를 더 포함한다. 본딩 인터페이스(106)는 하이브리드 본딩, 양극 본딩, 융합 본딩, 전사 본딩, 접착 본딩, 공융 본딩 등과 같이, 이하에서 상세히 설명하는 임의의 적절한 본딩 기술에 의해 형성된 두 반도체 구조 사이의 인터페이스일 수 있다. 제1 반도체 구조(102)의 메모리 셀 어레이와 제2 반도체 구조(104)의 주변 회로 사이의 데이터 전송은 본딩 인터페이스(106)를 가로지르는 상호연결(예컨대, 본딩 접촉부)을 통해 수행될 수 있다. 도 1a에 도시된 바와 같이, 일부 구현에서, z 방향에서, 메모리 셀 어레이는 본딩 인터페이스(106) 위에 있고, 주변 회로는 본딩 인터페이스(106) 아래에 있다.
아래에 상세히 설명된 바와 같이, 제1 반도체 구조(102) 및 제2 반도체 구조들(104) 중 일부는 병렬 공정에 의해 개별적으로(그리고 일부 실시예에서는 병렬로) 제조될 수 있고, 따라서 제1 및 제2 반도체 구조(102 및 104) 중 하나를 제조하는 열 예산이 제1 및 제2 반도체 구조(102 및 104) 중 다른 하나를 제조하는 공정을 제한하지 않게 할 수 있다. 또한, 다수의 상호연결(예컨대, 본딩 접촉부 및/또는 층간 비아(ILV)/쓰루 기판 비아(TSV))가 본딩 인터페이스(106)를 가로질러 형성되어 인접한 반도체 구조(102 및 104) 사이에 직접적인, 단거리(예컨대, 마이크론 또는 서브마이크론 레벨)의 전기 연결을 구성할 수 있다.
도 1b는 본 개시의 일부 양상에 따른 메모리 디바이스(100)의 개요를 도시한다. 구체적으로, 도 1b는 제1 반도체 구조(102) 내의 코어 영역(108) 및 비어레이 영역(110)을 x-y 평면에서 도시한다. 일부 구현에서, 메모리 셀 어레이는 코어 영역(108)에 형성되고, TSC는 비어레이 영역(110)에 형성된다. 일부 실시예에서, 비어레이 영역(110)은 코어 영역(108)의 외부 주변부에 위치하거나 코어 영역(108)을 둘러싸고 있다. 비어레이 영역(110)은 TSC가 형성되는 임의의 영역을 나타낼 수 있다. 예를 들어, 비어레이 영역(110)은 메모리 셀 어레이로부터 떨어진 영역(예컨대, 계단실 영역(staircase region))일 수 있다. 다양한 실시예에서, 다른 영역은 비어레이 영역(110)에 포함될 수 있지만, 계단실 영역의 일부가 아닐 수 있다. 일부 실시예에서, x-y 평면에서, 비어레이 영역(110)과 코어 영역(108)은 서로 중첩되지 않는다.
도 1c는 메모리 디바이스(100)의 예인 3D 메모리 디바이스(103)의 일부의 측면도를 도시한 도면이다. 3D 메모리 디바이스는 본딩 인터페이스(109)에서 서로 본딩된 제1 반도체 구조(105) 및 제2 반도체 구조(107)를 포함한다. 제1 반도체 구조(105)는 제1 반도체 구조(102)의 예시이고, 제2 반도체 구조(107)는 제2 반도체 구조(104)의 예시이다. 제1 반도체 구조(105)는 복수의 NAND 메모리 스트링(117), 복수의 TSC(115), 반도체 층(111), 복수의 패드 아웃 상호연결(119)을 포함한다. 코어 영역(108)에 위치한 NAND 메모리 스트링(117)의 소스 단부는 반도체 층의 제1 부분(111-1)과 접촉한다. 반도체 층의 제2 부분(111-2)은 실리콘 산화물과 같은 유전체 재료를 포함하는 절연 부분(113)에 의해 반도체 층의 제1 부분(111-1)으로부터 절연/분리되어 있다. TSC(115)는 비어레이 영역(110)에 위치하며 반도체 층의 제2 부분(111-2)을 통해 연장된다. 패드 아웃 상호연결(119)은 패드 아웃 목적으로 3D 메모리 디바이스(103)의 컴포넌트에 전도성으로 연결될 수 있다. 각 TSC(115)는 반도체 층의 제2 부분(111-2) 내의 각각의 절연 스페이서(121) 내에 (예를 들어, 관통하며) 위치한다. 절연 스페이서(121)는 절연 부분(113)과 동일한 재료, 예컨대, 실리콘 산화물을 포함한다.
절연 부분(113) 및 절연 스페이서(121)는 반도체 층(111)을 패터닝하여 각각의 개구부를 형성하고 이 개구부를 유전체 재료로 채움으로써 형성된다. 패터닝 공정은 종종 에칭 공정이 뒤따르는 포토리소그래피 공정을 포함한다. 절연 스페이서(121)를 형성하기 위한 개구부는 TSC(115)와 정밀하게 정렬되어야 한다. 절연 부분(113) 및 절연 스페이서(121)의 임계 치수가 작기 때문에, 유전체 재료는 종종 ALD를 사용하여 증착된다. 따라서, 3D 메모리 디바이스(103)를 형성하기 위한 제조 공정은 까다롭고 비용이 많이 들 수 있다.
도 2는 본 개시의 일부 양상에 따른, 예시적인 3D 메모리 디바이스(200)의 일부의 x-z 평면에서의 측면도를 나타낸다. 3D 메모리 디바이스(200)는 메모리 디바이스(100)의 예시일 수 있으며, 일부 실시예에 따르면, 수직 방향(예를 들어, z 방향)으로 상이한 평면에 적층된 제1 반도체 구조(203) 및 제2 반도체 구조(207)를 포함하는 본딩된 칩이다. 일부 실시예에 따르면, 제1 반도체 구조(203) 및 제2 반도체 구조(207)는 그 사이의 본딩 인터페이스(209)에서 본딩된다. 도 2, 도 3a-3n, 도 4a 및 도 4b에 도시된 컴포넌트는 상대적인 위치를 나타내기 위한 것이며, 3D 메모리 디바이스(200) 내의 실제 전기적 연결을 나타내는 것은 아니라는 점에 유의해야 한다.
도 2에 도시된 바와 같이, 제1 반도체 구조(203) 및 제2 반도체 구조(207)는 본딩 인터페이스(209)에서 서로 대면하는 방식으로 서로 본딩될 수 있다. 제2 반도체 구조(207)는 기판(202), 및 기판(202) 상부에 있으며 이 기판(202)과 접촉하는 디바이스 층(204)을 포함할 수 있다. 기판(202)은 실리콘(예를 들어, 단결정 실리콘, c-실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI), 게르마늄 온 인슐레이터(GOI) 또는 임의의 다른 적합한 반도체 물질을 포함할 수 있다. 일부 실시예에서, 요소(202)는 기판을 박막화하여 형성될 수 있는 반도체 층을 나타낸다. 일부 실시예에서, 기판(202)은 단결정 실리콘을 포함한다. 일부 실시예에서, 디바이스 층(204)은 주변 회로(세부 사항은 도면에 도시되지 않음)를 포함한다. 주변 회로는 구동 회로와 같은 고전압(HV) 회로, 및 페이지 버퍼 회로 및 로직 회로와 같은 저전압(LV) 회로를 포함할 수 있다. 일부 실시예에서, 주변 회로는 기판(202)(또는 반도체 층(202), 해당되는 경우)과 접촉하는 복수의 트랜지스터를 포함한다. 트랜지스터는 평면 트랜지스터 및 3D 트랜지스터와 같이 본원에 개시된 임의의 트랜지스터를 포함할 수 있다.
일부 실시예에서, 제2 반도체 구조(207)는 디바이스 층(204) 내의 주변 회로와 전기 신호를 주고받기 위한 상호연결 층(205)을 디바이스 층(204) 위에 더 포함한다. 도 2에 도시된 바와 같이, 상호연결 층(205)은 본딩 인터페이스(209)와 디바이스 층(204)(주변 회로의 트랜지스터를 포함) 사이에 수직으로 위치할 수 있다. 상호연결 층(205)은 측면 라인 및 비아를 포함하는 복수의 상호연결을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "상호연결"이라는 용어는 미들 엔드 오브 라인(MEOL) 상호연결 및 백 엔드 오브 라인(BEOL) 상호연결와 같은 임의의 적절한 유형의 상호연결을 광범위하게 포함할 수 있다. 상호연결은 디바이스 층(204)에서 주변 회로의 트랜지스터에 결합될 수 있다. 상호연결 층(205)은 측면 라인 및 비아가 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층("금속 간 유전체(IMD) 층"이라고도 함)을 더 포함할 수 있다. 즉, 상호연결 층(205)은 다수의 ILD 층에 측면 라인 및 비아를 포함할 수 있다. 일부 실시예에서, 디바이스 층(204) 내의 디바이스들은 상호연결 층(205)의 상호연결을 통해 서로 결합된다. 상호연결 층(205) 내의 상호연결은 W, Co, Cu, Al, 규화물, 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 전도성 물질을 포함할 수 있다. 상호연결 층(205) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시니타이드, 저유전율(로우-k) 유전체, 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 상호연결 층(205) 내의 상호연결은 전도성 금속 재료들 중에서 상대적으로 높은 열 예산(고온 공정과 호환 가능) 및 양호한 품질(예를 들어, 보이드와 같은 결함이 적음)을 갖는 W를 포함한다.
도 2에 도시된 바와 같이, 제2 반도체 구조(207)는 본딩 인터페이스(209)에 위치하며 상호연결 층(205) 위에서 이와 접촉하는 본딩 층(206)을 더 포함할 수 있다. 본딩 층(206)은 복수의 본딩 접촉부(233), 및 본딩 접촉부(233)를 전기적으로 절연시키는 유전체를 포함할 수 있다. 본딩 접촉부(233)는 W, Co, Cu, Al, 규화물, 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 본딩 층(206)의 본딩 접촉부(233)는 Cu를 포함한다. 본딩 층(206)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시니트라이드, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 유전체로 형성될 수 있다. 본딩 층(206)의 본딩 접촉부(233) 및 주변 유전체는 직접 본딩 기술(예를 들어, 솔더 또는 접착제와 같은 중간층을 사용하지 않고 표면 사이에 본딩을 형성하는 것)인 하이브리드 본딩("금속/유전체 하이브리드 본딩"으로도 알려져 있음)에 사용될 수 있으며, 금속-금속(예컨대, Cu-대-Cu) 본딩 및 유전체-유전체(예컨대, SiO2-대-SiO2) 본딩을 동시에 얻을 수 있다.
도 2에 도시된 바와 같이, 제1 반도체 구조(102)는 본딩 인터페이스(209)에 있는, 예를 들어, 제2 반도체 구조(207)의 본딩 층(206)에 대한 본딩 인터페이스(209)의 반대측에 있는 본딩 층(208)을 더 포함할 수 있다. 본딩 층(208)은 복수의 본딩 접촉부(231), 및 본딩 접촉부(231)를 전기적으로 절연시키는 유전체를 포함할 수 있다. 본딩 접촉부(231)는 구리(Cu)와 같은 전도성 물질을 포함할 수 있다. 본딩층(208)의 나머지 영역은 실리콘 산화물과 같은 유전체 재료로 형성될 수 있다. 본딩 층(208)의 본딩 접촉부(231) 및 주변 유전체는 하이브리드 본딩에 사용될 수 있다. 일부 실시예에서, 본딩 인터페이스(209)는 본딩 층(208)과 본딩 층(206)이 만나서 본딩이 이루어지는 장소이다. 실제로, 본딩 인터페이스(209)는 본딩 층(206)의 상부 표면 및 본딩 층(208)의 하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다. 예를 들어, 본딩 인터페이스는 본딩된 접촉부(231 및 233)의 상대적 위치(예컨대, 시프트)에 기초하여 구별될 수 있다.
도 2에 도시된 바와 같이, 제1 반도체 구조(203)는 전기 신호를 전송하기 위해 본딩 층(208) 위에서 이와 접촉하는 상호연결 층(210)을 더 포함할 수 있다. 상호연결 층(210)은 MEOL 상호연결 및 BEOL 상호연결와 같은 복수의 상호연결을 포함할 수 있다. 일부 실시예에서, 상호연결 층(210) 내의 상호연결은 비트 라인 접촉 부분 및 워드 라인 접촉 부분와 같은 로컬 상호연결도 포함한다. 상호연결 층(210)은 측면 라인 및 비아가 형성될 수 있는 하나 이상의 ILD 층를 더 포함할 수 있다. 상호연결 층(210) 내의 상호연결은 W, Co, Cu, Al, 규화물, 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 전도성 물질을 포함할 수 있다. 상호연결 층(210) 내의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시니트라이드, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 유전체 재료를 포함할 수 있다.
도 2에 도시된 바와 같이, 제1 반도체 구조(203)는 상호연결층(210) 위에서 이와 접촉하는 NAND 메모리 스트링(217)의 어레이와 같은 메모리 셀 어레이를 포함할 수 있다. 일부 실시예에서, 상호연결 층(210)은 NAND 메모리 스트링(217)과 본딩 인터페이스(209) 사이에 수직으로 위치한다. 일부 실시예에 따르면, 각각의 NAND 메모리 스트링(217)은 게이트 전도체 층(239)과 유전체 층(240)의 복수의 쌍을 통해 수직으로 연장된다. 적층되고 인터리브된 게이트 전도체 층(239) 및 유전체 층(240)은 본 명세서에서 스택 구조, 예를 들어 메모리 스택(212)으로도 지칭된다. 일부 실시예에 따르면, 메모리 스택(212) 내의 인터리브된 게이트 전도체 층(239) 및 유전체 층(240)은 수직 방향으로 교대로 배치된다. 각 게이트 전도체 층(239)은 접착제 층 및 게이트 유전체 층으로 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 접착제 층은 게이트 전극과 게이트 유전체 층 사이의 접착력을 향상시킬 수 있는 질화 티타늄(TiN)과 같은 전도성 물질을 포함할 수 있다. 게이트 전도체 층(239)의 게이트 전극은 워드 라인으로서 측면으로 연장될 수 있고, 메모리 스택(212)의 하나 이상의 계단실 구조에서 끝날 수 있다. 비어레이 영역(110)의 일부인 계단실 영역에 위치한 계단실 구조는 게이트 전도체 층(239)에 전압을 인가하기 위해 복수의 워드 라인 접촉부(237)와 접촉할 수 있다.
메모리 스택(212) 내의 게이트 전도체 층(239)과 유전체 층(240)의 쌍의 개수는 메모리 셀 어레이 내의 메모리 셀의 수를 결정하는 요소 중 하나가 될 수 있다. 게이트 전도체 층(239)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 규화물 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 각 게이트 전도체 층(239)은 텅스텐 층과 같은 금속 층을 포함한다. 일부 실시예에서, 각 게이트 전도체 층(239)은 도핑된 폴리실리콘 층을 포함한다. 각 게이트 전도체 층(239)은 메모리 셀을 둘러싸는 제어 게이트를 포함할 수 있다.
도 2에 도시된 바와 같이, 각각의 NAND 메모리 스트링(217)은 메모리 스택(212)을 통해 수직으로 연장되는 채널 구조를 포함한다. 일부 구현에서, 채널 구조는 (예를 들어, 반도체 채널로서) 반도체 물질(들) 및 (예를 들어, 메모리 필름으로서) 유전체 재료(들)로 채워진 채널 홀을 포함한다. 일부 실시예에서, 반도체 채널은 폴리실리콘과 같은 실리콘을 포함한다. 일부 구현에서, 메모리 필름은 터널링 층, 저장 층("전하 트랩/저장 층"이라고도 함) 및 차단 층을 포함하는 복합 유전체 층이다. 채널 구조는 원통 모양(예컨대, 기둥 모양)을 가질 수 있다. 일부 실시예에 따라, 반도체 채널, 터널링 층, 저장 층, 차단 층은 중심에서 기둥의 외부 표면을 향해 이 순서대로 방사형으로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 옥시니트라이드 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 옥시니트라이드, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 옥시니트라이드, 고유전율(하이-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일례로, 메모리 필름은 실리콘 산화물/실리콘 옥시니트라이드/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다. 채널 구조는 NAND 메모리 스트링(217)의 드레인 단부에 채널 플러그를 더 포함할 수 있다. 채널 플러그는 폴리실리콘을 포함할 수 있고 반도체 채널과 접촉할 수 있다. 일부 실시예에서, 각 NAND 메모리 스트링(217)은 "전하 트랩" 타입의 NAND 메모리이다. NAND 메모리 스트링(217)은 "전하 트랩" 유형의 NAND 메모리 스트링으로 제한되지 않으며, 다른 예들에서는 "플로팅 게이트" 유형의 NAND 메모리 스트링일 수 있다는 것이 이해된다.
일부 실시예에 따르면, NAND 메모리 스트링(217)은 그 소스 단부에 어떠한 반도체 플러그도 없다. 대신, 3D 메모리 디바이스(200)는 메모리 스택(212) 위에서 이와 접촉하는 반도체 층(211)을 포함한다. 반도체 층(211)은 각 NAND 메모리 스트링(217)의 소스 단부에 있는 채널 구조의 반도체 채널의 측벽과 접촉할 수 있다. 반도체 층(211)은 도핑된 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 반도체 층(211)은 인 및/또는 비소와 같은 N-형 도펀트로 도핑된다. 반도체 층(211)의 두께는 100 나노미터 내지 600 나노미터의 범위 내에 있을 수 있다. 일부 실시예에서, 반도체 층(211)과 슬릿 구조의 소스 접촉부(예컨대, 어레이 공통 소스, 즉 ACS, 도시되지 않음)는 예를 들어, 소거 동작 동안 NAND 메모리 스트링(217)의 소스 단부에 소거 전압을 인가하기 위해, NAND 메모리 스트링(217)의 소스 단부에 결합된 소스 라인의 일부(도시되지 않음)로서 집합적으로 기능할 수 있다.
비전도체 층(213)은 반도체 층(211)과 측면으로 (예를 들어, z 방향에서 반도체 층(211)과 동일한 높이에서) 정렬될 수 있고, 반도체 층(211)과 동일한 두께를 가질 수 있다. 일부 실시예에서, 비전도체 층(213)은 반도체 층(211)과 접촉한다. 반도체 층(211)은, 부분적으로 또는 전체적으로 코어 영역(108) 내에 위치하며, NAND 메모리 스트링(217)의 소스 단부 위에서 이와 접촉할 수 있다. 반도체 층(211)의 면적은 충분히 클 수 있는데, 예를 들어, 모든 NAND 메모리 스트링(217)이 형성되는 전체 면적(예컨대, 코어 영역(108)의 서브 영역) 이상일 수 있어서, 모든 NAND 메모리 스트링(217)의 소스 단부와 접촉할 수 있다. 비전도체 층(213)의 면적은 충분히 클 수 있는데, 예를 들어, 일부 또는 모든 접촉 구조(215)의 전체 면적(예를 들어, 비어레이 영역(110)의 서브-영역)보다 크거나 동일할 수 있다. 일부 실시예에서, 비전도체 층(213)은 반도체 층(211)의 경계로부터 비어레이 영역(110)의 바깥 주변으로 측면으로 연장된다. 일부 실시예에서, 비전도체 층(213)의 상부 표면은 반도체 층(211)의 상부 표면과 동일한 평면이고, 비전도체 층(213)의 하부 표면은 반도체 층(211)의 하부 표면과 동일한 평면이다. 비전도체 층(213)은 도핑되지 않은 비정질 실리콘과 같은 비전도성 물질을 포함할 수 있다. 일부 실시예에서, 비전도체 층(213)은 x-y 평면에서 일관된 매체/물질을 포함하는 단일 절연 층이다. 즉, 비전도체 층(213)은 임의의 두 접촉 구조(215) 사이에서 단절되지 않을 수 있다.
도 2에 도시된 바와 같이, 제1 반도체 구조(203)는 비전도체 층(213)을 통해 수직으로 연장되는 하나 이상의 접촉 구조(215)를 더 포함할 수 있다. 일부 실시예에서, 접촉 구조(215)는 제1 반도체 구조(203)를 통한 전기적 연결을 용이하게 하기 위해 상호연결 층(210)의 상호연결을 패드 아웃 상호연결 층(216)의 패드 아웃 상호연결(219)에 결합시킨다. 접촉 구조(215)는 W, Co, Cu, Al, 규화물, 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 접촉 구조(215)는 W를 포함한다. 일부 실시예에서, 접촉 구조(215)는 각각 미크론 또는 수십 미크론 레벨(예를 들어, 1㎛ 내지 100㎛ 사이)의 깊이, 예를 들어, z-방향을 따른 길이를 갖는 TSV일 수 있다.
도 2에 도시된 바와 같이, 접촉 구조(215)는 제1 반도체 구조(203)의 비어레이 영역(110)에 위치할 수 있고, 또는 NAND 메모리 스트링(217)으로부터 떨어져 위치할 수도 있다. 일부 실시예에서, 비전도체 층(213)은 반도체 층(211)으로부터 적어도 하나의 접촉 구조(215)의 절연을 제공하기 위해 비어레이 영역(110)에 부분적으로 또는 완전히 위치할 수 있다. 일부 실시예에서, 비전도체 층(213)은 3D 메모리 디바이스(200)의 계단실 영역에 위치할 수 있다. 일부 다른 실시예에서, 비전도체 층(213)은 계단실 영역 외부에 위치하지만 비어레이 영역(110) 내에 위치한다. 일부 실시예에서, x-방향 및/또는 y-방향에서의 비전도체 층(213)의 폭은 비어레이 영역(110) 내의 복수의, 예를 들어 모든 접촉 구조(215)를 둘러싸기에 충분히 커서, 비전도체 층(213)에 둘러싸여/내부에 있는 모든 접촉 구조(215)가 반도체 층(211)과 절연될 수 있도록 한다. 다양한 실시예에서, 비전도체 층(213)은 x-y 평면에서, NAND 메모리 스트링(217)의 소스 단부로부터 떨어져 있을 수 있고, 비전도체 층(213)의 폭 및/또는 면적은 최대 개수의 접촉 구조(215)를 절연하기 위해 바람직하게는 클 수 있다. 예를 들어, 비전도체 층(213)의 면적은 접촉 구조(215)가 위치하는 전체 면적보다 크거나 같을 수 있다. x-y 평면에서의 비전도체 층(213)의 직교 투영은 복수의, 예를 들어, 모든 접촉 구조(215)를 포함할 수 있다. 일부 실시예에서, 비전도체 층(213)은 비어레이 영역(110)에 위치한다. 다양한 실시예에서, 비전도체 층(213)의 직교 투영은 계단실 영역과 적어도 부분적으로 중첩된다. 일부 실시예에서, 비전도체 층(213)의 직교 투영은 코어 영역(108)과 중첩되지 않는다. 일부 실시예에서, 절연 층(213)의 직교 투영은 코어 영역(108)과 부분적으로 중첩된다. 일부 실시예에서, 비전도체 층(213)의 폭에 대한 깊이의 비율은 1/3보다 작거나 같다. 예를 들어, 이 비율은 1/5보다 작거나 같다.
도 2에 도시된 바와 같이, 제1 반도체 구조(203)는 반도체 층(211) 위에서 이와 접촉하는 패드 아웃 상호연결 층(216)을 더 포함할 수 있다. 일부 실시예에서, 반도체 층(211)은 패드 아웃 상호연결 층(216)과 NAND 메모리 스트링(217) 사이에 수직으로, 예를 들어, z 방향으로 배치된다. 패드 아웃 상호연결 층(216)은 반도체 층(211) 및 비전도체 층(213) 위에서 이들과 접촉하는 제1 절연 층(214)과, 반도체 층(211) 위에서 이와 접촉하는 복수의 접촉부(241)와, 접촉 구조(215) 위에어 이와 접촉하는 제1 접촉 층(221)과, 접촉부(241) 위에서 이와 접촉하는 제2 접촉 층(223)과, 제1 및 제2 접촉 층(221 및 223) 위에서 이들과 접촉하는 제2 절연 층(227)과, 제2 절연 층(227) 내의 복수의 패드 아웃 상호연결(219), 예를 들어, 접촉 패드를 포함할 수 있다. 일부 실시예에서, 접촉 구조(215)에 전도성으로 연결된 패드 아웃 상호연결(219)은 디바이스 층(204) 내의 주변 회로에서 트랜지스터들을 구동하기 위해 사용된다. 일부 실시예에서, NAND 메모리 스트링(217)에 전도성으로 연결된 패드 아웃 상호연결(219)은 지우기, 쓰기 및 읽기와 같은 메모리 셀의 동작을 위한 전압을 제공하기 위해 채용된다.
제1 절연 층(214)은 접촉 구조(215) 및 접촉부(241) 사이에 절연을 제공할 수 있다. 접촉 구조(215) 및 각각의 패드 아웃 상호 연결(219)과 접촉하는 제1 접촉 층(221)은 접촉 구조(215)와 각각의 패드 아웃 상호 연결(219) 사이에 전기적 연결을 제공할 수 있다. 접촉부(241) 및 각각의 패드 아웃 상호연결(219)과 접촉하는 제2 접촉 층(223)은 NAND 메모리 스트링(217)의 소스 단부와 각각의 패드 아웃 상호연결(219) 사이에 전기적 연결을 제공할 수 있다. 제1 및 제2 접촉 층(221 및 223)은, 예를 들어, 하나 이상의 절연 부분(225)에 의해 서로 절연될 수 있다. 일부 실시예에서, 패드 아웃 상호연결(219)은 예를 들어, 패드 아웃 목적으로 3D 메모리 디바이스(200)와 외부 디바이스 사이에서 전기 신호를 전송할 수 있다. 일부 실시예에서, 제1 절연 층(214), 절연 부분(225) 및 제2 절연 층(227)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 옥시니트라이드, 로우-k 유전체 재료, 또는 이들의 임의의 조합과 같은 유전체 물질을 포함할 수 있다. 제1 절연 층(214) 및 제2 절연 층(227)은 각각 단층 구조 또는 다층 구조일 수 있다. 예를 들어, 제2 절연 층(227)은 실리콘 산화물 층 위에 실리콘 질화물 층을 포함할 수 있다. 실리콘 산화물 층은 제1 및 제2 접촉 층(221 및 223)과 접촉할 수 있고, 실리콘 질화물 층은 실리콘 산화물 층을 덮을 수 있다. 실리콘 산화물 층은 제1 및 제2 접촉 층 및 실리콘 질화물 층에 균형 잡힌 응력을 제공할 수 있다. 실리콘 질화물 층은 습기, 공기 및/또는 화학 물질과 같은 오염에 대해 원하는 절연을 제공할 수 있다. 접촉 구조(215), 접촉부(241), 제1 및 제2 접촉 층(221 및 223), 및 패드 아웃 상호연결(219)은 각각 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 규화물, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 접촉 구조(215), 접촉부(241), 및 패드 아웃 상호연결(219)은 각각 텅스텐을 포함할 수 있다.
도 3a 내지 도 3q는 본 개시의 일부 양상에 따라 3D 메모리 디바이스(200)를 형성하기 위한 제조 공정을 예시한다. 도 4는 본 개시의 일부 양상에 따른, 3D 메모리 디바이스(200)를 형성하기 위한 방법(400)의 순서도를 도시한다. 방법(400)에 도시된 동작들은 완전한 것은 아니며, 다른 동작들이 예시된 동작들의 전, 후 또는 사이에 수행될 수 있다는 것이 이해될 것이다. 또한, 일부 동작들은 동시에 또는 도 4에 도시된 것과 다른 순서로 수행될 수 있다.
도 4를 참조하면, 방법(400)은 코어 영역 및 비어레이 영역을 갖는 반도체 구조 위에 도핑되지 않은 비정질 실리콘 층이 형성되는 동작(402)에서 시작된다. 도 3a는 해당 구조를 예시한다.
도 3a에 도시된 바와 같이, 도핑되지 않은 비정질 실리콘 층(320)은 코어 영역(108) 및 비어레이 영역(110)을 갖는 반도체 구조(350) 상에 형성된다. 반도체 구조(350)는 3D 메모리 디바이스(200)의 일례일 수 있다. 도 3a에 도시된 바와 같이, 반도체 구조(350)는 본딩 인터페이스(309)에서 제2 반도체 구조와 본딩된 제1 반도체 구조의 일부를 포함할 수 있다. 제2 반도체 구조는 기판(302), 디바이스 층(304), 상호연결 층(305) 및 본딩 층(306)을 포함할 수 있다. 제1 반도체 구조의 일부는 본딩 층(308), 상호연결 층(310) 및 어레이 스택(312)을 포함할 수 있다. 어레이 스택(312)은 복수의 게이트 전도체 층(339) 및 복수의 유전체 층(340)을 인터리브한 것을 포함할 수 있다. 어레이 스택(312)은 또한 인터리브된 게이트 전도체 층(339) 및 유전체 층(340)에서 연장되는 NAND 메모리 스트링(317)의 어레이를 포함할 수 있다. 제1 반도체 구조는 또한 수직으로 연장되고 상호연결 층(310)에 결합된 하나 이상의 제1 접촉 부분(315-1)을 포함할 수 있다. 제1 접촉 부분(315-1)은 이어서 TSV의 하부(예컨대, 접촉 구조(215))를 형성할 수 있다. NAND 메모리 스트링(317)은 코어 영역(108)에 위치할 수 있고, 제1 접촉 부분(315-1)은 비어레이 영역(110)에 위치할 수 있다. 각 컴포넌트에 대한 상세한 설명은 도 2의 3D 메모리 디바이스(200)의 설명을 참조할 수 있으며, 여기서는 반복되지 않는다.
제1 반도체 구조를 형성하기 위해, 인터리브된 게이트 전도체 층 및 유전체 층을 포함하는 메모리 스택과 같은 스택 구조가 어레이 스택(312)을 형성하기 위해 제1 기판 상에 형성된다. 일부 실시예에서, 제1 기판은 실리콘과 같은 적합한 베이스 재료를 포함한다. 메모리 스택을 형성하기 위해, 일부 실시예에서, 인터리브된 희생 층(도시되지 않음) 및 유전체 층을 포함하는 유전체 스택(도시되지 않음)이 제1 기판 상에 형성된다. 일부 실시예에서, 각 희생 층은 실리콘 질화물 층을 포함하고, 각 유전체 층은 실리콘 산화물 층을 포함한다. 인터리브된 희생 층 및 유전체 층은 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD) 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 유전체 스택은 비어레이 영역(110)에서 복수의 계단을 형성하도록 반복적으로 패턴화될 수 있다. 그런 다음, 메모리 스택은 게이트 교체 공정, 예를 들어 유전체 층에 선택적인 희생 층의 습식/건식 에칭을 사용하여 희생 층을 전도체 층으로 교체하고 그 결과 리세스를 전도체 층으로 채우는 것에 의해 형성될 수 있다. 일부 실시예에서, 각 전도체 층은 W 층과 같은 금속 층을 포함한다. 메모리 스택은 또한 일부 예에서 게이트 교체 공정 없이 전도체 층(예를 들어, 도핑된 폴리실리콘 층)과 유전체 층(예를 들어, 실리콘 산화물 층)을 교대로 증착함으로써 형성될 수 있는 것으로 이해된다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층(예를 들어, 실리콘의 열 성장 국부 산화물(LOCOS))이 메모리 스택과 제1 기판 사이에 형성된다. 복수의 접촉 비아가 수직으로 연장되어 형성되고 계단 위에 안착되어 게이트 전도체 층(339)과 형성될 상호연결 층(310) 사이에 전기적 연결을 형성할 수 있다.
NAND 메모리 스트링(317)은 제1 기판 위에 형성될 수 있다. 각각의 NAND 메모리 스트링(317)은 유전체 스택(또는 제조 공정에 따라 메모리 스택)을 통해 수직으로 연장되어 제1 기판과 접촉한다. 일부 실시예에서, NAND 메모리 스트링(317)을 형성하는 제조 공정은 심부 반응성 이온 에칭(DRIE)과 같은 건식 에칭 및/또는 습식 에칭을 사용하여 유전체 스택(또는 메모리 스택)을 통과하며 제1 기판 내로 채널 홀을 형성하고, 후속하여 ALD, CVD, PVD 또는 이들의 임의의 조합과 같은 박막 증착 공정을 사용하여 메모리 필름(예, 터널링 층, 저장 층 및 차단 층)과 반도체 층과 같은 복수의 층으로 채널 홀을 충전하는 것을 포함한다.
일부 실시예에서, 상호연결 층(310)은 제1 기판 상의 NAND 메모리 스트링(317)의 어레이 상부에 형성된다. 상호연결 층(310)는 하나 이상의 ILD 층 내의 제1 복수의 상호연결을 포함할 수 있다. 상호연결 층(310)은 NAND 메모리 스트링(317)과 전기적 연결을 형성하기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 상호연결을 포함할 수 있다. 일부 실시예에서, 상호연결 층(310)은 복수의 공정에서 형성된 복수의 ILD 층 및 그 내의 상호연결을 포함한다. 예를 들어, 상호연결 층(310)의 상호연결은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 물질을 포함할 수 있다. 상호연결을 형성하기 위한 제조 공정에는 포토리소그래피, 화학적 기계적 연마(CMP), 습식/건식 에칭 또는 기타 적합한 공정도 포함될 수 있다. ILD 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다. 예시된 ILD 층 및 상호연결은 통칭하여 상호연결 층(310)으로 지칭될 수 있다. 일부 실시예에서, 상호연결 층(310) 내의 상호연결은 전도성 금속 재료들 사이에서 상대적으로 높은 열 예산을 갖는 W를 포함하며, 이는 이후의 고온 공정을 지속시킨다.
일부 실시예에서, 본딩 층(308)은 상호연결 층(310) 상부에 형성된다. 본딩 층(308)은 유전체로 둘러싸인 복수의 제1 본딩 접촉부(331)를 포함할 수 있다. 일부 실시예에서, 유전체 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 하나 이상의 박막 증착 공정에 의해 상호연결 층(310)의 상부 표면 상에 증착된다. 그런 다음, 패터닝 공정(예컨대, 유전체 층 내의 유전체 재료에 대한 포토리소그래피 및 건식/습식 에칭)을 사용하여 유전체 층을 통해 접촉 홀을 먼저 패터닝함으로써, 제1 본딩 접촉부(331)가 유전체 층을 통해 형성되고 상호연결 층(310)의 상호연결과 접촉할 수 있다. 접촉 홀은 전도체(예컨대, Cu)로 채워질 수 있다. 일부 구현에서, 접촉 홀을 채우는 것은 전도체를 증착하기 전에 접착 (글루) 층, 배리어 층 및/또는 시드 층을 증착하는 것을 포함한다.
제2 반도체 구조를 형성하기 위해, 디바이스 층(304)은 기판(302)(예컨대, 제2 기판) 상에 형성된다. 디바이스 층(304)은 기판(302) 상에 복수의 트랜지스터를 포함할 수 있다. 기판(302)은 단결정 실리콘을 갖는 실리콘 기판일 수 있다. 트랜지스터는 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP, 및 임의의 다른 적합한 공정을 포함하되 이에 국한되지 않는 복수의 공정에 의해 형성될 수 있다. 일부 실시예에서, 도핑된 영역은 이온 주입 및/또는 열 확산에 의해 기판(302) 내에 형성되며, 이는 예를 들어 트랜지스터의 웰 및 소스/드레인 영역으로서 기능한다. 일부 실시예에서, 절연 영역(예컨대, 얕은 트렌치 절연(STI))도 습식/건식 에칭 및 박막 증착에 의해 기판(302) 내에 형성된다. 트랜지스터는 NAND 메모리 스트링(317)을 제어하기 위한 주변 회로의 일부 또는 전부로서 기능할 수 있다. 트랜지스터를 제조하는 세부 사항은 트랜지스터의 종류에 따라 달라질 수 있으며, 따라서 용이한 설명을 위해 상세히 설명하지 않는 것으로 이해된다.
일부 실시예에서, 상호연결 층(305)은 기판(302) 상의 트랜지스터 상부에 형성된다. 상호연결 층(305)은 하나 이상의 ILD 층에 복수의 상호연결을 포함할 수 있다. 도 3에 도시된 바와 같이, 상호연결 층(305)은 디바이스 층(304)의 트랜지스터 상부에 형성될 수 있다. 상호연결 층(305)은 트랜지스터와 전기적 연결을 이루기 위해 복수의 ILD 층 내에 MEOL 및/또는 BEOL의 상호연결을 포함할 수 있다. 일부 실시예에서, 상호연결 층(305)은 복수의 공정에서 형성된 복수의 ILD 층 및 그 내의 상호연결을 포함한다. 일부 실시예에서, 어레이 스택(312)에서 연장되고 상호연결 층(305)의 상호연결에 결합된 제1 접촉 부분(315-1)이 비어레이 영역(110)에서 형성될 수 있다. 제1 접촉 부분(315-1)의 형성은 포토리소그래피, 에칭, 및 증착을 포함할 수 있다. 예를 들어, 제1 접촉 부분(315-1)과 상호연결 층(305) 내의 상호연결은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하되 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 재료를 포함할 수 있다. 상호연결을 형성하기 위한 제조 공정에는 포토리소그래피, CMP, 습식/건식 에칭 또는 기타 적합한 공정도 포함될 수 있다. ILD 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다. ILD 층 및 상호연결은 총칭하여 상호연결 층(305)으로 지칭될 수 있다. 일부 실시예에서, 상호연결 층(305) 내의 상호연결은 전도성 금속 재료들 사이에서 상대적으로 높은 열 예산을 갖는 W를 포함하며, 이는 이후의 고온 공정을 지속시킨다.
일부 실시예에서, 본딩 층(306)은 상호연결 층(305) 상부에 형성된다. 본딩 층(306)은 유전체로 둘러싸인 복수의 제2 본딩 접촉부(333)를 포함할 수 있다. 일부 실시예에서, 유전체 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하되 이에 국한되지 않는 하나 이상의 박막 증착 공정에 의해 상호연결 층(305)의 상부 표면 상에 증착된다. 그런 다음, 패터닝 공정(예컨대, 유전체 층 내의 유전체 재료에 대한 포토리소그래피 및 건식/습식 에칭)을 사용하여 유전체 층을 통해 접촉 홀을 먼저 패터닝함으로써, 제2 본딩 접촉부(333)가 유전체 층을 통해 형성되고 상호연결 층(305)의 상호연결과 접촉할 수 있다. 접촉 홀은 전도체(예컨대, Cu)로 채워질 수 있다. 일부 구현에서, 접촉 홀을 채우는 것은 전도체를 증착하기 전에 접착 (글루) 층, 배리어 층 및/또는 시드 층을 증착하는 것을 포함한다.
도 3a에 도시된 바와 같이, 제1 반도체 구조(예컨대, 어레이 스택(312) 및 이를 통해 형성된 NAND 메모리 스트링(317))는 거꾸로 뒤집혀 있다. 아래를 향하는 본딩 층(308)은 위를 향하는 본딩층(306)과 대면 방식으로, 즉 마주보는 방식으로 본딩되어 본딩 인터페이스(309)를 형성한다. 즉, 본딩 층(308) 및 본딩 층(306)의 제1 및 제2 본딩 접촉부는 본딩 인터페이스(309)에서 본딩된다. 일부 실시예에서, 처리 공정, 예를 들어 플라즈마 처리, 습식 처리 및/또는 국소 열 처리가 본딩 전에 본딩 표면에 적용된다. 본딩, 예를 들어 하이브리드 본딩의 결과로서, 본딩 인터페이스(309)의 대향측에 있는 제1 및 제2 본딩 접촉부(331 및 333)는 상호 혼합될 수 있다. 본딩 후에, 본딩 층(308) 내의 제1 본딩 접촉부(331)와 본딩 층(306) 내의 제2 본딩 접촉부(333)가 정렬되고 서로 접촉하여, 일부 실시예에 따르면, 어레이 스택(312) 및 이를 통해 형성된 NAND 메모리 스트링(317)이 본딩 인터페이스(309)를 가로지르는 본딩 접촉부를 통해 트랜지스터에 결합될 수 있다. 그런 다음, 제1 기판은 부분적으로 또는 완전히 제거되어 NAND 메모리 스트링(317)의 소스 단부를 노출시킬 수 있다. 일부 실시예에서, 제1 기판의 제거는 적절한 에칭 공정(예컨대, 건식 에칭 및/또는 습식 에칭) 및/또는 평탄화 공정(예컨대, 화학적 기계적 폴리싱 또는 CMP)을 포함한다. 제1 기판이 부분적으로 또는 완전히 제거된 본딩된 칩은 반도체 구조(350)로 지칭될 수 있다.
도핑되지 않은 비정질 실리콘 층(320)은 NAND 메모리 스트링(317)의 소스 단부가 노출되는 측면/표면 상의 반도체 구조(350) 상에 증착될 수 있다. 도핑되지 않은 비정질 실리콘 층(320)은 적어도 코어 영역(108) 내의 복수의, 예를 들어, 모든 NAND 메모리 스트링(317)의 소스 단부와 접촉할 수 있다. 일부 실시예에서, 도핑되지 않은 비정질 실리콘 층(320)은 비어레이 영역(110) 내의 적어도 하나, 예를 들어, 모든 제1 접촉 부분(315-1)을 덮고 접촉한다. 예를 들어, 도핑되지 않은 비정질 실리콘 층(320)은 코어 영역(108) 및 비어레이 영역(110)을 모두 덮을 수 있다. 일부 실시예에서, 도핑되지 않은 비정질 실리콘 층(320)은 저온 화학 기상 증착(CVD)과 같은 저온 증착 공정을 사용하여 증착된다. 예를 들어, 증착 온도는 섭씨 400도 내지 섭씨 450도 범위일 수 있다. 일부 실시예에서, 도핑되지 않은 비정질 실리콘 층(320)의 두께는 100nm 내지 600nm 범위이다. 다양한 실시예에서, 도핑되지 않은 비정질 실리콘 층(320)의 두께는 후속 국소 열 처리(예컨대, 레이저 어닐링 공정)가 선택된 영역을 완전히 변환할 수 있도록 바람직한 범위 내에 있도록 제어된다. 일부 실시예에서, 선택된 영역은 각각의 상부 표면으로부터 각각의 하부 표면으로 변환된다.
방법(400)은 동작(404)으로 진행되며, 여기서 비어레이 영역의 도핑되지 않은 비정질 실리콘 층의 제1 부분은 비전도체 층을 형성하기 위해 유지되고, 코어 영역의 도핑되지 않은 비정질 실리콘 층의 제2 부분은 이온 주입 공정을 사용하여 도핑된 비정질 실리콘 부분으로 변환된다. 도 3b-3d는 해당 구조를 보여준다.
도 3b에 도시된 바와 같이, 패턴화된 포토레지스트 층(351)은 도핑되지 않은 비정질 실리콘 층(320a)의 제1 부분과 도핑되지 않은 비정질 실리콘 층(320b)의 제2 부분을 노출시키도록 형성될 수 있다. 도핑되지 않은 비정질 실리콘 층(320b)의 제2 부분은 비어레이 영역(110) 내의 복수의, 예를 들어, 모든 제1 접촉 부분(315-1)을 덮을 수 있고, 도핑되지 않은 비정질 실리콘 층(320a)의 제1 부분은 코어 영역(108) 내의 모든 NAND 메모리 스트링(317)의 소스 단부를 덮을 수 있다. 도핑되지 않은 비정질 실리콘 층(320b)(또는 패턴화된 포토레지스트 층(351))의 제2 부분의 측면 치수(L1)는, 예를 들어, x-방향 및/또는 y-방향에서, 적어도 복수의, 예를 들어, 모든 제1 접촉 부분(315-1)을 덮기에 충분히 클 수 있다. 예를 들어, 측면 치수(L1)는 x-방향에서 비어레이 영역(110)의 측면 치수보다 작거나 같을 수 있다. 일부 실시예에서, 측면 치수(L1)는 계단실 영역의 측면 치수보다 작거나 같을 수 있다. 일부 실시예에서, 예를 들어, x 방향 및/또는 y 방향을 따른 측면 치수(L1)는 z 방향에서 도핑되지 않은 비정질 실리콘 층(320a)의 두께의 3배 이상일 수 있다. 일부 실시예에서, 도핑되지 않은 비정질 실리콘 층(320b)의 제2 부분의 면적은 모든 측면 방향에서 모든 제1 접촉 부분(315-1)의 전체 면적을 덮을 수 있다. 한편, 도핑되지 않은 비정질 실리콘 층(320a)의 제1 부분의 측면 치수(L2)는 모든 NAND 메모리 스트링(317)의 측면 치수보다 크거나 동일할 수 있다. 예를 들어, 도핑되지 않은 비정질 실리콘 층(320a)의 제1 부분의 면적은 모든 NAND 메모리 스트링(317)을 완전히 덮을 수 있고, 따라서 모든 NAND 메모리 스트링(317)의 총 면적과 같거나 더 클 수 있다. 일부 실시예에서, 측면 치수(L2)는 x-방향에서 코어 영역(108)의 측면 치수와 같거나 더 크다. 패턴화된 포토레지스트 층(351)은 도핑되지 않은 비정질 실리콘 층(320) 위에 포토레지스트 층을 코팅하고, 포토리소그래피 공정을 수행하여 도핑되지 않은 비정질 실리콘 층(320a)의 제1 부분 위에 있는 포토레지스트 층의 부분을 제거함으로써 형성될 수 있다.
도 3c에 도시된 바와 같이, 도핑되지 않은 비정질 실리콘 층(320a)의 제1 부분은 도핑된 비정질 실리콘 층(311a)으로 변환될 수 있다. 일부 실시예에서, 도핑되지 않은 비정질 실리콘을 도핑된 비정질 실리콘으로 변환하는 것은 이온 주입 공정을 포함한다. 일부 실시예에서, 도펀트는 예를 들어, 인 및/또는 비소를 포함하는 N-형 도펀트를 포함한다. 패턴화된 포토레지스트 층(351)에 의해 덮여 있는, 도핑되지 않은 비정질 실리콘 층(320b)의 제2 부분은 도핑되지 않은 상태로 유지될 수 있다. 도 3d에 도시된 바와 같이, 패턴화된 포토레지스트 층(351)은 예를 들어, 애싱 공정 및/또는 습식 에칭을 사용하여 제거될 수 있다. 도핑되지 않은 비정질 실리콘 층(320b)의 제2 부분은 비전도체 층(313)으로 지칭될 수 있다.
도 4를 다시 참조하면, 방법(400)은 동작(406)으로 진행되며, 여기서 도핑된 비정질 실리콘 층은 레이저 어닐링 공정을 사용하여 도핑된 폴리실리콘 층으로 변환된다. 도 3e는 해당 구조를 예시한다.
도 3e에 도시된 바와 같이, 도핑된 비정질 실리콘 층(311a)은 반도체 층(311)으로 지칭되는 도핑된 폴리실리콘 층으로 변환될 수 있다. 도핑된 비정질 실리콘을 도핑된 폴리실리콘으로 변환하는 것은 레이저 어닐링 공정과 같은 국소 열처리(local thermal treatment)를 포함할 수 있다. 국소 열 처리는 원하는 제어 영역에 한정될 수 있으며, 본딩 인터페이스(209)의 본딩 접촉부(331 및 333) 및 기타 구리 구조/상호연결과 같은 다른 열에 민감한 구조에 영향을 미치지 않을 것이다. 도핑된 비정질 실리콘 층(311a)은 국소 열 처리 동안 결정화되어 도핑된 폴리실리콘 층(예컨대, 반도체 층(311))을 형성할 수 있다. 일부 실시예에서, 레이저 어닐링 공정의 온도는 섭씨 1300도 내지 섭씨 1700도 범위일 수 있다. 일부 실시예에서, 레이저 어닐링 공정은 복수의 레이저 펄스를 포함하며, 각각의 펄스 시간은 100ns(즉, 나노초) 내지 300ns이다.
국소 열 처리, 예를 들어, 레이저 어닐링 공정은 도핑된 비정질 실리콘 층(311a)에 대해서만 수행되도록 제어될 수 있다. 반도체 층(211)의 측면 치수(L2)는 모든 NAND 메모리 스트링(317)의 총 측면 치수보다 크거나 동일할 수 있다. 예를 들어, 반도체 층(311)의 면적은 모든 NAND 메모리 스트링(317)을 완전히 덮을 수 있고, 따라서 모든 NAND 메모리 스트링(317)의 총 면적과 같거나 더 클 수 있다.
도 4를 다시 참조하면, 방법(400)은 동작(408)으로 진행되며, 여기서 비전도체 층 및 반도체 층 위에 제1 절연 층이 형성된다. 도 3f는 해당 구조를 예시한다.
도 3f에 도시된 바와 같이, 절연 재료는 반도체 층(311) 및 비전도체 층(313) 위에 증착되어, 제1 절연 층(314)을 형성할 수 있다. 유전체 재료와 같은 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시니트라이드 및/또는 다른 로우-k 유전체를 포함할 수 있다. 절연 재료는 CVD, PVD 및/또는 ALD와 같은 적절한 증착 방법을 사용하여 증착될 수 있다. 일부 실시예에서, 절연 재료의 증착은 ALD를 포함하지 않는다.
도 4를 다시 참조하면, 방법(400)은 동작(410)으로 진행되며, 여기서 복수의 제1 개구부가 비어레이 영역의 비전도체 층 및 제1 절연 층을 통해 형성되고, 하나 이상의 제2 개구부가 코어 영역의 제1 절연층에 형성된다. 도 3g-3j는 해당 구조를 보여준다.
도 3g-3j는 제1 개구부(도 3h에 도시된 360)와 제2 개구부(도 3j에 도시된 358)가 개별적으로, 예를 들어 상이한 패터닝 공정을 사용하여 형성되는 공정을 예시하고 있다. 도 3g에 도시된 바와 같이, 제1 패터닝된 포토레지스트 층(352)은 코어 영역(108) 및 비어레이 영역(110) 내의 제1 절연 층(314) 상에 먼저 형성될 수 있다. 일부 실시예에서, 제1 개구부(360)는 제2 개구부(358)를 제외한 제1 개구부(360)를 형성하기 위한 개구부(356)를 포함하는 제1 패턴화된 포토레지스트 층(352)을 사용하여 비전도체 층(313) 및 제1 절연 층(314)을 패터닝함으로써 먼저 형성될 수 있다. 도 3h에 도시된 바와 같이, 비전도체 층(313) 및 제1 절연 층(314)은 비어레이 영역(110)에서 제1 에칭 공정에 의해 에칭되어 각각의 제1 접촉 부분(315-1)과 각각 정렬된 제1 개구부(360)를 형성할 수 있다. 제1 패턴화된 포토레지스트 층(352)은 제거될 수 있다.
도 3i에 도시된 바와 같이, 포토레지스트 층의 다른 층이 제1 절연 층(314) 상에 스핀되어 제1 개구부(360)를 채우고, 그에 따라 각 제1 개구부(360)에 포토레지스트 부분(359)을 형성할 수 있다. 포토레지스트 층은 각각이 제1 절연 층(314)에 제2 개구부(358)를 형성하기 위한 하나 이상의 개구부(354)를 포함하는 제2 패턴화된 포토레지스트 층(353)을 형성하도록 패터닝될 수 있다. 제2 패턴화된 포토레지스트 층(353)을 에칭 마스크로 사용하는 제2 에칭 공정이 수행되어, 제1 절연 층(314)에 제2 개구부(358)를 형성할 수 있다. 그런 다음, 도 3j에 도시된 바와 같이, 제2 패턴화된 포토레지스트 층(353) 및 포토레지스트 부분(359)이 제거될 수 있다. 일부 실시예에서, 제1 에칭 공정 및 제2 에칭 공정은 각각 적절한 건식 에칭 및/또는 습식 에칭을 포함할 수 있다. 일부 실시예에서, 포토레지스트의 제거는 애싱 공정 및/또는 습식 에칭을 포함할 수 있다.
일부 다른 실시예에서, 제1 개구부(360) 및 제2 개구부(358)는 동일한 패터닝 공정에서 형성된다. 예를 들어, 제1 절연 층(314) 상에 형성되는 패터닝된 포토레지스트 층은 제1 개구부(360)를 형성하기 위한 하나 이상의 개구부 및 제2 개구부(358)를 형성하기 위한 하나 이상의 개구부를 포함할 수 있다. 개구부들은 각각 제1 절연 층(314)과 접촉할 수 있다. 일부 실시예에서, 하나 이상의 개구부는 각각 z-방향에서 각각의 제1 접촉 부분(315-1)과 정렬될 수 있고, 하나 이상의 개구부는 각각 NAND 메모리 스트링(317)의 소스 단부 상에 위치할 수 있다. 패턴화된 포토레지스트 층은 포토레지스트 층을 제1 절연 층(314) 위에 코팅하고 포토리소그래피 공정을 수행하여 개구부들을 형성함으로써 형성될 수 있다. 적절한 에칭 공정, 예를 들어 건식 에칭 및/또는 습식 에칭은 패턴화된 포토레지스트 층을 에칭 마스크로 사용하여 비전도체 층(313) 및 제1 절연 층(314)을 통해 복수의 제1 개구부(360)를 형성하도록 수행될 수 있되 각각의 제1 개구부(360)는 제각기의 제1 접촉 부분(315-1)과 접촉하도록 한다. 동일한 에칭 공정에서, 하나 이상의 제2 개구부(358)가 제1 절연 층(314) 내에서 반도체 층(311)과 접촉하도록 형성된다. 패턴화된 포토레지스트 층은 예를 들어, 애싱 공정 및/또는 습식 에칭을 사용하여 제거될 수 있다.
도 4를 다시 참조하면, 방법(400)은 동작(412)으로 진행되며, 여기서 제2 접촉 부분이 각각의 제1 개구부 내에 형성되고 제3 접촉 부분이 각각의 제2 개구부 내에 형성된다. 도 3k는 대응하는 구조를 예시한다.
도 3k에 도시된 바와 같이, 제2 접촉 부분(315-2)은 각각의 제1 개구부(360)에 형성되고, 제3 접촉 부분(341)은 각각의 제2 개구부(358)에 형성된다. 제2 접촉 부분(315-2) 각각은 제각기의 제1 접촉 부분(315-1)과 접촉할 수 있다. 일부 실시예에서, 각각의 제1 접촉 부분(315-1) 및 각각의 제2 접촉 부분(315-2)은 접촉 구조(315), 예를 들어, TSC를 형성할 수 있다. 제2 및 제3 접촉 부분(315-2 및 341) 각각은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 제2 및 제3 접촉 부분(315-2 및 341)은 제2 및 제3 개구부(360 및 358)를 채우기 위한 전도성 물질 층을 증착하고, 제1 절연층(314) 상에 있는 잉여 전도성 물질을 제거하기 위한 리세스 에칭(예를 들어, 블랭크 에칭)을 수행함으로써 형성될 수 있다. 일부 실시예에서, 전도성 물질의 증착은 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 조합을 포함한다. 리세스 에칭은 적절한 건식 에칭 및/또는 습식 에칭을 포함할 수 있다.
도 4를 다시 참조하면, 방법(400)은 동작(414)으로 진행되며, 여기서 제1 접촉 층은 제2 접촉 부분에 전도성으로 연결되도록 형성되고, 제2 접촉 층은 제3 접촉 부분에 전도성으로 연결되도록 형성된다. 도 3l-3n은 해당 구조를 예시한다.
도 3l에 도시된 바와 같이, 접촉 재료 층(362)은 제2 접촉 부분(315-2) 및 제3 접촉 부분(341)과 접촉하며 형성될 수 있다. 접촉 재료 층(362)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 규화물, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 접촉 재료 층(362)은 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 조합을 사용하여 증착될 수 있다.
도 3m에 도시된 바와 같이, 패턴화된 포토레지스트 층(364)은 접촉 재료 층(362) 상에 형성될 수 있다. 패터닝된 포토레지스트 층(364)은 제3 접촉 부분(341)(예를 들어, NAND 메모리 스트링들(317))에 전도성으로 연결된 접촉 재료 층(362)의 일부를, 접촉 구조(315)에 전도성으로 연결된 접촉 재료 층(362)의 다른 부분으로부터 분리하도록 접촉 재료 층(362)을 패터닝하기 위한 하나 이상의 개구부(366)를 포함할 수 있다. 일부 실시예에서, x-y 평면에서, 개구부(366)는 제3 접촉 부분(341)과 접촉 구조(315) 사이에 위치할 수 있고 접촉 재료 층(362)과 접촉할 수 있다. 패턴화된 포토레지스트 층(364)은 접촉 재료 층(362)에 걸쳐 포토레지스트 층을 회전시키고 포토리소그래피 공정을 사용하여 포토레지스트 층을 패터닝함으로써 형성될 수 있다.
도 3n에 도시된 바와 같이, 제1 접촉 층(321)은 제2 접촉 부분(315-2)(또는 접촉 구조(315))에 전도성으로 연결되고, 제2 접촉 층(323)은 제3 접촉 부분(341)에 전도성으로 연결되도록 형성된다. 제1 접촉 층(321)은 제1 및 제2 접촉 층(321 및 323) 사이에서 이들을 분리하기 위한 하나 이상의 개구부(325)에 의해 제2 접촉 층(323)으로부터 분리될 수 있다. 개구부(325)는 패턴화된 포토레지스트 층(364)을 에칭 마스크로 사용하여 접촉 재료 층(362)을 에칭함으로써 형성될 수 있다. 일부 실시예에서, 접촉 재료 층(362)의 에칭은 적절한 건식 에칭 및/또는 습식 에칭을 포함한다. 그런 다음, 패턴화된 포토레지스트 층(364)은 애싱 공정을 사용하여 제거될 수 있다.
도 4를 다시 참조하면, 방법(400)은 동작(416)으로 진행되며, 여기서 제1 패드 아웃 상호연결은 제1 접촉 층에 전도성으로 연결되고 제2 패드 아웃 상호연결은 제2 접촉 층에 전도성으로 연결된다. 도 3o-3q는 해당 구조를 예시한다.
도 3o에 도시된 바와 같이, 유전체 재료는 하나 이상의 유전체 층을 형성하기 위해 제1 및 제2 접촉 층(321 및 323) 상에 증착될 수 있다. 유전체 재료는 제1 및 제2 접촉 층(321 및 323) 사이에 절연을 제공하기 위해 개구부(325)를 채울 수 있다. 일부 실시예에서, 제1 유전체 재료는 제1 및 제2 접촉 층(321)과 접촉하여 증착되고 개구부(325)를 충전하여 제1 유전체 층(327)을 형성한다. 제2 유전체 재료는 제1 유전체 층(327) 위에 증착되어, 제2 유전체 층(329)을 형성할 수 있다. 일부 실시예에서, 제1 유전체 층(327)은 실리콘 산화물을 포함하고, 제2 유전체 층(329)은 실리콘 질화물을 포함한다. 제1 유전체 재료 및 제2 유전체 재료의 증착은 각각 CVD, PVD, ALD, 또는 이들의 조합을 포함할 수 있다.
도 3p에 도시된 바와 같이, 패턴화된 포토레지스트 층(368)은 제2 유전체 층(329) 상에 형성될 수 있다. 패턴화된 포토레지스트 층(368)은 제1 및 제2 유전체 층(327 및 329)을 패터닝하고 패드 아웃 상호연결을 형성하기 위한 하나 이상의 개구부(370)를 포함할 수 있다. 일부 실시예에서, 개구부(370)는 각각 접촉 구조(315) 및 제3 접촉 부분(341) 상부에 위치할 수 있다. 패턴화된 포토레지스트 층(368)은 제2 유전체 층(329) 위에 걸쳐 포토레지스트 층을 회전시키고 포토리소그래피 공정을 사용하여 포토레지스트 층을 패터닝함으로써 형성될 수 있다. 제1 및 제2 유전체 층(327 및 329)은 패턴화된 포토레지스트 층(368)을 에칭 마스크로 사용하여 에칭되어, 제1 및 제2 유전체 층(327 및 329)에 각각의 개구부(도시되지 않음)를 형성할 수 있다. 적어도 하나의 개구부는 제1 접촉 층(321)과 접촉할 수 있고, 적어도 하나의 개구부는 제2 접촉 층(323)과 접촉할 수 있다. 패턴화된 포토레지스트 층(368)은 애싱 공정을 사용하여 제거될 수 있다.
도 3q에 도시된 바와 같이, 복수의 패드 아웃 상호연결(319)이 개구부 내에 형성된다. 패드 아웃 상호연결(319)은 제1 접촉 층(321)과 접촉하는 적어도 하나의 제1 패드 아웃 상호연결(319)과, 제2 접촉 층(323)과 접촉하는 적어도 하나의 제2 패드 아웃 상호연결(319)를 포함할 수 있다. 패드 아웃 상호연결(319)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 규화물, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 패드 아웃 상호연결(319)는 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 조합을 사용하여 증착될 수 있다. 일부 실시예에서, 리세스 에칭(예컨대, 건식 에칭 및/또는 습식 에칭)은 증착 후에 수행되어 제2 유전체 층(329) 상의 임의의 과잉 전도성 물질을 제거한다.
도 5는 본 개시의 일부 양상에 따른 메모리 디바이스를 갖는 시스템(500)의 블록 다이어그램을 도시한다. 시스템(500)은 휴대 전화, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿, 차량 컴퓨터, 게임 콘솔, 프린터, 위치 확인 디바이스, 웨어러블 전자 디바이스, 스마트 센서, 가상 현실(VR) 디바이스, 증강 현실(AR) 디바이스, 또는 내부에 저장소를 갖는 임의의 다른 적합한 전자 디바이스일 수 있다. 도 5에 도시된 바와 같이, 시스템(500)은 호스트(508), 및 하나 이상의 메모리 디바이스(504) 및 메모리 제어기(506)를 갖는 메모리 시스템(502)을 포함할 수 있다. 호스트(508)는 중앙 처리 장치(CPU)와 같은 전자 디바이스의 프로세서 또는 애플리케이션 프로세서(AP)와 같은 시스템 온 칩(SoC)일 수 있다. 호스트(508)는 메모리 디바이스(504)와 데이터를 송수신하도록 구성될 수 있다.
메모리 디바이스(504)는 3D 메모리 디바이스(200)와 같이 본원에 개시된 임의의 메모리 디바이스일 수 있다. 일부 실시예에서, 각 메모리 디바이스(504)는 메모리 셀의 어레이, 메모리 셀의 어레이의 주변 회로를 포함한다. 메모리 셀의 어레이 및 주변 회로는 위에서 상세히 설명한 바와 같이 서로 다른 평면에서 서로 적층된다.
메모리 제어기(506)는 메모리 디바이스(504) 및 호스트(508)에 결합되고, 일부 실시예에 따르면, 메모리 디바이스(504)를 제어하도록 구성된다. 메모리 제어기(506)는 메모리 디바이스(504)에 저장된 데이터를 관리하고 호스트(508)와 통신할 수 있다. 일부 실시예에서, 메모리 제어기(506)는 보안 디지털(SD) 카드, 컴팩트 플래시(CF) 카드, 범용 직렬 버스(USB) 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 휴대폰 등과 같은 전자 디바이스에서 사용하기 위한 기타 미디어와 같은 낮은 듀티 사이클 환경에서 동작하도록 설계된다. 일부 구현에서, 메모리 제어기(506)는 스마트폰, 태블릿, 랩톱 컴퓨터 등과 같은 모바일 디바이스용 데이터 저장소 및 기업용 저장 어레이로 사용되는 높은 듀티 사이클 환경의 SSD 또는 임베디드 멀티미디어 카드(eMMC)에서 작동하도록 설계된다. 메모리 제어기(506)는 메모리 디바이스(504)의 동작(예컨대, 읽기, 지우기 및 프로그램 동작)을 제어하도록 구성될 수 있다. 일부 실시예에서, 메모리 제어기(506)는 제1 주변 회로 및 제2 주변 회로를 통해 메모리 셀의 어레이를 제어하도록 구성된다. 메모리 제어기(506)는 또한 불량 블록 관리, 가비지 컬렉션, 논리-물리 주소 변환, 웨어 레벨링(wear leveling) 등을 포함하되 이에 한정되지 않는 메모리 디바이스(504)에 저장되거나 저장될 데이터와 관련된 다양한 기능을 관리하도록 구성될 수 있다. 일부 실시예에서, 메모리 제어기(506)는 메모리 디바이스(504)로부터 읽거나 메모리 디바이스(504)에 기록되는 데이터와 관련하여 오류 정정 코드(ECC)를 처리하도록 더 구성된다. 메모리 제어기(506)는 메모리 디바이스(504)를 포맷하는 것과 같은 다른 적절한 기능도 수행할 수 있다. 메모리 제어기(506)는 특정 통신 프로토콜에 따라 외부 디바이스(예컨대, 호스트(508))와 통신할 수 있다. 예를 들어, 메모리 제어기(506)는 USB 프로토콜, MMC 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(advanced technology attachment) 프로토콜, 직렬 ATA 프로토콜, 병렬 ATA 프로토콜, SCSI(small computer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, IDE(integrated drive electronics) 프로토콜, Firewire 프로토콜 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 외부 디바이스와 통신할 수 있다.
메모리 제어기(506) 및 하나 이상의 메모리 디바이스(504)는 다양한 유형의 저장 디바이스에 통합될 수 있으며, 예를 들어 UFS(universal Flash storage) 패키지 또는 eMMC 패키지와 같은 동일한 패키지에 포함될 수 있다. 즉, 메모리 시스템(502)은 상이한 유형의 최종 전자 제품으로 구현 및 패키징될 수 있다. 도 6a에 도시된 바와 같은 일례에서, 메모리 제어기(506) 및 단일 메모리 디바이스(504)는 메모리 카드(602)에 통합될 수 있다. 메모리 카드(602)는 PC 카드(PCMCIA, personal computer memory card international association), CF 카드, 스마트 미디어(smart media, SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(602)는 메모리 카드(602)를 호스트(예를 들어, 도 5의 호스트(508))와 결합시키는 메모리 카드 커넥터(604)를 더 포함할 수 있다. 도 6b에 도시된 바와 같은 또 다른 예에서, 메모리 제어기(506) 및 다수의 메모리 디바이스(504)는 SSD(606)에 통합될 수 있다. SSD(606)는 SSD(606)를 호스트(예를 들어, 도 5의 호스트(508))와 결합시키는 SSD 커넥터(608)를 더 포함할 수 있다. 일부 구현에서, SSD(606)의 저장 용량 및/또는 동작 속도는 메모리 카드(602)의 저장 용량 및/또는 동작 속도보다 더 크고 빠르다.
본 개시의 일 양상에 따르면, 3D 메모리 디바이스는 제1 반도체 구조 및 제1 반도체 구조와 본딩된(bonded) 제2 반도체 구조를 포함한다. 제1 반도체 구조는 NAND 메모리 스트링의 어레이, NAND 메모리 스트링 어레이의 소스 단부와 접촉하는 반도체 층, 반도체 층과 정렬된 비전도체 층, 및 비전도체 층 내의 접촉 구조를 포함한다. 비전도체 층은 접촉 구조를 반도체 층으로부터 전기적으로 절연한다. 제2 반도체 구조는 트랜지스터를 포함한다.
일부 구현에서, 비전도체 층은 반도체 층과 접촉하는 단일 층이다.
일부 구현에서, 제1 반도체 구조는 비전도체 층을 통과하는 제2 접촉 구조를 더 포함한다. 비전도체 층은 접촉 구조와 제2 접촉 구조를 서로 절연한다. 비전도체 층은 접촉 구조와 제2 접촉 구조를 반도체 층으로부터 절연한다.
일부 실시예에서, 반도체 층은 제1 반도체 구조의 코어 영역에 위치하며, 비전도체 층은 제1 반도체 구조의 비어레이 영역에 위치한다.
일부 구현에서, 비전도체 층은 제1 반도체 구조의 계단실 영역에 위치한다.
일부 구현에서, 비전도체 층은 제1 반도체 구조의 계단실 영역 외부에 위치한다.
일부 구현에서, 비전도체 층은 비전도성 물질을 포함한다.
일부 구현에서, 비전도체 층은 도핑되지 않은 비정질 실리콘을 포함한다.
일부 구현에서, 비전도체 층의 면적은 복수의 접촉 구조가 형성되는 면적보다 크고 비어레이 영역보다 작거나 동일하다.
일부 실시예에서, 반도체 층과 비전도체 층은 100nm 내지 600nm 범위의 동일한 두께를 갖는다.
일부 구현에서, 반도체 층은 도핑된 폴리실리콘을 포함한다.
일부 구현에서, 반도체 층의 면적은 모든 NAND 메모리 스트링이 형성되는 면적보다 크거나 동일하다.
일부 구현에서, 제1 반도체 구조는 패드 아웃 상호연결 층을 더 포함하고, 제2 반도체 구조는 기판을 더 포함한다.
본 개시의 또 다른 양상은 코어 영역과 비어레이 영역을 갖는 제1 반도체 구조를 포함하는 3D 메모리 디바이스를 제공한다. 제1 반도체 구조는 코어 영역의 서브 영역에 있는 NAND 메모리 스트링의 어레이, NAND 메모리 스트링 어레이의 소스 단부와 접촉하는 반도체 층, 비어레이 영역에 있는 비전도체 층, 및 비전도체 층 내에 있는 그리고 비어레이 영역의 다른 서브 영역에 있는 복수의 접촉 구조를 포함한다. 비전도체 층은 접촉 구조를 반도체 층으로부터 전기적으로 절연한다. 3D 메모리 디바이스는 제1 반도체 구조와 본딩된 제2 반도체 구조를 포함한다. 제2 반도체 구조는 트랜지스터를 포함한다.
일부 구현에서, 비전도체 층은 단일 층이다.
일부 구현에서, 비전도체 층의 면적은 다른 서브 영역의 면적보다 크거나 같고 비어레이 영역의 면적보다 작거나 같으며, 비전도체 층은 접촉 구조들을 서로 절연한다.
일부 구현에서, 반도체 층의 면적은 서브 영역의 면적과 같거나 더 크다.
일부 구현에서, 비전도체 층은 비전도성 물질을 포함한다.
일부 구현에서, 비전도체 층은 도핑되지 않은 비정질 실리콘을 포함한다.
일부 구현에서, 반도체 층과 비전도체 층은 100nm 내지 600nm 범위의 동일한 두께를 갖는다.
일부 구현에서, 반도체 층은 도핑된 폴리실리콘을 포함한다.
일부 구현에서, 제1 반도체 구조는 패드 아웃 상호연결 층을 더 포함하고, 제2 반도체 구조는 기판을 더 포함한다.
본 개시의 또 다른 양상은 3D 메모리 디바이스를 형성하는 방법을 제공한다. 이 방법은 제1 반도체 구조와 제2 반도체 구조를 함께 본딩(bonding)하는 것을 포함하며, 제1 반도체 구조는 코어 영역과 비어레이 영역을 갖는다. 이 방법은 또한 제1 반도체 구조의 코어 영역 및 비어레이 영역 위에 도핑되지 않은 비정질 실리콘 층을 증착하는 단계와, 도핑되지 않은 비정질 실리콘 층의 제1 부분을 도핑된 폴리실리콘 층으로 변환하는 단계와, 비어레이 영역에 도핑되지 않은 비정질 실리콘 층의 제2 부분을 유지하는 단계와, 도핑되지 않은 비정질 실리콘 층의 제2 부분에 제1 접촉 부분을 형성하는 단계를 포함한다. 제1 접촉 부분은 제1 반도체 구조 내의 제2 접촉 부분과 접촉한다.
일부 실시예에서, 이 방법은 도핑되지 않은 비정질 실리콘 층의 제1 부분을 도핑된 비정질 실리콘 층으로 변환하고, 도핑된 비정질 실리콘 층을 도핑된 폴리실리콘 층으로 변환하는 단계를 더 포함한다.
일부 실시예에서, 도핑된 비정질 실리콘 층의 제1 부분을 변환하는 것은 도핑된 비정질 실리콘 층의 제1 부분에 국소 열처리를 수행하는 것을 포함한다.
일부 구현에서, 국소 열 처리는 레이저 어닐링 공정을 포함한다.
일부 구현에서, 레이저 어닐링 공정은 섭씨 1300도 내지 섭씨 1700도 범위의 어닐 온도를 가지며, 각각 펄스 시간이 100ns 내지 300nm인 복수의 레이저 펄스를 포함한다.
일부 실시예에서, 도핑되지 않은 비정질 실리콘 층은 저온 증착 공정을 사용하여 증착되고, 도핑되지 않은 비정질 실리콘 층을 도핑된 비정질 실리콘 층으로 변환하는 것은 이온 주입 공정을 수행하는 것을 포함한다.
일부 구현에서, 도핑된 비정질 실리콘 층은 인 또는 비소 중 적어도 하나를 포함하는 N-형 도펀트로 도핑된다.
일부 구현에서, 제1 반도체 구조를 형성하는 것은 기판 상에 NAND 메모리 스트링의 어레이 및 제1 접촉 부분을 형성하고 기판을 얇게(thinning) 하여 NAND 메모리 스트링의 소스 단부를 노출시키는 것을 포함한다.
일부 구현에서는, 도핑되지 않은 비정질 실리콘 층이 NAND 메모리 스트링의 소스 단부와 접촉하도록 증착된다.
일부 실시예에서, 이 방법은 도핑되지 않은 비정질 실리콘 층의 제2 부분과 도핑된 폴리실리콘 층 위에 절연 층을 형성하는 것을 더 포함한다.
일부 실시예에서, 이 방법은 비어레이 영역에 제1 개구부를 형성하는 것을 더 포함한다. 제1 개구부는 절연 층과 도핑되지 않은 비정질 실리콘 층의 제2 부분을 관통하며 제2 접촉 부분을 노출시킨다. 이 방법은 또한 코어 영역에 제2 개구부를 형성하는 것을 포함한다. 제2 개구부는 절연 층을 통과하고 도핑된 폴리실리콘 층을 노출시킨다. 이 방법은 또한 제1 개구부에 제1 접촉 부분을 형성하고 제2 개구부에 제3 접촉 부분을 형성하는 단계를 더 포함한다. 제3 접촉 부분은 도핑된 폴리실리콘 층과 접촉한다.
일부 실시예에서, 제1 개구부와 제2 개구부는 동일한 패터닝 공정에서 형성된다.
일부 실시예에서, 이 방법은 비전도체 층 위에, 제1 접촉 부분에 전도성으로 연결된 제1 접촉 층 및 제3 접촉 부분에 전도성으로 연결된 제2 접촉 층을 형성하는 것을 더 포함한다. 제1 접촉 층과 제2 접촉 층은 서로 절연되어 있다. 이 방법은 제1 접촉 층과 제2 접촉 층 위에 패드 아웃 상호연결 층을 형성하는 것을 더 포함한다. 패드 아웃 상호연결 층은 제1 접촉 층 및 제2 접촉 층에 전도성으로 연결된 각각의 접촉 구조를 포함한다.
일부 실시예에서, 제2 반도체 구조를 형성하는 것은 각각의 기판 상에 주변 회로를 형성하는 것을 포함한다. 주변 회로는 복수의 트랜지스터를 포함한다.
본 개시의 또 다른 양상은 데이터를 저장하도록 구성된 메모리 디바이스를 포함하는 시스템을 제공한다. 메모리 디바이스는 NAND 메모리 스트링의 어레이, NAND 메모리 스트링의 어레이의 소스 단부와 접촉하는 반도체 층, 반도체 층과 접촉하는 비전도체 층, 및 비전도체 층 내의 접촉 구조를 갖는 제1 반도체 구조를 포함한다. 비전도체 층은 접촉 구조를 반도체 층으로부터 전기적으로 절연한다. 메모리 디바이스는 또한 제1 반도체 구조와 본딩되고 트랜지스터를 갖는 제2 반도체 구조를 포함한다. 이 시스템은 또한 메모리 디바이스에 결합되고 주변 회로를 통해 NAND 메모리 스트링의 어레이를 제어하도록 구성된 메모리 제어기를 포함한다.
특정 구현에 관한 전술한 설명은 다양한 적용에 대해 용이하게 변경 및/또는 조정될 수 있다. 따라서, 이러한 조정 및 변경은 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 구현의 등가물의 의미 및 범위 내에 있는 것으로 의도된다.
본 개시의 범위는 위에서 설명한 예시적인 구현들 중 임의의 것에 의해 제한되어서는 안되며, 후속하는 청구범위 및 그 등가물에 의해서만 정의되어야 한다.

Claims (37)

  1. 3차원(3D) 메모리 디바이스로서,
    제1 반도체 구조와,
    상기 제1 반도체 구조와 본딩되며(bonded), 트랜지스터를 포함하는 제2 반도체 구조를 포함하되,
    상기 제1 반도체 구조는,
    NAND 메모리 스트링의 어레이와,
    상기 NAND 메모리 스트링의 어레이의 소스 단부와 접촉하는 반도체 층과,
    상기 반도체 층과 정렬된 비전도체 층과,
    상기 비전도체 층 내의 접촉 구조를 포함하고,
    상기 비전도체 층은 상기 접촉 구조를 상기 반도체 층으로부터 전기적으로 절연하는,
    3D 메모리 디바이스.
  2. 제1항에 있어서,
    상기 비전도체 층은 상기 반도체 층과 접촉하는 단일 층인,
    3D 메모리 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 반도체 구조는 상기 비전도체 층을 관통하는 제2 접촉 구조를 더 포함하고,
    상기 비전도체 층은 상기 접촉 구조와 상기 제2 접촉 구조를 서로 절연하며,
    상기 비전도체 층은 상기 접촉 구조와 상기 제2 접촉 구조를 상기 반도체 층으로부터 절연하는,
    3D 메모리 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 층은 상기 제1 반도체 구조의 코어 영역에 위치하며,
    상기 비전도체 층은 상기 제1 반도체 구조의 비어레이 영역에 위치하는,
    3D 메모리 디바이스.
  5. 제4항에 있어서,
    상기 비전도체 층은 상기 제1 반도체 구조의 계단실 영역(staircase region) 내에 위치하는,
    3D 메모리 디바이스.
  6. 제4항에 있어서,
    상기 비전도체 층은 상기 제1 반도체 구조의 계단실 영역 외부에 위치하는,
    3D 메모리 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 비전도체 층은 비전도성 물질을 포함하는,
    3D 메모리 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 비전도체 층은 도핑되지 않은 비정질 실리콘을 포함하는,
    3D 메모리 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 비전도체 층의 면적(area)은 복수의 접촉 구조가 형성되는 면적보다 크고 비어레이 영역보다 작거나 동일한,
    3D 메모리 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 반도체 층과 상기 비전도체 층은 100nm 내지 600nm 범위의 동일한 두께를 갖는,
    3D 메모리 디바이스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체 층은 도핑된 폴리실리콘을 포함하는,
    3D 메모리 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 반도체 층의 면적은 모든 상기 NAND 메모리 스트링이 형성되는 면적보다 크거나 동일한,
    3D 메모리 디바이스.
  13. 제13항에 있어서,
    상기 제1 반도체 구조는 패드 아웃 상호연결 층을 더 포함하고,
    상기 제2 반도체 구조는 기판을 더 포함하는,
    3D 메모리 디바이스.
  14. 3차원(3D) 메모리 디바이스로서,
    코어 영역과 비어레이 영역을 갖는 제1 반도체 구조와,
    상기 제1 반도체 구조와 본딩되며, 트랜지스터를 포함하는 제2 반도체 구조를 포함하며,
    상기 제1 반도체 구조는,
    상기 코어 영역의 서브 영역에 있는 NAND 메모리 스트링의 어레이와,
    상기 NAND 메모리 스트링의 어레이의 소스 단부와 접촉하는 반도체 층과,
    상기 비어레이 영역에 있는 비전도체 층과,
    상기 비전도체 층 내에 그리고 상기 비어레이 영역의 다른 서브 영역 내에 있는 복수의 접촉 구조를 포함하되,
    상기 비전도체 층은 상기 접촉 구조를 상기 반도체 층으로부터 전기적으로 절연하는,
    3D 메모리 디바이스.
  15. 제14항에 있어서,
    상기 비전도체 층은 단일 층인,
    3D 메모리 디바이스.
  16. 제14항 또는 제15항에 있어서,
    상기 비전도체 층의 면적은 상기 다른 서브 영역의 면적과 같거나 더 크고 상기 비어레이 영역의 면적보다 작거나 같으며,
    상기 비전도체 층은 상기 접촉 구조를 서로 절연하는,
    3D 메모리 디바이스.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 반도체 층의 면적은 상기 서브 영역의 면적과 같거나 더 큰,
    3D 메모리 디바이스.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 비전도체 층은 비전도성 물질을 포함하는,
    3D 메모리 디바이스.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 비전도체 층은 도핑되지 않은 비정질 실리콘을 포함하는,
    3D 메모리 디바이스.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    상기 반도체 층과 상기 비전도체 층은 100nm 내지 600nm 범위의 동일한 두께를 갖는,
    3D 메모리 디바이스.
  21. 제14항 내지 제20항 중 어느 한 항에 있어서,
    상기 반도체 층은 도핑된 폴리실리콘을 포함하는,
    3D 메모리 디바이스.
  22. 제14항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조는 패드 아웃 상호연결 층을 더 포함하고,
    상기 제2 반도체 구조는 기판을 더 포함하는,
    3D 메모리 디바이스.
  23. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
    제1 반도체 구조와 제2 반도체 구조를 함께 본딩(bonding)하는 단계- 상기 제1 반도체 구조는 코어 영역과 비어레이 영역을 가짐 -와,
    상기 제1 반도체 구조의 상기 코어 영역 및 상기 비어레이 영역 위에 도핑되지 않은 비정질 실리콘 층을 증착하는 단계와,
    상기 도핑되지 않은 비정질 실리콘 층의 제1 부분을 도핑된 폴리실리콘 층으로 변환하는 단계와,
    상기 비어레이 영역에서 상기 도핑되지 않은 비정질 실리콘 층의 제2 부분을 유지하는 단계와,
    상기 도핑되지 않은 비정질 실리콘 층의 상기 제2 부분에 제1 접촉 부분을 형성하는 단계- 상기 제1 접촉 부분은 상기 제1 반도체 구조 내의 제2 접촉 부분과 접촉함 -를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  24. 제23항에 있어서,
    상기 도핑되지 않은 비정질 실리콘 층의 상기 제1 부분을 도핑된 비정질 실리콘 층으로 변환하는 단계와,
    상기 도핑된 비정질 실리콘 층을 상기 도핑된 폴리실리콘 층으로 변환하는 단계를 더 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  25. 제24항에 있어서,
    상기 도핑된 비정질 실리콘 층의 상기 제1 부분을 변환하는 단계는 상기 도핑된 비정질 실리콘 층의 상기 제1 부분에 국소 열처리를 수행하는 것을 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  26. 제25항에 있어서,
    상기 국소 열 처리는 레이저 어닐링 공정을 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  27. 제26항에 있어서,
    상기 레이저 어닐링 공정은 섭씨 1300도 내지 섭씨 1700도 범위의 어닐링 온도를 가지며, 각각 펄스 시간이 100ns 내지 300nm인 복수의 레이저 펄스를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  28. 제24항 내지 제27항 중 어느 한 항에 있어서,
    상기 도핑되지 않은 비정질 실리콘 층은 저온 증착 공정을 사용하여 증착되고,
    상기 도핑되지 않은 비정질 실리콘 층을 상기 도핑된 비정질 실리콘 층으로 변환하는 단계는 이온 주입 공정을 수행하는 것을 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  29. 제28항에 있어서,
    상기 도핑된 비정질 실리콘 층은 인 또는 비소 중 적어도 하나를 포함하는 N-형 도펀트로 도핑된,
    3D 메모리 디바이스를 형성하는 방법.
  30. 제23항 내지 제29항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조를 형성하는 단계는,
    기판 위에 NAND 메모리 스트링의 어레이 및 상기 제1 접촉 부분을 형성하는 단계와,
    상기 기판을 얇게(thinning) 하여 상기 NAND 메모리 스트링의 소스 단부를 노출시키는 단계를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  31. 제30항에 있어서,
    상기 도핑되지 않은 비정질 실리콘 층은 상기 NAND 메모리 스트링의 소스 단부와 접촉하도록 증착된,
    3D 메모리 디바이스를 형성하는 방법.
  32. 제23항 내지 제31항 중 어느 한 항에 있어서,
    상기 도핑되지 않은 비정질 실리콘 층의 상기 제2 부분과 상기 도핑된 폴리실리콘 층 위에 절연 층을 형성하는 단계를 더 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  33. 제32항에 있어서,
    상기 비어레이 영역에 제1 개구부- 상기 제1 개구부는 상기 절연 층과 상기 도핑되지 않은 비정질 실리콘 층의 상기 제2 부분을 관통하며 상기 제2 접촉 부분을 노출시킴 -와,
    상기 코어 영역에 제2 개구부- 상기 제2 개구부는 상기 절연 층을 통과하며 상기 도핑된 폴리실리콘 층을 노출시킴 -와,
    상기 제1 개구부에 상기 제1 접촉 부분을 그리고 상기 제2 개구부에 제3 접촉 부분- 상기 제3 접촉 부분은 상기 도핑된 폴리실리콘 층과 접촉함 -
    을 형성하는 단계를 더 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  34. 제33항에 있어서,
    상기 제1 개구부와 상기 제2 개구부는 동일한 패터닝 공정에서 형성된,
    3D 메모리 디바이스를 형성하는 방법.
  35. 제34항에 있어서,
    상기 비전도체 층 위에, 상기 제1 접촉 부분에 전도성으로 연결된 제1 접촉 층 및 상기 제3 접촉 부분에 전도성으로 연결된 제2 접촉 층을 형성하는 단계- 상기 제1 접촉 층과 상기 제2 접촉 층은 서로 절연되어 있음 -와,
    상기 제1 접촉 층과 상기 제2 접촉 층 위에 패드 아웃 상호연결 층을 형성하는 단계- 상기 패드 아웃 상호연결 층은 상기 제1 접촉 층 및 상기 제2 접촉 층에 전도성으로 연결된 각각의 접촉 구조를 포함함 -를 더 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  36. 제23항 내지 제35항 중 어느 한 항에 있어서,
    상기 제2 반도체 구조를 형성하는 단계는 각각의 기판 상에 주변 회로를 형성하는 것을 포함하되, 상기 주변 회로는 복수의 트랜지스터를 포함하는,
    3D 메모리 디바이스를 형성하는 방법.
  37. 시스템으로서,
    데이터를 저장하도록 구성된 메모리 디바이스를 포함하고, 상기 메모리 디바이스는,
    제1 반도체 구조로서,
    NAND 메모리 스트링의 어레이와,
    상기 NAND 메모리 스트링의 어레이의 소스 단부와 접촉하는 반도체 층과,
    상기 반도체 층과 접촉하는 비전도체 층과,
    상기 비전도체 층 내의 접촉 구조를 포함하되, 상기 비전도체 층은 상기 접촉 구조를 상기 반도체 층으로부터 전기적으로 절연하는, 상기 제1 반도체 구조와,
    상기 제1 반도체 구조와 본딩되고 트랜지스터를 갖는 제2 반도체 구조와,
    상기 메모리 디바이스에 결합되고 주변 회로를 통해 상기 NAND 메모리 스트링의 어레이를 제어하도록 구성된 메모리 제어기를 포함하는,
    시스템.
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