CN113924645A - 三维存储器器件及其形成方法 - Google Patents

三维存储器器件及其形成方法 Download PDF

Info

Publication number
CN113924645A
CN113924645A CN202180003147.4A CN202180003147A CN113924645A CN 113924645 A CN113924645 A CN 113924645A CN 202180003147 A CN202180003147 A CN 202180003147A CN 113924645 A CN113924645 A CN 113924645A
Authority
CN
China
Prior art keywords
layer
contact
semiconductor
memory device
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180003147.4A
Other languages
English (en)
Inventor
张明康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN113924645A publication Critical patent/CN113924645A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在某些方面中，一种三维(3D)存储器器件包括第一半导体结构和与第一半导体结构键合的第二半导体结构。第一半导体结构包括NAND存储器串的阵列、与NAND存储器串的阵列的源极端接触的半导体层、与半导体层对准的非导电层、以及非导电层中的接触结构。非导电层使接触结构与半导体层电绝缘。第二半导体结构包括晶体管。

Description

三维存储器器件及其形成方法
技术领域
本公开涉及存储器器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺使平面存储器单元缩小到了更小的尺寸。但是，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高。因此，平面存储器单元的存储密度接近上限。
三维(three-dimensional，3D)存储器架构能够解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。
发明内容
本公开的一个方面提供了一种3D存储器器件，其包括第一半导体结构和与第一半导体结构键合的第二半导体结构。第一半导体结构包括NAND存储器串的阵列、与NAND存储器串的阵列的源极端接触的半导体层、与半导体层对准的非导电层、以及非导电层中的接触结构。非导电层使接触结构与半导体层电绝缘。第二半导体结构包括晶体管。
本公开的另一个方面提供了一种3D存储器器件，其包括具有核心区和非阵列区的第一半导体结构。第一半导体结构包括核心区的子区域中的NAND存储器串的阵列、与NAND存储器串的阵列的源极端接触的半导体层、非阵列区中的非导电层、以及在非导电层中和非阵列区的另一子区域中的多个接触结构。非导电层使接触结构与半导体层电绝缘。3D存储器器件包括与第一半导体结构键合的第二半导体结构。第二半导体结构包括晶体管。
本公开的另一方面提供了一种用于形成3D存储器器件的方法。方法包括将第一半导体结构与第二半导体结构键合到一起，第一半导体结构具有核心区和非阵列区。方法还包括：在第一半导体结构的核心区和非阵列区之上沉积未掺杂非晶硅层；将未掺杂非晶硅层的第一部分转化成掺杂多晶硅层；保留未掺杂非晶硅层的在非阵列区中的第二部分；以及在未掺杂非晶硅层的第二部分中形成第一接触部分。第一接触部分与第一半导体结构中的第二接触部分接触。
本公开的另一个方面提供了一种包括被配置为存储数据的存储器器件的系统。该存储器器件包括第一半导体结构，第一半导体结构具有包括NAND存储器串的阵列、与NAND存储器串的阵列的源极端接触的半导体层、与半导体层接触的非导电层、以及非导电层中的接触结构。非导电层使接触结构与半导体层电绝缘。存储器器件还包括与第一半导体结构键合并且具有晶体管的第二半导体结构。系统还包括存储器控制器，存储器控制器耦合至存储器器件并且被配置为通过外围电路控制NAND存储器串的阵列。
附图说明
被并入本文并形成说明书的部分的附图示出了本公开的各个方面并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够实现和使用本公开。
图1A示出了根据本公开的一些方面的3D存储器器件的截面的示意图。
图1B示出了根据本公开的一些方面的3D存储器器件的概览。
图1C示出了图1A和图1B中的3D存储器器件的示例的侧视图。
图2示出了根据本公开的一些方面的图1A和图1B中的3D存储器器件的示例的侧视图。
图3A-3Q示出了根据本公开的一些方面的用于形成图2中的3D存储器器件的制造工艺。
图4示出了根据本公开的一些方面的用于形成图2中的3D存储器器件的方法的流程图。
图5示出了根据本公开的一些方面的具有存储器器件的示例性系统的框图。
图6A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的图示。
图6B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(solid-state drive，SSD)的图示。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到说明的目的。照此，可以使用其他配置和布置，而不脱离本公开的范围。而且，还可以在各种各样的其他应用中采用本公开。可以按照未在附图中具体描绘的方式对本公开中描述的功能和结构特征做出彼此组合、调整和修改，使得这些组合、调整和修改处于本公开的范围内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中使用的术语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将诸如“一”、“一个”或“该”的术语理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将术语“基于”理解为未必意在传达排他的一组因素，并且相反，可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上”，“在……上”不仅包含直接处于某物上的含义，还包含在某物上且其间具有中间特征或层的含义，“在……以上”或者“在……之上”不仅包含在某物以上或之上的含义，还包含在某物以上或之上且其间没有中间特征或层的含义(即，直接处于某物上)。
此外，文中为了便于说明可以采用空间相对术语，诸如，“下面”、“以下”、“下部”、“以上”、“上部”等，以描述一个要素或特征与其他单个或多个要素或单个或多个特征的如图所示的关系。空间相对术语意在包含除了附图所描绘的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述符。
文中使用的术语“层”可以指包括具有厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的区域，该层的厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何成对水平平面之间，或者位于顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿渐缩表面延伸。衬底可以是层，可以在其中包括一个或多个层，并且/或者可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直互连通道(过孔)接触部)以及一个或多个电介质层。
在3D存储器器件中，外围电路和存储器单元阵列沿垂直方向设置在不同平面(级、层级)中，即堆叠在彼此之上，以缩小外围电路的平面芯片尺寸以及该存储器器件的总芯片尺寸。在3D存储器器件中，存储器单元是通过NAND存储器串与字线的相交形成的。NAND存储器串被形成为在存储器堆叠体(例如，导电/电介质层对)中垂直延伸，并且NAND存储器串的源极端与起着用于对NAND存储器串施加源极电压的源极接触部的部分的作用的半导体层发生接触。在3D NAND闪速存储器器件中，存储器堆叠体与外围电路往往通过键合集成到一起。
为了形成3D存储器器件中的(例如，处于存储器单元阵列与外围电路之间的)和/或3D存储器器件外的(例如，处于3D NAND闪速存储器器件与外部电路之间的)电连接，往往形成穿硅接触(through-silicon contact，TSC)。为了使TSC与该半导体层绝缘，往往使该半导体层的与NAND存储器串接触的部分与该半导体层的被TSC延伸穿过的部分断开连接。绝缘部分被形成在该半导体层的这两个部分之间，以实现绝缘。与此同时，在该半导体层中形成相应的绝缘间隔体，从而通过该相应的绝缘间隔体使各TSC与该半导体层绝缘。该绝缘间隔体和绝缘部分往往是通过对该半导体层图案化以形成开口并且以电介质材料填充开口而形成的。由于这些开口的小的临界尺寸的原因，电介质材料的沉积往往包括原子层沉积(atomic layer deposition，ALD)。这种制造工艺由于光刻、蚀刻和沉积的高花费的原因而具有高成本。与此同时，开口的小的临界尺寸可能使形成开口的蚀刻工艺具有不合乎需要的复杂性，并且开口与TSC之间的精确对准也是具有挑战性的。
为了解决前述问题中的一者或多者，本公开提供了3D存储器器件的结构和制造方法，其中，增大要形成使TSC与该半导体层绝缘的非导电层的开口的临界尺寸，并且省略形成该开口的蚀刻工艺。可以降低使半导体层的不同部分绝缘的成本和困难。具有核心区和非阵列区的该3D存储器器件包括处于核心区中的多个NAND存储器串以及处于非阵列区中的一个或多个TSC。半导体层与核心区中的NAND存储器串的源极端接触。根据本公开，代替形成使每一TSC与该半导体层绝缘的相应的绝缘间隔体，可以形成使多个TSC与该半导体层绝缘的单个非导电层。该非导电层的横向宽度大到足以使任何(例如，所有)TSC与该半导体层绝缘。该非导电层可以形成于需要绝缘并且离开NAND存储器串的源极端的任何适当位置处。例如，该非导电层可以形成在非阵列区中。该非导电层与该半导体层横向接触，并且具有与该半导体层相同的厚度。在一些实施方式中，该非导电层包括非导电材料，诸如，未掺杂非晶硅。
不同于包括光刻工艺和蚀刻工艺的现有图案化技术，本公开的非导电层的形成包括沉积一层非导电材料并且保留非阵列区中的非导电材料。例如，首先在非阵列区和核心区中沉积未掺杂非晶硅层。未掺杂非晶硅层的处于核心区中的部分(与NAND存储器串的源极端接触)经历掺杂工艺，从而被转化成掺杂非晶硅部分。在一些实施方式中，使用离子注入工艺将未掺杂非晶硅层的该部分转化成掺杂非晶硅部分。然后使用局部热处理(诸如，激光退火工艺)将该掺杂非晶硅部分转化成掺杂多晶硅层，例如，半导体层。于是，未掺杂非晶硅层的其余部分(未掺杂并且未处理的)起着用于使TSC与该半导体层和NAND存储器串绝缘的非导电层的作用。未掺杂非晶硅层的未受处理部分的区域可以充当非导电层，该非导电层覆盖所要绝缘的任何TSC并且不与NAND存储器串的源极端重叠。该非导电层可以进一步被图案化，从而使TSC能够延伸穿过该非导电层。
在本公开的制造工艺中，非导电层的形成利用了用于形成该半导体层的材料。在一些实施方式中，未掺杂非晶硅层(非导电的)被沉积到核心区和非阵列区两者中。未掺杂非晶硅能够提供TSC与该半导体层之间的预期绝缘。不需要沉积额外的绝缘材料来形成该非导电层。相应地，在形成该非导电层之后，不需要额外的蚀刻工艺来去除任何多余的绝缘材料。该半导体层的临界尺寸是合乎需要的大尺寸，从而能够精确地控制激光束用于退火工艺。与现有的图案化技术相比，能够降低图案化的难度和成本。该非导电层的增大的面积还可以降低3D存储器器件的寄生容量。
图1A示出了根据本公开的一些方面的3D存储器器件100的截面的示意图。图1B示出了根据本公开的一些方面的3D存储器器件100的概览。3D存储器器件100表示键合的芯片的示例。在一些实施方式中，3D存储器器件100的部件中的至少一些(例如，存储器单元阵列和外围电路)并行地单独形成于不同衬底上，并且之后联结起来形成了键合的芯片(本文中称为“并行工艺”的工艺)。
应当指出，在本公开的附图中添加x轴、y轴和z轴是为了进一步示出半导体器件的部件的空间关系。半导体器件(例如，3D存储器器件100)的衬底包括两个沿x方向和y方向(即，横向方向或宽度方向)横向延伸的横向表面(例如，顶表面和底表面)。x方向是3D存储器器件100的字线方向，y方向是3D存储器器件100的位线方向，并且z方向垂直于x-y平面。在一些实施方式中，z方向是NAND存储器串垂直延伸所沿的NAND方向。如文中所使用的，当半导体器件的衬底沿z方向(垂直方向或厚度方向)处于该半导体器件的最低平面中时，该半导体器件的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“以上”还是“以下”是沿z方向相对于该衬底确定的。在本公开中将通篇采用用于描述空间关系的该相同的概念。
3D存储器器件100可以包括含有存储器单元的阵列(本文又称为“存储器单元阵列”)的第一半导体结构102。在一些实施方式中，存储器单元阵列包括NAND闪速存储器单元阵列。为了便于描述，可以采用NAND闪速存储器单元阵列作为描述本公开中的存储器单元阵列的示例。但是应当理解，存储器单元阵列不限于NAND闪速存储器单元阵列，并且可以包括任何其他适当类型的存储器单元阵列，诸如NOR闪速存储器单元阵列、相变存储器(phasechange memory，PCM)单元阵列、电阻式存储器单元阵列、磁存储器单元阵列、自旋转移矩(spin transfer torque，STT)存储器单元阵列，仅举几个例子。
第一半导体结构102可以是NAND闪速存储器器件，其中，存储器单元是以3D NAND存储器串的阵列和/或二维(two-dimensional，2D)NAND存储器单元的阵列的形式提供的。NAND存储器单元可以被组织成页或指，页或指继而被组织成块，在块中，每一NAND存储器单元耦合至被称为位线(bit line，BL)的单独线。NAND存储器单元中的具有同一垂直位置的所有单元可以经由控制栅极由字线(word line，WL)耦合。在一些实施方式中，存储器片存储区含有通过同一条位线耦合的某一数量的块。第一半导体结构102可以包括一个或多个存储器片存储区，并且执行所有的读取/编程(写入)/擦除操作所需的外围电路可以包括在第二半导体结构104中。
在一些实施方式中，NAND存储器单元的阵列是2D NAND存储器单元的阵列，2DNAND存储器单元的每者包括浮栅晶体管。根据一些实施方式，2D NAND存储器单元的阵列包括多个2D NAND存储器串，该多个2DNAND存储器串的每者包括多个串联连接(类似于NAND门)的存储器单元和两个选择晶体管。根据一些实施方式，每一2D NAND存储器串布置在衬底上的同一平面(即，本文被称为平直二维(2D)表面，不同于本公开中的术语“存储器片存储区”)中。在一些实施方式中，NAND存储器单元的阵列是3D NAND存储器串的阵列，这些3DNAND存储器串的每者在半导体层以上垂直延伸(处于3D中)穿过堆叠体结构(例如，存储器堆叠体)。根据3D NAND技术(例如，存储器堆叠体中的层/层级的数量)，3D NAND存储器串通常包括某一数量的NAND存储器单元，这些NAND存储器单元的每者包括浮栅晶体管或电荷捕获晶体管。
如图1A中所示，3D存储器器件100还可以包括第二半导体结构104，第二半导体结构104具有第一半导体结构102中的存储器单元阵列的外围电路。外围电路(又称为控制和感测电路)可以包括用于促进存储器单元阵列的操作的任何适当的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、I/O电路、电荷泵、电压源或电压发生器、电流或电压参考、上文提及的功能电路的任何部分(例如，子电路)或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。第二半导体结构104中的外围电路可以使用互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)技术，例如，该技术可以在任何适当技术节点中采用逻辑工艺实施。
如图1A中所示，根据一些实施方式，第一半导体结构102和第二半导体结构104在不同平面中堆叠在彼此之上。因此，第一半导体结构102中的存储器单元阵列和第二半导体结构104中的外围电路可以在不同平面中堆叠在彼此之上，从而与所有外围电路都设置在同一平面中的存储器器件相比，缩小了3D存储器器件100的平面尺寸。如图1A中所示，在一些实施方式中，第一半导体结构102处于第二半导体结构104以上，并且包括用于焊盘引出目的的焊盘引出互连层。可以形成在第一半导体结构102中延伸的TSV，从而在存储器器件100中的部件(例如，外围电路和/或存储器单元阵列)与任何外部电路系统之间提供电连接。
如图1A中所示，3D存储器器件100进一步包括垂直处于第一半导体结构102和第二半导体结构104之间的键合界面106。键合界面106可以是通过如下文所详述的任何适当键合技术形成的两个半导体结构之间的界面，该技术诸如是混合键合、阳极键合、熔融键合、转移键合、粘合剂键合、共晶键合，仅举几个例子。可以通过跨越键合界面106的互连部(例如，键合接触部)执行第一半导体结构102中的存储器单元阵列与第二半导体结构104中的外围电路之间的数据传送。如图1A中所示，在一些实施方式中，沿z方向，存储器单元阵列处于键合界面106以上，并且外围电路处于键合界面106以下。
如下文详细描述的，第一半导体结构102和第二半导体结构104的一些可以是通过并行工艺单独制造的(并且在一些实施方式中是并行制造的)，因而制造第一半导体结构102和第二半导体结构104中的一者的热预算不对制造第一半导体结构102和第二半导体结构104中的另一者的工艺构成限制。此外，可以形成跨越键合界面106的大量互连部(例如，键合接触部和/或层间过孔(inter-layer via，ILV)/穿衬底过孔(through substratevia，TSV))，从而在相邻的半导体结构102和104之间建立直接的短距离(例如，微米级或亚微米级)电连接。
图1B示出了根据本公开的一些方面的存储器器件100的概览。具体地，图1B在x-y平面中示出了第一半导体结构102中的核心区108和非阵列区110。在一些实施方式中，存储器单元阵列形成在核心区108中，并且TSC形成在非阵列区110中。在一些实施方式中，非阵列区110位于核心区108的外围或者包围核心区108。非阵列区110可以表示形成TSC所在的任何区域。例如，非阵列区110可以是离开存储器单元阵列的区域，例如，阶梯区。在各种实施方式中，其他区域可以被包括在非阵列区110中，但不是阶梯区的部分。在一些实施方式中，在x-y平面中，非阵列区110和核心区108不彼此重叠。
图1C示出了作为存储器器件100的示例的3D存储器器件103的部分的侧视图。该3D存储器器件包括在键合界面109处彼此键合的第一半导体结构105和第二半导体结构107。第一半导体结构105是第一半导体结构102的示例，并且第二半导体结构107是第二半导体结构104的示例。第一半导体结构105包括多个NAND存储器串117、多个TSC 115、半导体层111和多个焊盘引出互连部119。位于核心区108中的NAND存储器串117的源极端与半导体层的第一部分111-1接触。半导体层的第二部分111-2通过绝缘部分113与半导体层的第一部分111-1绝缘/断开连接，绝缘部分113包括电介质材料，该电介质材料诸如是氧化硅。TSC115位于非阵列区110中并且延伸穿过半导体层的第二部分111-2。焊盘引出互连部119可以导电连接至3D存储器器件103中的部件，用于焊盘引出目的。每一TSC 115处于半导体层的第二部分111-2中的相应的绝缘间隔体121中(例如，穿过该间隔体)。绝缘间隔体121包括与绝缘部分113相同的材料，例如，氧化硅。
绝缘部分113和绝缘间隔体121是通过对半导体层111图案化以形成相应的开口并且以电介质材料填充开口而形成的。该图案化工艺往往包括光刻工艺和随后的蚀刻工艺。用于形成绝缘间隔体121的开口与TSC 115精确对准。由于绝缘部分113和绝缘间隔体121的小的临界尺寸的原因，电介质材料往往是使用ALD沉积的。因而，形成3D存储器器件103的制造工艺可能是有挑战性的且成本高的。
图2在x-z平面中示出了根据本公开的一些方面的示例性3D存储器器件200的部分的侧视图。根据一些实施方式，3D存储器器件200可以是存储器器件100的示例，并且是包括沿垂直方向(例如，z方向)在不同平面中堆叠的第一半导体结构203和第二半导体结构207的键合的芯片。根据一些实施方式，第一半导体结构203和第二半导体结构207在位于他们之间的键合界面209处键合。应当指出，图2、图3A-3N、图4A和图4B中所示的部件意在用于示出相对位置，而并非指明3D存储器器件200中的实际电连接。
如图2中所示，第一半导体结构203和第二半导体结构207可以在键合界面209处按照面对面方式彼此键合。第二半导体结构207可以包括衬底202以及处于衬底202以上并与衬底202接触的器件层204。衬底202可以包括硅(例如，单晶硅，c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(silicon on insulator，SOI)、绝缘体上锗(germanium oninsulator，GOI)或者任何其他适当的半导体材料。在一些实施方式中，元件202表示半导体层，该半导体层可以通过减薄衬底而形成。在一些实施方式中，衬底202包括单晶硅。在一些实施方式中，器件层204包括外围电路(图中未示出细节)。外围电路可以包括诸如驱动电路的高压(high voltage，HV)电路以及诸如页缓冲器电路和逻辑电路的低压(low voltage，LV)电路。在一些实施方式中，外围电路包括与衬底202(或者适用情况下的半导体层202)接触的多个晶体管。这些晶体管可以包括本文公开的任何晶体管，诸如平面晶体管和3D晶体管。
在一些实施方式中，第二半导体结构207进一步包括处于器件层204以上的互连层205，以传递通往和来自器件层204中的外围电路的电信号。如图2中所示，互连层205可以垂直处于键合界面209与器件层204(包括外围电路的晶体管)之间。互连层205可以包括多个互连部，包括横向线和过孔。如本文所用，术语“互连”可以宽泛地包括任何适当类型的互连部，诸如中道工序(middle-end-of-line，MEOL)互连部和后道工序(back-end-of-line，BEOL)互连部。互连可以耦合至器件层204中的外围电路的晶体管。互连层205可以进一步包括一个或多个层间电介质(interlayer dielectric，ILD)层(又称为“金属间电介质(intermetal dielectric，IMD)层”)，横向线和过孔可以形成于ILD层中。也就是说，互连层205可以包括处于多个ILD层中的横向线和过孔。在一些实施方式中，器件层204中的器件通过互连层205中的互连部彼此耦合。互连层205中的互连部可以包导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或W、Co、Cu、Al、硅化物的任何组合。互连层205中的ILD层可以包括电介质材料，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质的任何组合。在一些实施方式中，互连层205中的互连部包括W，在导电金属材料中，W具有相对高的热预算(与高温工艺兼容)和良好质量(较少缺陷，例如，孔隙)。
如图2中所示，第二半导体结构207可以进一步包括在键合界面209处位于互连层205以上并与互连层205接触的键合层206。键合层206可以包括多个键合接触部233以及隔离键合接触部233的电介质。键合接触部233可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或W、Co、Cu、Al、硅化物的任何组合。在一些实施方式中，键合层206的键合接触部233包括Cu。键合层206的其余区域可以采用电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或氧化硅、氮化硅、氮氧化硅、低k电介质的任何组合。键合层206中的键合接触部233和周围电介质可以用于混合键合(又称为“金属/电介质混合键合”)，混合键合是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且可以同时获得金属-金属(例如，Cu到Cu)键合和电介质-电介质(例如，SiO2到SiO2)键合。
如图2中所示，第一半导体结构102可以进一步包括处于键合界面209处的键合层208，例如，键合层208相对于第二半导体结构207中的键合层206处于键合界面209的相反侧上。键合层208可以包括多个键合接触部231以及电隔离键合接触部231的电介质。键合接触部231可以包括导电材料，诸如，Cu。键合层208的其余区域可以是采用电介质材料形成的，诸如，氧化硅。键合层208中的键合接触部231和周围电介质可以用于混合键合。在一些实施方式中，键合界面209是键合层208和206相遇并键合的地方。在实践中，键合界面209可以是包括键合层206的顶表面和键合层208的底表面的具有一定厚度的层。例如，可以基于键合接触部231和233的相对位置(例如，移位)区分出键合界面。
如图2中所示，第一半导体结构203可以进一步包括处于键合层208以上并与键合层208接触的互连层210，以传递电信号。互连层210可以包括多个互连部，诸如MEOL互连部和BEOL互连部。在一些实施方式中，互连层210中的互连部还包括诸如位线接触部和字线接触部的局部互连部。互连层210可以进一步包括一个或多个ILD层，横向线和过孔可以形成于所述ILD层中。互连层210中的互连部可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或W、Co、Cu、Al、硅化物的任何组合。互连层210中的ILD层可以包括电介质材料，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或氧化硅、氮化硅、氮氧化硅、低k电介质的任何组合。
如图2中所示，第一半导体结构203可以包括处于互连层210以上并且与互连层210接触的存储器单元阵列，诸如，NAND存储器串217的阵列。在一些实施方式中，互连层210垂直位于NAND存储器串217与键合界面209之间。根据一些实施方式，每一NAND存储器串217垂直延伸穿过多对栅极导电层239和电介质层240。堆叠的并且交错的栅极导电层239和电介质层240在文中又被称为堆叠体结构，例如，存储器堆叠体212。根据一些实施方式，存储器堆叠体212中的交错的栅极导电层239和电介质层240沿垂直方向交替。每一栅极导电层239可以包括被粘合剂层包围的栅极电极(栅极线)以及栅极电介质层。粘合剂层可以包括导电材料，诸如，氮化钛(TiN)，导电材料能够提高栅极电极与栅极电介质层之间的粘合度。栅极导电层239的栅极电极可以作为字线横向延伸，栅极电极结束于存储器堆叠体212的一个或多个阶梯结构处。位于作为非阵列区110的部分的阶梯区中的阶梯结构可以与用于对栅极导电层239施加电压的多个字线接触部237接触。
存储器堆叠体212中的由栅极导电层239和电介质层240构成的对的数量可以是决定存储器单元阵列中的存储器单元的数量的因素之一。栅极导电层239可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物、或钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物的任何组合。在一些实施方式中，每一栅极导电层239包括金属层，诸如，钨层。在一些实施方式中，每一栅极导电层239包括掺杂多晶硅层。每一栅极导电层239可以包括围绕存储器单元的控制栅极。
如图2所示，每一NAND存储器串217包括垂直延伸穿过存储器堆叠体212的沟道结构。在一些实施方式中，沟道结构包括以一种或多种半导体材料(例如，作为半导体沟道)和一种或多种电介质材料(例如，作为存储器膜)填充的沟道孔。在一些实施方式中，半导体沟道包括硅，诸如，多晶硅。在一些实施方式中，存储器膜是包括遂穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构可以具有圆柱形状(例如，柱形形状)。根据一些实施方式，半导体沟道、遂穿层、存储层和阻挡层按此顺序从柱的中心朝向柱的外表面径向布置。遂穿层可以包括氧化硅、氮氧化硅、或氧化硅、氮氧化硅的任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或氮化硅、氮氧化硅、硅的任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质、或氧化硅、氮氧化硅、高介电常数(高k)电介质的任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(oxide/siliconoxynitride/silicon oxide，ONO)的复合层。沟道结构可以进一步包括处于NAND存储器串217的漏极端上的沟道插塞。沟道插塞可以包括多晶硅并且可以与半导体沟道接触。在一些实施方式中，每一NAND存储器串217是“电荷捕获”型NAND存储器串。应当理解，NAND存储器串217不限于“电荷捕获”型NAND存储器串，并且在其他示例中可以是“浮栅”型NAND存储器串。
根据一些实施方式，NAND存储器串217没有处于其源极端上的任何半导体插塞。相反，3D存储器器件200包括处于存储器堆叠体212以上并且与存储器堆叠体212接触的半导体层211。半导体层211可以在每一NAND存储器串217的源极端与沟道结构的半导体沟道的侧壁接触。半导体层211可以包括半导体材料，诸如，掺杂多晶硅。在一些实施方式中，半导体层211掺有N型掺杂剂，诸如磷和/或砷。半导体层211的厚度可以处于100nm到600nm的范围中。在一些实施方式中，半导体层211和处于缝隙结构中的源极接触部(例如，阵列公共源极(array common source)或ACS，未示出)可以一起充当耦合至NAND存储器串217的源极端的源极线(未示出)的部分，用于(例如)在擦除操作期间向NAND存储器串217的源极端施加擦除电压。
非导电层213可以与半导体层横向对准(例如，沿z方向处于与之相同的高度上)，并且可以具有与半导体层211相同的厚度。在一些实施方式中，非导电层213与半导体层211接触。部分或完全位于核心区108中的半导体层211可以处于NAND存储器串217的源极端以上并且与源极端接触。半导体层211的面积可以足够大，例如，大于或等于形成所有NAND存储器串217所在的总面积(例如，核心区108的子区域)，从而与所有NAND存储器串217的源极端接触。非导电层213的面积可以足够大，例如，大于或等于部分或全部接触结构215的总面积(例如，非阵列区110的子区域)。在一些实施方式中，非导电层213从半导体层211的边界向非阵列区110的外侧周缘横向延伸。在一些实施方式中，非导电层213的顶表面与半导体层211的顶表面共面，并且非导电层213的底表面与半导体层211的底表面共面。非导电层213可以包括非导电材料，诸如，未掺杂非晶硅。在一些实施方式中，非导电层213是在x-y平面中包括一致的介质/材料的单个绝缘层。也就是说，非导电层213可以不在任何两个接触结构215之间断开连接。
如图2中所示，第一半导体结构203可以进一步包括垂直延伸穿过非导电层213的一个或多个接触结构215。在一些实施方式中，接触结构215将互连层210中的互连部耦合至焊盘引出互连层216中的焊盘引出互连部219，以促进通过第一半导体结构203的电连接。接触结构215可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或W、Co、Cu、Al、硅化物的任何组合。在一些实施方式中，接触结构215包括W。在一些实施方式中，接触结构215每者可以是具有微米量级或几十微米量级(例如，1μm到100μm之间)的深度(例如，沿z方向的长度)的TSV。
如图2中所示，接触结构215可以位于第一半导体结构203的非阵列区110中，或者可以处于离开NAND存储器串217的位置。在一些实施方式中，非导电层213可以部分或完全位于非阵列区110中，从而提供至少一个接触结构215与半导体层211的绝缘。在一些实施方式中，非导电层213位于3D存储器器件200的阶梯区中。在一些其他实施方式中，非导电层213位于阶梯区外，但是位于非阵列区110中。在一些实施方式中，非导电层213沿x方向和/或y方向的宽度足够大，以围绕非阵列区110中的多个(例如，所有)接触结构215，从而使非导电层213中/包围的所有接触结构215都与半导体层211绝缘。在各种实施方式中，非导电层213可以在x-y平面中离开NAND存储器串217的源极端，并且希望非导电层213的宽度和/或面积可以大，从而使最大数量的接触结构215绝缘。例如，非导电层213的面积可以大于或者等于接触结构215所处的总面积。非导电层213在x-y平面中的正交投影可以覆盖多个(例如，所有)接触结构215。在一些实施方式中，非导电层213位于非阵列区110中。在各种实施方式中，非导电层213的正交投影至少部分地与阶梯区重叠。在一些实施方式中，非导电层213的正交投影不与核心区108重叠。在一些实施方式中，绝缘层213的正交投影与核心区108部分重叠。在一些实施方式中，非导电层213的深度与宽度之比小于或等于1/3。例如，该比值小于或等于1/5。
如图2中所示，第一半导体结构203可以进一步包括处于半导体层211以上并且与半导体层211接触的焊盘引出互连层216。在一些实施方式中，半导体层211垂直(例如，沿z方向)位于焊盘引出互连层216和NAND存储器串217之间。焊盘引出互连层216可以包括处于半导体层211和非导电层213以上并且与它们接触的第一绝缘层214、处于半导体层211以上并且与半导体层211接触的多个接触部241、处于接触结构215以上并且与接触结构215接触的第一接触层221、处于接触部241以上并且与接触部241接触的第二接触层223、处于第一接触层221和第二接触层223以上并且与它们接触的第二绝缘层227、以及处于第二绝缘层227中的多个焊盘引出互连部219(例如，接触焊盘)。在一些实施方式中，采用导电连接至接触结构215的焊盘引出互连部219来驱动器件层204中的外围电路中的晶体管。在一些实施方式中，采用导电连接至NAND存储器串217的焊盘引出互连部219来提供用于存储器单元的操作(诸如擦除、写入和读取)的电压。
第一绝缘层214可以提供接触结构215与接触部241之间的绝缘。与接触结构215和相应的焊盘引出互连部219接触的第一接触层221可以在接触结构215和相应的焊盘引出互连部219之间提供电连接。与接触部241和相应的焊盘引出互连部219接触的第二接触层223可以在NAND存储器串217的源极端和相应的焊盘引出互连部219之间提供电连接。第一接触层221和第二接触层223可以彼此绝缘，例如，通过一个或多个绝缘部分225绝缘。在一些实施方式中，焊盘引出互连部219能够在3D存储器器件200与外部器件之间传送电信号，例如，以达到焊盘引出目的。在一些实施方式中，第一绝缘层214、绝缘部分225和第二绝缘层227均可以包括电介质材料，电介质材料诸如是氧化硅、氮化硅、氮氧化硅、低k电介质材料、或氧化硅、氮化硅、氮氧化硅、低k电介质材料的任何组合。第一绝缘层214和第二绝缘层227中的每者可以是单层结构或多层结构。例如，第二绝缘层227可以包括氧化硅层之上的氮化硅层。该氧化硅层可以与第一接触层221和第二接触层223接触，并且该氮化硅层可以覆盖该氧化硅层。该氧化硅层可以对第一和第二接触层以及氮化硅层提供均衡应力。该氮化硅层可以提供对抗污染(诸如湿气、空气和/或化学物质)的预期隔绝。接触结构215、接触部241、第一和第二接触层221和223以及焊盘引出互连部219均可以包括钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物、或钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物的任何组合。在一些实施方式中，接触结构215、接触部241和焊盘引出互连部219均可以包括钨。
图3A-3Q示出了根据本公开的一些方面的用于形成3D存储器器件200的制造工艺。图4示出了根据本公开的一些方面的用于形成3D存储器器件200的方法400的流程图。应当理解，方法400中所示的操作不是穷举的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，操作中的一些可以是同时执行的或者可以是按照不同于图4所示的顺序执行的。
参考图4，方法400开始于操作402，在该操作中，在具有核心区和非阵列区的半导体结构之上形成未掺杂非晶硅层。图3A示出了对应结构。
如图3A中所示，在具有核心区108和非阵列区110的半导体结构350之上形成未掺杂非晶硅层320。半导体结构350可以是3D存储器器件200的示例。如图3A中所示，半导体结构350可以包括在键合界面309处与第二半导体结构键合的第一半导体结构的部分。第二半导体结构可以包括衬底302、器件层304、互连层305和键合层306。第一半导体结构的该部分可以包括键合层308、互连层310和阵列堆叠体312。阵列堆叠体312可以包括交错的多个栅极导电层339和多个电介质层340。阵列堆叠体312还可以包括在交错的栅极导电层339和电介质层340中延伸的NAND存储器串317的阵列。第一半导体结构还可以包括垂直延伸并且耦合至互连层310的一个或多个接触部分315-1。第一接触部分315-1随后可以形成TSV(例如，接触结构215)的下部部分。NAND存储器串317可以位于核心区108中，并且第一接触部分315-1可以位于非阵列区110中。对每一部件的详细描述可以参考对图2中的3D存储器器件200的描述，并且这里不再重复。
为了形成第一半导体结构，在第一衬底上形成堆叠体结构，诸如，包括交错的栅极导电层和电介质层的存储器堆叠体，以形成阵列堆叠体312。在一些实施方式中，第一衬底包括适当的基础材料，诸如，硅。为了形成存储器堆叠体，在一些实施方式中，在第一衬底上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每一牺牲层包括氮化硅层，并且每一电介质层包括氧化硅层。交错的牺牲层和电介质层可以是由一种或多种薄膜沉积工艺形成的，薄膜沉积工艺包括但不限于化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(ALD)、或化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)的任何组合。可以反复对该电介质堆叠体进行图案化，以在非阵列区110中形成多个阶梯。然后，可以通过栅极替代工艺形成存储器堆叠体，例如，通过使用相对于电介质层具有选择性的对牺牲层的湿法/干法蚀刻并且采用导电层填充所产生的凹陷而以导电层代替牺牲层。在一些实施方式中，每一导电层包括金属层，诸如，W层。应当理解，在一些示例中，存储器堆叠体还可以是通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)形成的，而不需要栅极替代工艺。在一些实施方式中，在存储器堆叠体与第一衬底之间形成包括氧化硅的焊盘氧化物层(例如，热生长的硅局部氧化(local oxidation of silicon，LOCOS))。可以形成垂直延伸并且落在阶梯上的多个接触过孔，以在栅极导电层339与将要形成的互连层310之间形成电连接。
可以在第一衬底以上形成NAND存储器串317。每一NAND存储器串317垂直延伸穿过该电介质堆叠体(或存储器堆叠体，具体取决于制造工艺)，以与第一衬底接触。在一些实施方式中，形成NAND存储器串317的制造工艺包括使用干法蚀刻和/或湿法蚀刻(诸如，深反应离子蚀刻(deep reactive-ion etching，DRIE))形成穿过电介质堆叠体(或存储器堆叠体)并且进入第一衬底的沟道孔，随后使用诸如ALD、CVD、PVD、或ALD、CVD、PVD的任何组合的薄膜沉积工艺以多个层填充沟道孔，多个层诸如是存储器膜(例如，遂穿层、存储层和阻挡层)和半导体层。
在一些实施方式中，在第一衬底上的NAND存储器串317的阵列以上形成互连层310。互连层310可以包括处于一个或多个ILD层中的第一多个互连部。互连层310可以包括处于多个ILD层中的MEOL和/或BEOL的互连部，从而形成与NAND存储器串317的电连接。在一些实施方式中，互连层310包括在多个工艺中形成的多个ILD层以及该多个ILD层中的互连部。例如，互连层310中的互连部可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或CVD、PVD、ALD、电镀、无电镀的任何组合。形成互连部的制造工艺还可以包括光刻、化学机械抛光(chemical mechanicalpolishing，CMP)、湿法/干法蚀刻或者任何其他适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、或CVD、PVD、ALD的任何组合。示出的ILD层和互连部可以被统称为互连层310。在一些实施方式中，互连层310中的互连部包括W，W在导电金属材料中具有相对高的热预算，以承受后面的高温工艺。
在一些实施方式中，在互连层310以上形成键合层308。键合层308可以包括被电介质包围的多个第一键合接触部331。在一些实施方式中，通过一种或多种薄膜沉积工艺在互连层310的顶表面上沉积电介质层，薄膜沉积工艺包括但不限于CVD、PVD、ALD、或CVD、PVD、ALD的任何组合。然后，可以通过首先使用图案化工艺(对所述电介质层中的电介质材料的光刻以及干法/湿法蚀刻)图案化出穿过电介质层的接触孔而形成穿过电介质层并且与互连层310中的互连部接触的第一键合接触部331。可以采用导体(例如，Cu)来填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶粘)层、势垒层和/或晶种层。
为了形成第二半导体结构，在衬底302(例如，第二衬底)上形成器件层304。器件层304可以包括衬底302上的多个晶体管。衬底302可以是具有单晶硅的硅衬底。晶体管可以是通过多种工艺形成的，多种工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP以及任何其他适当工艺。在一些实施方式中，通过离子注入和/或热扩散在衬底302中形成起着(例如)晶体管的阱以及源极/漏极区的作用的掺杂区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在衬底302中形成隔离区(例如，浅沟槽隔离(shallow trenchisolation，STI))。这些晶体管可以起着用于控制NAND存储器串317的外围电路的部分或全部的作用。应当理解，用于制造晶体管的细节可以根据晶体管的类型而变化，因而未给出其详尽细节，以便于描述。
在一些实施方式中，在衬底302上的晶体管以上形成互连层305。互连层305可以包括一个或多个ILD层中的多个互连部。如图3中所示，可以在器件层304中的晶体管以上形成互连层305。互连层305可以包括多个ILD层中的MEOL和/或BEOL的互连部，从而实现与这些晶体管的电连接。在一些实施方式中，互连层305包括在多个工艺中形成的多个ILD层以及该多个ILD层中的互连部。在一些实施方式中，第一接触部分315-1可以形成于非阵列区110中，在阵列堆叠体312中延伸并且耦合至互连层305中的互连部。第一接触部分315-1的形成可以包括光刻、蚀刻和沉积。例如，第一接触部分315-1和互连层305中的互连部可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或CVD、PVD、ALD、电镀、无电镀的任何组合。形成互连部的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或者任何其他适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、或CVD、PVD、ALD的任何组合。ILD层和互连部可以被统称为互连层305。在一些实施方式中，互连层305中的互连部包括W，W在导电金属材料中具有相对较高的热预算，以承受后面的高温工艺。
在一些实施方式中，在互连层305以上形成键合层306。键合层306可以包括被电介质包围的多个第二键合接触部333。在一些实施方式中，通过一种或多种薄膜沉积工艺在互连层305的顶表面上沉积电介质层，薄膜沉积工艺包括但不限于CVD、PVD、ALD、或CVD、PVD、ALD的任何组合。然后，可以通过首先使用图案化工艺(对所述电介质层中的电介质材料的光刻以及干法/湿法蚀刻)图案化出穿过电介质层的接触孔而形成穿过电介质层并且与互连层305中的互连部接触的第二键合接触部333。可以采用导体(例如，Cu)来填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶粘)层、势垒层和/或晶种层。
如图3A中所示，使第一半导体结构(例如，阵列堆叠体312和穿过阵列堆叠体312形成的NAND存储器串317)上下颠倒。使朝下的键合层308与朝上的键合层306键合，即，按照面对面的方式，由此形成键合界面309。也就是说，键合层308和键合层306中的第一键合接触部和第二键合接触部在键合界面309处键合。在一些实施方式中，在键合之前对键合表面应用处理工艺，例如，等离子体处理、湿法处理和/或局部热处理。作为键合(例如，混合键合)的结果，可以使处于键合界面309的相反侧上的第一键合接触部331和第二键合接触部333彼此融合。根据一些实施方式，在键合之后，键合层308中的第一键合接触部331与键合层306中的第二键合接触部333对准并且彼此接触，使得阵列堆叠体312和穿过阵列堆叠体312形成的NAND存储器串317能够通过跨越键合界面309的键合的键合接触部耦合至晶体管。然后，可以部分或者完全去除第一衬底，从而露出NAND存储器串317的源极端。在一些实施方式中，第一衬底的去除包括适当的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)和/或平坦化工艺(例如，化学机械抛光或CMP)。部分或完全地去除了第一衬底的键合的芯片可以被称为半导体结构350。
可以在露出NAND存储器串317的源极端的侧/表面上的半导体结构350之上沉积未掺杂非晶硅层320。未掺杂非晶硅层320可以至少与核心区108中的多个(例如，全部)NAND存储器串317的源极端接触。在一些实施方式中，未掺杂非晶硅层320覆盖非阵列区110中的至少一个(例如，全部)第一接触部分315-1并与之接触。例如，未掺杂非晶硅层320可以覆盖核心区108和非阵列区110两者。在一些实施方式中，未掺杂非晶硅层320是使用诸如低温化学气相沉积(CVD)的低温沉积工艺沉积的。例如，沉积温度可以处于400摄氏度到450摄氏度的范围中。在一些实施方式中，未掺杂非晶硅层320的厚度处于100nm到600nm的范围中。在各种实施方式中，未掺杂非晶硅层320的厚度被控制到预期范围中，使得随后的局部热处理(例如，激光退火工艺)能够完全转化选定区域。在一些实施方式中，选定区域从相应的顶表面转化到相应的底表面。
方法400进行至操作404，在该操作中，保留未掺杂非晶硅层的处于非阵列区中的第一部分，以形成非导电层，并且使用离子注入工艺将未掺杂非晶硅层的处于核心区中的第二部分转化成掺杂非晶硅部分。图3B-3D示出了对应结构。
如图3B中所示，可以形成露出未掺杂非晶硅层的第一部分320a并且在未掺杂非晶硅层的第二部分320b之上的图案化光致抗蚀剂层351。未掺杂非晶硅层的第二部分320b可以覆盖非阵列区110中的多个(例如，所有)第一接触部分315-1，并且未掺杂非晶硅层的第一部分320a可以覆盖核心区108中的所有NAND存储器串317的源极端。未掺杂非晶硅层的第二部分320b(或者图案化光致抗蚀剂层351)的横向尺寸L1(例如，沿x方向和/或y方向)可以足够大，从而至少覆盖多个(例如，所有)第一接触部分315-1。例如，横向尺寸L1可以等于或小于非阵列区110沿x方向的横向尺寸。在一些实施方式中，横向尺寸L1可以等于或小于阶梯区的横向尺寸。在一些实施例中，横向尺寸L1(例如，沿x方向和/或y方向)可以等于或大于未掺杂非晶硅层320a沿z方向的厚度的三倍。在一些实施方式中，未掺杂非晶硅层的第二部分320b的面积可以沿所有横向方向覆盖所有第一接触部分315-1的总面积。与此同时，未掺杂非晶硅层的第一部分320a的横向尺寸L2可以大于或等于所有NAND存储器串317的横向尺寸。例如，未掺杂非晶硅层的第一部分320a的面积可以完全覆盖所有NAND存储器串317，并因而等于或者大于所有NAND存储器串317的总面积。在一些实施方式中，横向尺寸L2等于或大于核心区108沿x方向的横向尺寸。可以通过在未掺杂非晶硅层320之上涂覆光致抗蚀剂层，并且执行光刻工艺，以去除该光致抗蚀剂层的处于未掺杂非晶硅层的第一部分320a之上的部分来形成图案化光致抗蚀剂层351。
如图3C中所示，未掺杂非晶硅层的第一部分320a可以被转化为掺杂非晶硅层311a。在一些实施方式中，未掺杂非晶硅向掺杂非晶硅的转化包括离子注入工艺。在一些实施方式中，掺杂剂包括N型掺杂剂，N型掺杂剂包括例如磷和/或砷。被图案化光致抗蚀剂层351覆盖的未掺杂非晶硅层的第二部分320b可以保持未掺杂。如图3D中所示，可以使用例如灰化工艺和/或湿法蚀刻去除图案化光致抗蚀剂层351。未掺杂非晶硅层的第二部分320b可以被称为非导电层313。
返回参考图4，方法400进行至操作406，在该操作中，使用激光退火工艺将掺杂非晶硅层转化为掺杂多晶硅层。图3E示出了对应结构。
如图3E中所示，掺杂非晶硅层311a可以被转化成被称为半导体层311的掺杂多晶硅层。掺杂非晶硅向掺杂多晶硅的转化可以包括局部热处理，诸如，激光退火工艺。局部热处理可以被局限在预期受控区域中，并且将不影响其他热敏感结构，诸如键合界面309处的键合接触部331和333以及其他铜结构/互连部。掺杂非晶硅层311a可以在局部热处理中结晶，并且形成掺杂多晶硅层，例如，半导体层311。在一些实施方式中，激光退火工艺的温度处于1300摄氏度到1700摄氏度的范围中。在一些实施方式中，激光退火工艺包括多个激光脉冲，每一激光脉冲具有100ns(即，纳秒)到300ns的脉冲时间。
局部热处理(例如，激光退火工艺)可以受到控制，以仅对掺杂非晶硅层311a执行。半导体层211的横向尺寸L2可以大于或等于所有NAND存储器串317的总横向尺寸。例如，半导体层311的面积可以完全覆盖所有NAND存储器串317，并因而等于或者大于所有NAND存储器串317的总面积。
返回参考图4，方法400进行至操作408，在该操作中，在该非导电层和半导体层之上形成第一绝缘层。图3F示出了对应结构。
如图3F中所示，可以在半导体层311和非导电层313之上沉积绝缘材料，从而形成第一绝缘层314。该绝缘材料(诸如，电介质材料)可以包括氧化硅、氮化硅、氮氧化硅和/或其他低k电介质。可以是使用诸如CVD、PVD和/或ALD的适当沉积方法沉积绝缘材料。在一些实施方式中，该绝缘材料的沉积不包括ALD。
返回参考图4，方法400进行至操作410，在该操作中，在非阵列区中形成穿过非导电层和第一绝缘层的多个第一开口，并且在核心区中的第一绝缘层中形成一个或多个第二开口。图3G-3J示出了对应结构。
图3G-3J示出了例如使用不同图案化工艺单独形成第一开口(图3H中所示的360)和第二开口(图3J中所示的358)的工艺。如图3G中所示，可以首先在核心区108和非阵列区110中的第一绝缘层314之上形成第一图案化光致抗蚀剂层352。在一些实施方式中，可以通过使用包括用于形成第一开口360而非第二开口358的开口356的第一图案化光致抗蚀剂层352对非导电层313和第一绝缘层314进行图案化而首先形成第一开口360。如图3H中所示，然后，可以在非阵列区110中通过第一蚀刻工艺蚀刻非导电层313和第一绝缘层314，以形成均与相应的第一接触部分315-1对准的第一开口360。可以去除第一图案化光致抗蚀剂层352。
如图3I中所示，然后将另一层光致抗蚀剂层旋涂到第一绝缘层314上并且填充第一开口360，从而在每一第一开口360中形成光致抗蚀剂部分359。可以对光致抗蚀剂层进行图案化，从而形成第二图案化光致抗蚀剂层353，第二图案化光致抗蚀剂层353包括均用于形成第一绝缘层314中的第二开口358的一个或多个开口354。可以使用第二图案化光致抗蚀剂层353作为蚀刻掩模执行第二蚀刻工艺，从而形成第一绝缘层314中的第二开口358。然后，可以去除第二图案化光致抗蚀剂层353和和光致抗蚀剂部分359，如图3J中所示。在一些实施方式中，第一蚀刻工艺和第二蚀刻工艺均可以包括适当的干法蚀刻和/或湿法蚀刻。在一些实施方式中，光致抗蚀剂的去除可以包括灰化工艺和/或湿法蚀刻。
在一些其他实施方式中，第一开口360和第二开口358是在同一图案化工艺中形成的。例如，形成于第一绝缘层314之上的图案化光致抗蚀剂层可以包括用于形成第一开口360的一个或多个开口以及用于形成第二开口358的一个或多个开口。开口均可以与第一绝缘层314接触。在一些实施方式中，一个或多个开口均可以沿z方向与相应的第一接触部分315-1对准，并且一个或多个开口均可以处于NAND存储器串317的源极端之上。图案化光致抗蚀剂层可以是通过在第一绝缘层314之上涂覆光致抗蚀剂层并且执行用于形成开口的光刻工艺而形成的。可以使用图案化光致抗蚀剂层作为蚀刻掩模来执行适当的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)，从而形成穿过非导电层313和第一绝缘层314并且均与相应的第一接触部分315-1接触的多个第一开口360。在同一蚀刻工艺中，一个或多个第二开口358形成于第一绝缘层314中并与半导体层311接触。然后，可以例如使用灰化工艺和/或湿法蚀刻去除图案化光致抗蚀剂层。
返回参考图4，方法400进行至操作412，在该操作中，在每一第一开口中形成第二接触部分并且在每一第二开口中形成第三接触部分。图3K示出了对应结构。
如图3K中所示，在每一第一开口360中形成第二接触部分315-2，并且在每一第二开口358中形成第三接触部分341。第二接触部分315-2均可以与相应的第一接触部分315-1接触。在一些实施方式中，每一第一接触部分315-1和相应的第二接触部分315-2可以形成接触结构315，例如，TSC。第二接触部分315-2和第三接触部分341均可以包括钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物、或钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物的任何组合。在一些实施方式中，可以通过沉积一层导电材料以填充第二开口360和第三开口358并且执行凹陷蚀刻(例如，毯式蚀刻)以去除第一绝缘层314上的任何多余的导电材料来形成第二接触部分315-2和第三接触部分341。在一些实施方式中，导电材料的沉积包括CVD、PVD、ALD、电镀、无电镀、或CVD、PVD、ALD、电镀、无电镀的组合。凹陷蚀刻可以包括适当的干法蚀刻和/或湿法蚀刻。
返回参考图4，方法400进行至操作414，在该操作中，形成导电连接至第二接触部分的第一接触层，并且形成导电连接至第三接触部分的第二接触层。图3L-3N示出了对应结构。
如图3L中所示，可以形成与第二接触部分315-2和第三接触部分341接触的接触材料层362。接触材料层362可以包括钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物、或钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物的任何组合。在一些实施方式中，可以使用CVD、PVD、ALD、电镀、无电镀、或CVD、PVD、ALD、电镀、无电镀的组合来沉积接触材料层362。
如图3M中所示，可以在接触材料层362之上形成图案化光致抗蚀剂层364。图案化光致抗蚀剂层364可以包括一个或多个开口366，开口366用于对接触材料层362进行图案化，从而使接触材料层362的导电连接至第三接触部分341(例如，NAND存储器串317)的部分与接触材料层362的导电连接至接触结构315的另一部分断开连接。在一些实施方式中，在x-y平面中，开口366可以位于第三接触部分341与接触结构315之间，并且可以与接触材料层362接触。可以通过在接触材料层362之上旋涂光致抗蚀剂层并且使用光刻工艺对该光致抗蚀剂层进行图案化而形成图案化光致抗蚀剂层364。
如图3N中所示，形成导电连接至第二接触部分315-2(或接触结构315)的第一接触层321，并且形成导电连接至第三接触部分341的第二接触层323。第一接触层321可以通过一个或多个开口325与第二接触层323断开连接，开口325处于第一接触层321和第二接触层323之间并且使它们断开连接。可以通过使用图案化光致抗蚀剂层364作为蚀刻掩模对接触材料层362进行蚀刻来形成开口325。在一些实施方式中，对接触材料层362的蚀刻包括适当的干法蚀刻和/或湿法蚀刻。然后可以使用灰化工艺去除图案化光致抗蚀剂层364。
返回参考图4，方法400进行至操作416，在该操作中，将第一焊盘引出互连部导电连接至第一接触层并且将第二焊盘引出互连部导电连接至第二接触层。图3O-3Q示出了对应结构。
如图3O中所示，可以在第一接触层321和第二接触层323之上沉积电介质材料，以形成一个或多个电介质层。电介质材料可以填充开口325，从而在第一接触层321和第二接触层323之间提供绝缘。在一些实施方式中，沉积与第一接触层321和第二接触层323接触并且填充开口325的第一电介质材料，从而形成第一电介质层327。可以在第一电介质层327之上沉积第二电介质材料，从而形成第二电介质层329。在一些实施方式中，第一电介质层327包括氧化硅并且第二电介质层329包括氮化硅。第一和第二电介质材料的沉积均可以包括CVD、PVD、ALD、或CVD、PVD、ALD的组合。
如图3P中所示，可以在第二电介质层329之上形成图案化光致抗蚀剂层368。图案化光致抗蚀剂层368可以包括一个或多个开口370，开口370用于对第一电介质层327和第二电介质层329进行图案化并且形成焊盘引出互连部。在一些实施方式中，开口370可以分别位于接触结构315和第三接触部分341以上。可以通过在第二电介质层329之上旋涂光致抗蚀剂层并且使用光刻工艺对该光致抗蚀剂层进行图案化而形成图案化光致抗蚀剂层368。可以使用图案化光致抗蚀剂层368作为蚀刻掩模对第一电介质层327和第二电介质层329进行蚀刻，以形成第一电介质层327和第二电介质层329中的相应的开口(未示出)。至少一个开口可以与第一接触层321接触，并且至少一个开口可以与第二接触层323接触。可以使用灰化工艺去除图案化光致抗蚀剂层368。
如图3Q中所示，在开口中形成多个焊盘引出互连部319。焊盘引出互连部319可以包括与第一接触层321接触的至少一个第一焊盘引出互连部319和与第二接触层323接触的至少一个第二焊盘引出互连部319。焊盘引出互连部319可以包括钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物、或钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物的任何组合。在一些实施方式中，可以使用CVD、PVD、ALD、电镀、无电镀、或CVD、PVD、ALD、电镀、无电镀的组合来沉积焊盘引出互连部319。在一些实施方式中，可以在沉积之后执行凹陷蚀刻，例如，干法蚀刻和/或湿法蚀刻，以去除第二电介质层329上的任何多余的导电材料。
图5示出了根据本公开的一些方面的具有存储器器件的系统500的框图。系统500可以是移动电话、台式计算机、膝上型电脑、平板电脑、车载计算机、游戏控制台、打印机、定位器件、可穿戴电子器件、智能传感器、虚拟现实(virtual reality，VR)器件、增强现实(argument reality，AR)器件或者任何其他适当的电子器件(该电子器件具有位于其中的存储装置)。如图5中所示，系统500可以包括主机508和存储器系统502，存储器系统502具有一个或多个存储器器件504和存储器控制器506。主机508可以是电子器件的处理器，诸如，中央处理单元(central processing unit，CPU)，或者可以是片上系统(system-on-chip，SoC)，诸如，应用处理器(application processor，AP)。主机508可以被配置为往来于存储器器件504发送或接收数据。
存储器器件504可以是本文公开的任何存储器器件，诸如，3D存储器器件200。在一些实施方式中，每一存储器器件504包括存储器单元的阵列以及存储器单元的阵列的外围电路。如上文所详述的，存储器单元的阵列与外围电路在不同平面中堆叠在彼此之上。
根据一些实施方式，存储器控制器506耦合至存储器器件504和主机508，并且被配置为控制存储器器件504。存储器控制器506可以管理存储在存储器器件504中的数据，并且与主机508通信。在一些实施方式中，存储器控制器506被设计为在低占空比环境下工作，比如安全数字(secure digital，SD)卡、紧致闪存(compact Flash，CF)卡、通用串行总线(universal serial bus，USB)闪存驱动器或者在诸如个人计算器、数字相机、移动电话等的电子器件中使用的其他介质。在一些实施方式中，存储器控制器506被设计为在高占空比环境下工作，比如用作移动器件的数据存储装置的SSD或嵌入式多媒体卡(embeddedmulti-media-card，eMMC)、以及企业存储阵列，移动器件诸如是智能电话、平板电脑、膝上型电脑等。存储器控制器506可以被配置为控制存储器器件504的操作，诸如读取、擦除和编程操作。在一些实施方式中，存储器控制器506被配置为通过第一外围电路和第二外围电路控制存储器单元的阵列。存储器控制器506还可以被配置为管理与存储在存储器器件504中的或者将被存储在存储器器件504中的数据有关的各种功能，该各种功能包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，存储器控制器506被进一步配置为处理与从存储器器件504读取的或者被写入到存储器器件504的数据有关的纠错码(error correction code，ECC)。还可以由存储器控制器506执行任何其他适当功能，例如，对存储器器件504进行格式化。存储器控制器506可以根据特定通信协议与外部器件(例如，主机508)通信。例如，存储器控制器506可以通过各种接口协议中的至少一种与外部器件通信，接口协议诸如是USB协议、MMC协议、外围部件互连(peripheral componentinterconnection，PCI)协议、高速PCI(PCI-express，PCI-E)协议、高级技术附件(advancedtechnology attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(small computer small interface，SCSI)协议、增强型小型磁盘接口(enhanced smalldisk interface，ESDI)协议、集成驱动电子设备(integrated drive electronics，IDE)协议、Firewire协议等。
存储器控制器506和一个或多个存储器器件504可以被集成到各种类型的存储器件中，例如，被包括在同一封装(诸如通用闪速存储(universal Flash storage，UFS)封装或eMMC封装)中。也就是说，存储器系统502可以被实施并且封装到不同类型的最终电子产品中。在如图6A中所示的一个示例中，存储器控制器506和单个存储器器件504可以被集成到存储器卡602中。存储器卡602可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(smart media，SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡602可以进一步包括将存储器卡602与主机(例如，图5中的主机508)耦合的存储器卡连接器604。在如图6B中所示的另一示例中，存储器控制器506和多个存储器器件504可以被集成到SSD 606中。SSD 606可以进一步包括将SSD 606与主机(例如，图5中的主机508)耦合的SSD连接器608。在一些实施方式中，SSD 606的存储容量和/或操作速度高于存储器卡602的存储容量和/或操作速度。
根据本公开的一个方面，一种3D存储器器件包括第一半导体结构和与第一半导体结构键合的第二半导体结构。第一半导体结构包括NAND存储器串的阵列、与NAND存储器串的阵列的源极端接触的半导体层、与半导体层对准的非导电层、以及在非导电层中的接触结构。非导电层使接触结构与半导体层电绝缘。第二半导体结构包括晶体管。
在一些实施方式中，非导电层是与半导体层接触的单个层。
在一些实施方式中，第一半导体结构进一步包括穿过非导电层的第二接触结构。非导电层使该接触结构与第二接触结构彼此绝缘。非导电层使该接触结构和第二接触结构与半导体层绝缘。
在一些实施方式中，半导体层位于第一半导体结构的核心区中，并且非导电层位于第一半导体结构的非阵列区中。
在一些实施方式中，非导电层位于第一半导体结构的阶梯区中。
在一些实施方式中，非导电层位于第一半导体结构的阶梯区外。
在一些实施方式中，非导电层包括非导电材料。
在一些实施方式中，非导电层包括未掺杂非晶硅。
在一些实施方式中，非导电层的面积大于形成多个接触结构所在的面积并且小于或等于非阵列区。
在一些实施方式中，半导体层和非导电层具有在100nm到600nm的范围中的相同的厚度。
在一些实施方式中，半导体层包括掺杂多晶硅。
在一些实施方式中，半导体层的面积大于或等于形成所有NAND存储器串所在的面积。
在一些实施方式中，第一半导体结构进一步包括焊盘引出互连层；并且第二半导体结构进一步包括衬底。
本公开的另一个方面提供了一种3D存储器器件，其包括具有核心区和非阵列区的第一半导体结构。第一半导体结构包括再核心区的子区域中的NAND存储器串的阵列、与NAND存储器串的阵列的源极端接触的半导体层，在非阵列区中的非导电层、以及在非导电层中并且在非阵列区的另一子区域中的多个接触结构。非导电层使接触结构与半导体层电绝缘。3D存储器器件包括与第一半导体结构键合的第二半导体结构。第二半导体结构包括晶体管。
在一些实施方式中，非导电层是单个层。
在一些实施方式中，非导电层的面积等于或大于所述另一子区域的面积，并且小于或等于非阵列区的面积；并且非导电层使接触结构彼此绝缘。
在一些实施方式中，半导体层的面积等于或大于子区域的面积。
在一些实施方式中，非导电层包括非导电材料。
在一些实施方式中，非导电层包括未掺杂非晶硅。
在一些实施方式中，半导体层和非导电层具有在100nm到600nm的范围中的相同的厚度。
在一些实施例中，半导体层包括掺杂多晶硅。
在一些实施方式中，第一半导体结构进一步包括焊盘引出互连层；并且第二半导体结构进一步包括衬底。
本公开的另一方面提供了一种用于形成3D存储器器件的方法。该方法包括将第一半导体结构与第二半导体结构键合到一起，第一半导体结构具有核心区和非阵列区。该方法还包括：在第一半导体结构的核心区和非阵列区之上沉积未掺杂非晶硅层；将未掺杂非晶硅层的第一部分转化成掺杂多晶硅层；保留未掺杂非晶硅层的在非阵列区中的第二部分；以及在未掺杂非晶硅层的第二部分中形成第一接触部分。第一接触部分与第一半导体结构中的第二接触部分接触。
在一些实施方式中，方法进一步包括：将未掺杂非晶硅层的第一部分转化成掺杂非晶硅层；以及将掺杂非晶硅层转化成掺杂多晶硅层。
在一些实施方式中，转化掺杂非晶硅层的第一部分包括对掺杂非晶硅层的第一部分执行局部热处理。
在一些实施方式中，局部热处理包括激光退火工艺。
在一些实施方式中，激光退火工艺具有在1300摄氏度到1700摄氏度的范围中的退火温度，并且包括多个激光脉冲，每一激光脉冲具有100ns到300ns的脉冲时间。
在一些实施方式中，未掺杂非晶硅层是使用低温沉积工艺沉积的，并且将未掺杂非晶硅层转化成掺杂非晶硅层包括执行离子注入工艺。
在一些实施方式中，掺杂非晶硅层掺杂有N型掺杂剂，N型掺杂剂包括磷或砷中的至少一者。
在一些实施方式中，形成第一半导体结构包括：在衬底以上形成NAND存储器串的阵列和所述第二接触部分；以及对衬底进行减薄，从而露出NAND存储器串的源极端。
在一些实施方式中，将未掺杂非晶硅层沉积为与NAND存储器串的源极端接触。
在一些实施方式中，方法进一步包括在未掺杂非晶硅层的第二部分和掺杂多晶硅层之上形成绝缘层。
在一些实施方式中，方法进一步包括在非阵列区中形成第一开口。第一开口穿过绝缘层和未掺杂非晶硅层的第二部分，并且露出第二接触部分。方法还包括在核心区中形成第二开口。第二开口穿过绝缘层并且露出掺杂多晶硅层。方法进一步包括形成第一开口中的第一接触部分和第二开口中的第三接触部分。第三接触部分与该掺杂多晶硅层接触。
在一些实施方式中，第一开口和第二开口是在同一图案化工艺中形成的。
在一些实施方式中，方法进一步包括：在非导电层之上，形成导电连接至第一接触部分的第一接触层以及导电连接至第三接触部分的第二接触层。第一接触层和第二接触层彼此绝缘。方法进一步包括在第一接触层和第二接触层之上形成焊盘引出互连层。焊盘引出互连层包括导电连接至第一接触层和第二接触层的相应的接触结构。
在一些实施方式中，形成第二半导体结构包括在相应的衬底之上形成外围电路。外围电路包括多个晶体管。
本公开的另一个方面提供了一种包括被配置为存储数据的存储器器件的系统。存储器器件包括第一半导体结构，第一半导体结构具有包括NAND存储器串的阵列、与NAND存储器串的阵列的源极端接触的半导体层、与半导体层接触的非导电层、以及非导电层中的接触结构。非导电层使接触结构与半导体层电绝缘。存储器器件还包括与第一半导体结构键合并且具有晶体管的第二半导体结构。系统还包括存储器控制器，存储器控制器耦合至该存储器器件并且被配置为通过外围电路控制NAND存储器串的阵列。
可以容易地针对各种应用修改和/或调整对具体实施方式所进行的前述描述。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施方式的含义以及等价方案的范围内。
本公开的广度和范围不应由上述示例性实施方式中的任何示例性实施方式限制，而是仅根据下述权利要求及其等价方案限定。

Claims (37)

1.一种三维(3D)存储器器件，包括：
第一半导体结构，包括：
NAND存储器串的阵列；
与所述NAND存储器串的阵列的源极端接触的半导体层；
与所述半导体层对准的非导电层；以及
所述非导电层中的接触结构，其中，所述非导电层使所述接触结构与所述半导体层电绝缘；以及
与所述第一半导体结构键合的包括晶体管的第二半导体结构。
2.根据权利要求1所述的3D存储器器件，其中，所述非导电层是与所述半导体层接触的单个层。
3.根据权利要求1或2所述的3D存储器器件，其中：
所述第一半导体结构进一步包括穿过所述非导电层的第二接触结构；
所述非导电层使所述接触结构与所述第二接触结构彼此绝缘；并且
所述非导电层使所述接触结构和所述第二接触结构与所述半导体层绝缘。
4.根据权利要求1-3中的任何一项所述的3D存储器器件，其中：
所述半导体层位于所述第一半导体结构的核心区中；并且
所述非导电层位于所述第一半导体结构的非阵列区中。
5.根据权利要求4所述的3D存储器器件，其中，所述非导电层位于所述第一半导体结构的阶梯区中。
6.根据权利要求4所述的3D存储器器件，其中，所述非导电层位于所述第一半导体结构的阶梯区外。
7.根据权利要求1-6中的任何一项所述的3D存储器器件，其中，所述非导电层包括非导电材料。
8.根据权利要求1-7中的任何一项所述的3D存储器器件，其中，所述非导电层包括未掺杂非晶硅。
9.根据权利要求1-8中的任何一项所述的3D存储器器件，其中，所述非导电层的面积大于形成多个接触结构所在的面积并且小于或等于非阵列区。
10.根据权利要求1-9中的任何一项所述的3D存储器器件，其中，所述半导体层和所述非导电层具有在100nm到600nm的范围中的相同的厚度。
11.根据权利要求1-10中的任何一项所述的3D存储器器件，其中，所述半导体层包括掺杂多晶硅。
12.根据权利要求1-11中的任何一项所述的3D存储器器件，其中，所述半导体层的面积大于或等于形成所有所述NAND存储器串所在的面积。
13.根据权利要求13所述的3D存储器器件，其中：
所述第一半导体结构进一步包括焊盘引出互连层；并且
所述第二半导体结构进一步包括衬底。
14.一种三维(3D)存储器器件，包括：
具有核心区和非阵列区的第一半导体结构，所述第一半导体结构包括：
所述核心区的子区域中的NAND存储器串的阵列；
与所述NAND存储器串的阵列的源极端接触的半导体层；
所述非阵列区中的非导电层；以及
在所述非导电层中和所述非阵列区的另一子区域中的多个接触结构，其中，所述非导电层使所述接触结构与所述半导体层电绝缘；以及
与所述第一半导体结构键合的包括晶体管的第二半导体结构。
15.根据权利要求14所述的3D存储器器件，其中，所述非导电层是单个层。
16.根据权利要求14或15所述的3D存储器器件，其中：
所述非导电层的面积等于或大于所述另一子区域的面积，并且小于或等于所述非阵列区的面积；并且
所述非导电层使所述接触结构彼此绝缘。
17.根据权利要求14-16中的任何一项所述的3D存储器器件，其中：
所述半导体层的面积等于或大于所述子区域的面积。
18.根据权利要求14-17中的任何一项所述的3D存储器器件，其中，所述非导电层包括非导电材料。
19.根据权利要求14-18中的任何一项所述的3D存储器器件，其中，所述非导电层包括未掺杂非晶硅。
20.根据权利要求14-19中的任何一项所述的3D存储器器件，其中，所述半导体层和所述非导电层具有在100nm到600nm的范围中的相同的厚度。
21.根据权利要求14-20中的任何一项所述的3D存储器器件，其中，所述半导体层包括掺杂多晶硅。
22.根据权利要求14-21中的任何一项所述的3D存储器器件，其中：
所述第一半导体结构进一步包括焊盘引出互连层；并且
所述第二半导体结构进一步包括衬底。
23.一种用于形成三维(3D)存储器器件的方法，包括：
将第一半导体结构和第二半导体结构键合到一起，所述第一半导体结构包括核心区和非阵列区；
在所述第一半导体结构的所述核心区和所述非阵列区之上沉积未掺杂非晶硅层；
将所述未掺杂非晶硅层的第一部分转化成掺杂多晶硅层；
保留所述未掺杂非晶硅层的在所述非阵列区中的第二部分；以及
在所述未掺杂非晶硅层的所述第二部分中形成第一接触部分，所述第一接触部分与所述第一半导体结构中的第二接触部分接触。
24.根据权利要求23所述的方法，进一步包括：
将所述未掺杂非晶硅层的所述第一部分转化成掺杂非晶硅层；以及
将所述掺杂非晶硅层转化成所述掺杂多晶硅层。
25.根据权利要求24所述的方法，其中，转化所述掺杂非晶硅层的所述第一部分包括对所述掺杂非晶硅层的所述第一部分执行局部热处理。
26.根据权利要求25所述的方法，其中，所述局部热处理包括激光退火工艺。
27.根据权利要求26所述的方法，其中，所述激光退火工艺具有在1300摄氏度到1700摄氏度的范围中的退火温度，并且包括多个激光脉冲，每一激光脉冲具有100ns到300ns的脉冲时间。
28.根据权利要求24-27中的任何一项所述的方法，其中：
所述未掺杂非晶硅层是使用低温沉积工艺沉积的；并且
将所述未掺杂非晶硅层转化成所述掺杂非晶硅层包括执行离子注入工艺。
29.根据权利要求28所述的方法，其中，所述掺杂非晶硅层掺杂有N型掺杂剂，所述N型掺杂剂包括磷或砷中的至少一者。
30.根据权利要求23-29中的任何一项所述的方法，其中，形成所述第一半导体结构包括：
在衬底以上形成NAND存储器串的阵列和所述第二接触部分；以及
对所述衬底进行减薄，以露出所述NAND存储器串的源极端。
31.根据权利要求30所述的方法，其中，将所述未掺杂非晶硅层沉积为与所述NAND存储器串的所述源极端接触。
32.根据权利要求23-31中的任何一项所述的方法，进一步包括在所述未掺杂非晶硅层的所述第二部分和所述掺杂多晶硅层之上形成绝缘层。
33.根据权利要求32所述的方法，进一步包括形成：
所述非阵列区中的第一开口，所述第一开口穿过所述绝缘层和所述未掺杂非晶硅层的所述第二部分，并且露出所述第二接触部分；
所述核心区中的第二开口，所述第二开口穿过所述绝缘层并且露出所述掺杂多晶硅层；以及
所述第一开口中的所述第一接触部分和所述第二开口中的第三接触部分，所述第三接触部分与所述掺杂多晶硅层接触。
34.根据权利要求33所述的方法，其中，所述第一开口和所述第二开口是在同一图案化工艺中形成的。
35.根据权利要求34所述的方法，进一步包括，
在所述非导电层之上，形成导电连接至所述第一接触部分的第一接触层以及导电连接至所述第三接触部分的第二接触层，所述第一接触层和所述第二接触层彼此绝缘；以及
在所述第一接触层和所述第二接触层之上形成焊盘引出互连层，其中，所述焊盘引出互连层包括导电连接至所述第一接触层和所述第二接触层的相应的接触结构。
36.根据权利要求23-35中的任何一项所述的方法，其中，形成所述第二半导体结构包括在相应衬底之上形成外围电路构，所述外围电路包括多个晶体管。
37.一种系统，包括：
被配置为存储数据的存储器器件，包括：
第一半导体结构，包括：
NAND存储器串的阵列；
与所述NAND存储器串的阵列的源极端接触的半导体层；
与所述半导体层接触的非导电层；
所述非导电层中的接触结构，其中，所述非导电层使所述接触结构与所述半导体层电绝缘；以及
与所述第一半导体结构键合的包括晶体管的第二半导体结构；以及
存储器控制器，耦合至所述存储器器件并且被配置为通过外围电路控制所述NAND存储器串的阵列。
CN202180003147.4A 2021-08-31 2021-08-31 三维存储器器件及其形成方法 Pending CN113924645A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/115757 WO2023028861A1 (en) 2021-08-31 2021-08-31 Three-dimensional memory device and methods for forming the same

Publications (1)

Publication Number Publication Date
CN113924645A true CN113924645A (zh) 2022-01-11

Family

ID=79248987

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180003147.4A Pending CN113924645A (zh) 2021-08-31 2021-08-31 三维存储器器件及其形成方法

Country Status (6)

Country Link
US (1) US20230061992A1 (zh)
EP (1) EP4289005A1 (zh)
JP (1) JP2024512941A (zh)
KR (1) KR20230142796A (zh)
CN (1) CN113924645A (zh)
WO (1) WO2023028861A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4288997A1 (en) * 2021-08-31 2023-12-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and methods for forming the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US10720445B1 (en) * 2018-02-08 2020-07-21 Sandisk Technologies Llc Three-dimensional memory device having nitrided direct source strap contacts and method of making thereof
WO2020220556A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with three-dimensional phase-change memory
CN110914988A (zh) * 2019-10-17 2020-03-24 长江存储科技有限责任公司 用于半导体器件阵列的后侧深隔离结构
CN111566815B (zh) * 2020-04-14 2021-09-14 长江存储科技有限责任公司 具有背面源极触点的三维存储器件

Also Published As

Publication number Publication date
KR20230142796A (ko) 2023-10-11
EP4289005A1 (en) 2023-12-13
JP2024512941A (ja) 2024-03-21
US20230061992A1 (en) 2023-03-02
WO2023028861A1 (en) 2023-03-09

Similar Documents

Publication Publication Date Title
US20230005863A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005541A1 (en) Three-dimensional memory devices and methods for forming the same
US20220302149A1 (en) Three-dimensional memory devices and methods for forming the same
WO2023028861A1 (en) Three-dimensional memory device and methods for forming the same
US20230065384A1 (en) Three-dimensional memory device and methods for forming the same
CN113795913B (zh) 半导体器件、系统及其形成方法
US11935596B2 (en) Three-dimensional memory devices having polysilicon layer and bonded semiconductor structures and methods for forming the same
US11929119B2 (en) Three-dimensional memory devices and memory system
WO2023273302A1 (en) Three-dimensional memory devices, systems, and methods
US20230111711A1 (en) Three-dimensional memory devices and methods for forming the same
US20230110729A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005543A1 (en) Three-dimensional memory devices and methods for forming the same
CN113519055B (zh) 三维存储装置及其形成方法
US20230005861A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005858A1 (en) Three-dimensional memory devices and methods for forming the same
JP2024512525A (ja) ３次元のメモリデバイスおよびそれを形成するための方法
WO2024103569A1 (en) Three-dimensional memory devices
US20240164100A1 (en) Three-dimensional memory devices
US20230005941A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005862A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005859A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005856A1 (en) Three-dimensional memory devices and methods for forming the same
WO2024108435A1 (en) Three-dimensional memory devices and fabricating methods thereof
US20230005857A1 (en) Three-dimensional memory devices and methods for forming the same
CN114188349A (zh) 半导体器件及其制造方法以及存储器系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination