CN113224070B - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件，包括第一存储晶圆以及第二存储晶圆，第一存储晶圆包括彼此电连接的相变存储阵列和第一键合层，第二存储晶圆包括NAND存储阵列、以及与NAND存储阵列均电连接的第二键合层、第一驱动电路、第二驱动电路以及控制电路，第一键合层和第二键合层相键合以形成共同键合层，控制电路经第一驱动电路以及共同键合层控制相变存储阵列，控制电路通过第二驱动电路控制NAND存储阵列，由于本发明中的控制电路可以同时控制相变存储阵列以及NAND存储阵列，从而当半导体器件需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件中不同存储阵列之间的数据通信速度。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。为了进一步提高存储器的存储密度，已经开发出三维结构的存储器件，三维存储器包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在非易失性存储器中，已设计出具有32层、64层，甚至更高的层数的3D NAND Flash(三维NAND闪存)存储器。
在现有技术中，通常会使用相变存储器(Phase Change Memory，PCM)作为3D NANDFlash存储器的缓冲器，以提高3D NAND Flash存储器的速度和性能。这种设计下的混合型存储器，具有两个控制器(PCM控制器以及NAND控制器)，分别用以控制相变存储器以及3DNAND Flash存储器。一般情况下，混合型存储器的PCM控制器接收到外部主机传输的数据后，会根据该数据使用的场景，选择将数据发送至相变存储器或NAND控制器。当该数据被发送至NAND控制器后，NAND控制器再将该数据发送至3D NAND Flash存储器。
但是，现有设计下，由于控制相变存储阵列的驱动器以及控制NAND存储阵列的驱动器分别被不同的控制器所控制，数据要透过外部电路被选择送到PCM控制器以及NAND控制器，且由于不同的控制器与对应的存储阵列及其驱动器分别形成于一块主板上的不同晶圆上，因而当要变更存储器时，需要通过外部电路以及不同的控制器来进行转移，并通过主板上的走线进行数据通信，这将增加操作步骤与操作时间，同时，也带来了半导体器件具有较高的制造成本的问题。另外，当有多种存储器并用时，如何减少晶圆所占据的空间，也是一项需要克服的问题。
发明内容
本发明提供了一种半导体器件及其制备方法，用以解决因半导体器件中不同存储阵列的驱动器由不同的控制器所控制，而导致半导体器件制造成本较高、不同存储阵列之间的数据通信较为缓慢的问题，同时，解决半导体器件占用较大空间的问题。
为了解决上述问题，本发明提供了一种半导体器件，所述半导体器件包括：
第一存储晶圆，所述第一存储晶圆包括相变存储阵列和第一键合层，所述相变存储阵列和所述第一键合层电连接；
第二存储晶圆，所述第二存储晶圆包括NAND存储阵列、以及与所述NAND存储阵列均电连接的第二键合层、第一驱动电路、第二驱动电路以及控制电路；
其中，所述第一键合层和所述第二键合层相键合以形成共同键合层，所述控制电路经所述第一驱动电路以及所述共同键合层控制所述相变存储阵列，所述控制电路通过所述第二驱动电路控制所述NAND存储阵列。
进一步优选的，所述第二存储晶圆包括依次层叠设置的衬底、器件层以及存储阵列层，所述第一驱动电路、所述第二驱动电路以及所述控制电路设置于所述器件层内，所述NAND存储阵列设置于所述存储阵列层内。
进一步优选的，所述第二存储晶圆还包括设置于所述衬底上的互连层，所述第一驱动电路以及所述控制电路经所述互连层电连接至所述共同键合层，并经所述共同键合层电控制所述相变存储阵列。
进一步优选的，所述存储阵列层包括位于所述器件层上的源极层，所述NAND存储阵列设置于所述源极层上方。
进一步优选的，所述第一存储晶圆还包括彼此电连接的焊盘以及垂直引出触点，所述焊盘经所述垂直引出触点电连接至所述第一键合层。
进一步优选的，所述控制电路用以将所述相变存储阵列保存的数据写入所述NAND存储阵列。
另一方面，本发明还提供了一种半导体器件的制备方法，所述制备方法包括：
在第一存储晶圆上依次形成彼此电连接的相变存储阵列以及第一键合层；
在第二存储晶圆上依次形成器件层、存储阵列层以及第二键合层，其中，所述器件层内形成有彼此电连接的第一驱动电路、第二驱动电路以及控制电路，所述存储阵列层内形成有NAND存储阵列，且所述NAND存储阵列与所述第二键合层、第一驱动电路、第二驱动电路以及控制电路均电连接；
将所述第一存储晶圆翻转，并通过所述第一键合层以及所述第二键合层将所述第一存储晶圆以及所述第二存储晶圆进行键合；
其中，所述第一键合层和所述第二键合层相键合以形成共同键合层，所述控制电路经所述第一驱动电路以及所述共同键合层控制所述相变存储阵列，所述控制电路通过所述第二驱动电路控制所述NAND存储阵列。
进一步优选的，在所述将所述第一存储晶圆翻转，并通过所述第一键合层以及所述第二键合层将所述第一存储晶圆以及所述第二存储晶圆进行键合的步骤之后，还包括：
在所述第一存储晶圆相背于所述第一键合层的一侧形成彼此电连接的焊盘以及垂直引出触点；
其中，所述焊盘经所述垂直引出触点电连接至所述第一键合层。
进一步优选的，所述制备方法还包括：
在所述第二存储晶圆的衬底上形成互连层；
其中，所述第一驱动电路以及所述控制电路经所述互连层电连接至所述共同键合层，并经所述共同键合层电控制所述相变存储阵列。
进一步优选的，所述存储阵列层包括位于所述器件层上的源极层，所述NAND存储阵列设置于所述源极层上方。
本发明的有益效果为：本发明提供了一种半导体器件，包括第一存储晶圆以及第二存储晶圆，第一存储晶圆包括彼此电连接的相变存储阵列和第一键合层，第二存储晶圆包括NAND存储阵列、以及与NAND存储阵列均电连接的第二键合层、第一驱动电路、第二驱动电路以及控制电路，其中，第一键合层和第二键合层相键合以形成共同键合层，控制电路经第一驱动电路以及共同键合层控制相变存储阵列，控制电路通过第二驱动电路控制NAND存储阵列，由于本发明提供的半导体器件中的控制电路可以同时控制相变存储阵列以及NAND存储阵列，从而当半导体器件需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件中不同存储阵列之间的数据通信速度，同时，由于第一存储晶圆不具有衬底，因而有效地减小了半导体器件的整体尺寸。
附图说明
为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明而成的实施例所提供的半导体器件的剖面结构示意图。
图2是根据本发明而成的实施例所提供的半导体器件的进一步剖面结构示意图。
图3是根据本发明而成的实施例所提供的半导体器件的制备方法的流程示意图。
图4a-图4h是根据本发明而成的实施例所提供的半导体器件的制备方法的工艺流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的半导体器件，因半导体器件中不同存储阵列的驱动器由不同的控制器所控制，而导致半导体器件制造成本较高、不同存储阵列之间的数据通信较为缓慢的问题，且半导体器件占用较大空间的问题，本发明实施例用以解决该问题。
根据本发明而成的实施例所提供的半导体器件包括第一存储晶圆以及第二存储晶圆，第一存储晶圆包括彼此电连接的相变存储阵列和第一键合层，第二存储晶圆包括NAND存储阵列、以及与NAND存储阵列均电连接的第二键合层、第一驱动电路、第二驱动电路以及控制电路，其中，第一键合层和第二键合层相键合以形成共同键合层，控制电路经第一驱动电路以及共同键合层控制相变存储阵列，控制电路通过第二驱动电路控制NAND存储阵列，由于本发明提供的半导体器件中的控制电路可以同时控制相变存储阵列以及NAND存储阵列，从而当半导体器件需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件中不同存储阵列之间的数据通信速度，同时，由于第一存储晶圆不具有衬底，因而有效地减小了半导体器件的整体尺寸。
接下来，以根据本发明而成的一个具体实施例为例，来对本发明进行详细说明。
请参阅图1，图1示出了根据本发明而成的实施例所提供的半导体器件100的剖面结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图1所示，该半导体器件100包括第一存储晶圆110以及第二存储晶圆120，其中：
第一存储晶圆110包括相变存储阵列1121和第一键合层113，相变存储阵列1121和第一键合层113电连接；
第二存储晶圆120包括NAND存储阵列12221、以及与NAND存储阵列12221均电连接的第二键合层121、第一驱动电路12211、第二驱动电路12212以及控制电路12213；
其中，第一键合层113和第二键合层121相键合以形成共同键合层，控制电路12213经第一驱动电路12211以及该共同键合层控制相变存储阵列1121，控制电路12213通过第二驱动电路12212控制NAND存储阵列12221。
需要说明的是，第一驱动电路12211用以驱动相变存储阵列1121进行读写操作，第二驱动电路12212用以驱动NAND存储阵列12221进行读写操作，控制电路12213用以控制第一驱动电路12211以及第二驱动电路12212。进一步地，因为第一驱动电路12211、第二驱动电路12212以及控制电路12213位于第二存储晶圆120上，相变存储阵列1121与NAND存储阵列12221分别位于第一存储晶圆110与第二存储晶圆120上，所以，控制电路12213通过第一驱动电路12211、第一键合层113以及第二键合层121控制相变存储阵列1121，并通过第二驱动电路12212控制NAND存储阵列12221。
进一步地，相变存储阵列1121以及第一驱动电路12211共同构成相变存储器(图中未标号)，NAND存储阵列12221以及第二驱动电路12212共同构成NAND闪存存储器(图中未标号)，相变存储器具有比NAND闪存存储器更快的读写操作速度。具体地，与半导体器件100电连接的外部主机在运行编程程序时，会将产生的数据发送至半导体器件100的控制电路12213，控制电路12213会先控制相变存储器保存该数据，之后，再根据该数据的使用场景，选择性地将保存于相变存储器中相变存储阵列1121中的数据写入NAND闪存存储器中的NAND存储阵列12221。
请参阅图2，图2示出了根据本发明而成的实施例所提供的半导体器件100的进一步剖面结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图2所示，在本实施例中，第一驱动电路12211、第二驱动电路12212以及控制电路12213位于器件层1221，且在水平面方向上，位于相同层。需要说明的是，在由本发明而成的其它变形例中，器件层1221可以包括子器件层，第一驱动电路12211、第二驱动电路12212以及控制电路12213可以分别位于子器件层其中之一，举例来说，器件层1221包括第一子器件层以及第二子器件层，第一驱动电路12211位于第一子器件层中，第二驱动电路12212以及控制电路12213位于第二子器件层中，且其中，第一子器件层以及第二子器件层在水平面方向上，位于不同层。
进一步地，在本实施例中，可以将会频繁存取的数据存储在由相变存储阵列1121与作为相变存储阵列驱动器的第一驱动电路12211共同构成的相变存储器中，因为相变存储器具有比闪存更快的读写速度，以使半导体器件100能够进行随机存取和高速存取。且可以将较少使用的数据存储在由NAND存储阵列12221与作为NAND存储阵列驱动器的第二驱动电路12212共同构成的NAND闪存存储器中，因为相比于相变存储器，NAND闪存存储器的读写速度较慢，但NAND闪存存储器的存储密度较高，将较少使用的数据存储在NAND闪存存储器中，可以实现在提高半导体器件100存储容量的前提下，降低半导体器件100的制造成本。
进一步地，在本实施例中，第一存储晶圆110还包括彼此电连接的焊盘1111以及垂直引出触点1112，焊盘1111以及垂直引出触点1112位于焊盘引出层111中，焊盘1111经垂直引出触点1112电连接至第一键合层113，且焊盘引出层111中用以电连接外部电路的焊盘1111与相变存储阵列1121在垂直方向上的投影不具有重合区域，如此设置可以避免制备焊盘1111时所产生的冲击对相变存储阵列1121造成损坏。
请继续参阅图2，相变存储阵列1121(Phase Change Memory，PCM)设置于第一存储晶圆110中的第一存储阵列层112中，包括多条第一字线(Word Line，WL)11211、多条第一位线(Bit Line，BL)11212以及设置于多条第一字线11211和多条第一位线11212的交叉点处的多个第一存储单元11213(相变存储单元)。其中，第一字线11211以及第一位线11212为导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。相变存储阵列1121是通过第一存储单元11213中的相变材料在晶态和非晶态之间相互转化时所表现出来的电阻差异来存储数据。具体地，第一存储单元11213的材料包括基于硫属化物的合金(硫属化物玻璃)，例如GST(Ge-Sb-Te)合金，或任何其他合适的相变材料、电阻氧化物材料或导电桥材料。
需要说明的是，在本实施例中，相变存储阵列1121包括两个相变存储阵列叠层，而在由本发明而成的其它变形例中，相变存储阵列1121也可以只包括一层相变存储阵列、或包括两个以上的相变存储阵列叠层，每个相变存储阵列叠层包括多条第一字线、多条第一位线以及设置于多条第一字线和多条第一位线的交叉点处的多个第一存储单元，且每个相变存储阵列叠层通过多条第一字线和多条第一位线而与第二存储晶圆120中的第一驱动电路12211构成电连接，以使第一驱动电路12211可以驱动每个第一存储单元进行读写操作。
请继续参阅图2，第二存储晶圆120包括依次层叠设置的衬底123、器件层1221以及第二存储阵列层1222，第一驱动电路12211、第二驱动电路12212以及控制电路12213设置于器件层1221内，NAND存储阵列12221设置于存储阵列层1222内，且器件层1221以及第二存储阵列层1222构成第二存储晶圆120的存储功能层122，且第二存储晶圆120还包括设置于衬底123上的互连层124。
第二键合层121设置于第一存储晶圆110的第一键合层113的上方，包括多个第二键合触点1211以及电隔离多个第二键合触点1211的电介质(图中未示出)，第二键合触点1211贯穿第二键合层121，并与互连层124电连接。具体地，第二键合触点1211的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。进一步地，在第二键合层121中，除多个第二键合触点1211以外的部分可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
NAND存储阵列12221设置于第二键合层121上方，NAND存储阵列12221包括堆叠层122211以及垂直贯穿堆叠层122211的多个沟道柱(图中未标号)。
其中，堆叠层122211由绝缘层1222111和栅极层1222112交替层叠而成，绝缘层1222111由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合，栅极层1222112由导电材料制成，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(AL)、掺杂硅、硅化物或以上材料的组合。
进一步地，垂直贯穿堆叠层122211的多个沟道柱可以包括多个存储沟道柱1222121、多个虚拟沟道柱1222122，以及设置于多个存储沟道柱1222121和多个虚拟沟道柱1222122之间的多个过渡沟道柱(图中未示出)。需要说明的是，在本实施例中，每个存储沟道柱1222121是“电荷捕获”类型的NAND存储器串，且在每个存储沟道柱1222121内壁依次形成有功能层12221211和沟道层12221212，功能层12221211由存储沟道柱1222121中心至存储沟道柱1222121外表面依次包括堆叠的隧穿层、储存层(也称为“电荷捕获层”)和阻挡层。其中，隧穿层的示例性材料可以包括氧化硅、氮氧化硅或以上材料的组合，储存层的示例性材料可以包括氮化硅、氮氧化硅、硅或以上材料的组合，阻挡层的示例性材料可以包括氧化硅、氮氧化硅、高介电常数电介质或以上材料的组合，沟道层12221212的示例性材料可以包括非晶硅、多晶硅或单晶硅。
进一步地，存储沟道柱1222121还包括多个控制栅极，在本实施例中，堆叠层122211中的每个栅极层1222112可以作为存储沟道柱1222121中每个存储单元的控制栅极。
进一步地，每个存储沟道柱1222121还包括外延层12221213以及插塞12221214，外延层12221213用以作为存储沟道柱1222121的源极导通路径，存储沟道柱1222121靠近于源极层125具有一端部，外延层12221213设置于该端部，且外延层12221213与存储沟道柱1222121的沟道层12221212相接触。插塞12221214用以作为存储沟道柱1222121的漏极，且在本实施例中，插塞12221214也用以作为存储沟道柱1222121的蚀刻停止层，以防止对填充在存储沟道柱1222121中的电介质(例如氧化硅和氮化硅)的蚀刻。进一步地，外延层12221213的示例性材料可以包括从源极层125外延生长的半导体材料，例如单晶硅，插塞12221214的示例性材料可以包括多晶硅。
需要说明的是，在由本发明而成的其他实施例中，存储沟道柱1222121也可以是“浮栅”类型的NAND存储器串。应当理解的是，第二存储晶圆120中可以具有多层堆叠层122211，具有多层堆叠层122211的第二存储晶圆120中会具有位于不同堆叠层122211之间的层间插塞，以实现不同堆叠层122211中存储沟道柱1222121的电连接。
需要说明的是，在本实施例中，NAND存储阵列12221只包括一层NAND存储阵列，而在由本发明而成的其它变形例中，NAND存储阵列12221可以包括多个NAND阵列叠层，每个NAND阵列叠层分别包括堆叠层、垂直贯穿堆叠层的多个沟道柱、多条第二字线以及多条第二位线，且每个NAND阵列叠层通过多条第二字线和多条第二位线而与第二存储晶圆120中的第二驱动电路12212构成电连接。举例来说，在一个可能的变形例中，NAND存储阵列12221包括依次层叠设置于第二键合层121上方的第一NAND阵列叠层以及第二NAND阵列叠层，其中，第一NAND阵列叠层包括第一堆叠层、垂直贯穿第一堆叠层的多个第一存储沟道柱、多条第一子字线以及多条第一子位线，第一NAND阵列叠层通过多条第一子字线以及多条第一子位线电连接至第二驱动电路12212，以使第二驱动电路12212可以驱动第一存储沟道柱中的存储单元进行读写操作；第二NAND阵列叠层包括第二堆叠层、垂直贯穿第二堆叠层的多个第二存储沟道柱、多条第二子字线以及多条第二子位线，第二NAND阵列叠层通过多条第二子字线以及多条第二子位线电连接至第二驱动电路12212，以使第二驱动电路12212可以驱动第二存储沟道柱中的存储单元进行读写操作。
器件层1221设置于第二存储阵列层1222上，在本实施例中，器件层1221包括形成于衬底123上的第一驱动电路12211、第二驱动电路12212以及控制电路12213，其中，第一驱动电路12211、第二驱动电路12212以及控制电路12213分别包括多个晶体管12214。进一步地，衬底123具有掺杂结构1232，该掺杂结构1232可以为晶体管12214的源极区域和漏极区域。进一步地，NAND存储阵列12221可以就近设置于第二驱动电路12212的下方，从而保证第二驱动电路12212对NAND存储阵列12221的驱动能力不会由于两者设置距离较远而产生衰减。
衬底123设置于器件层1221上，衬底123可以为半导体衬底，包括但不限于硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或其他任何合适的材料。进一步地，在衬底123中除了形成有掺杂结构1232，还形成有隔离结构1231，隔离结构1231可以为浅沟槽隔离结构(STI，Shallow Trench Isolation)。
互连层124用以电连接第二键合层121和器件层1221以及第二存储阵列层1222，第一驱动电路12211以及控制电路12213经互连层124电连接至由第一键合层113和第二键合层121键合形成的共同键合层，并经该共同键合层电控制相变存储阵列1121。进一步地，互连层124包括多个横向互连线1241以及多个垂直过孔触点1242。需要说明的是，互连层124还可以包括一个或多个层间电介质层(图中未示出)(Inter Level Dielectric，ILD，也称为“金属间电介质层(Inter Metal Dielectric，IMD)”)，在层间电介质层中也可以形成横向互连线1241和垂直过孔触点1242，互连层124可以包括在多个层间电介质层中的横向互连线1241和垂直过孔触点1242。具体地，横向互连线1241以及垂直过孔触点1242的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合，互连层124中的层间电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
需要说明的是，第二存储晶圆120的器件层1221以及第二存储阵列层1222,除了可以是如前面所述连续堆栈在同一个衬底，即衬底123上之外,也可以是以如下变形例的方式形成，在该变形例中，第二存储晶圆120可以包括第一功能层以及第二功能层，其中：
第一功能层包括上述衬底123以及器件层1221；
第二功能层包括源极层125以及形成于源极层125上的上述第二存储阵列层1222以及第二键合层121；
且其中，器件层1221与第二存储阵列层1222位于源极层125的两侧。
进一步地，以上所讲的上方以及下方,是从一个方向举例来说明，当从另一方向来进行说明时，上述的上方以及下方可以分别是下方以及上方，因此，上下方不应是限制条件，重点在于相对关系。
区别于现有技术，本发明提供了一种半导体器件100，包括第一存储晶圆110以及第二存储晶圆120，其中：第一存储晶圆110包括相变存储阵列1121和第一键合层113，相变存储阵列1121和第一键合层113电连接，第二存储晶圆120包括NAND存储阵列12221、以及与NAND存储阵列12221均电连接的第二键合层121、第一驱动电路12211、第二驱动电路12212以及控制电路12213，且第一键合层113和第二键合层121键合以形成共同键合层，控制电路12213经第一驱动电路12211以及该共同键合层控制相变存储阵列1121，控制电路12213通过第二驱动电路12212控制NAND存储阵列12221，由于本发明提供的半导体器件100中的控制电路12213可以通过控制多个驱动器而对多种存储阵列的读写操作进行控制，从而当半导体器件100需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件100中不同存储阵列之间的数据通信速度，同时，由于第一存储晶圆110不具有衬底，因而有效地减小了半导体器件100的整体尺寸，且在本实施例中，焊盘引出层111中用以电连接外部电路的焊盘1111与相变存储阵列1121在垂直方向上的投影不具有重合区域，从而可以避免制备焊盘1111时所产生的冲击对相变存储阵列1121造成损坏。
请参阅图3以及图4a-图4h，图3是根据本发明而成的实施例所提供的半导体器件200的制备方法的流程示意图，图4a-图4h是根据本发明而成的实施例所提供的半导体器件200的制备方法的工艺流程示意图。
如图3所示，该半导体器件200的制备方法具体包括：第一存储晶圆形成步骤S101、第二存储晶圆形成步骤S102、键合步骤S103以及引出步骤S104，接下来，对各步骤进行详细叙述。
第一存储晶圆形成步骤S101：在第一存储晶圆210上依次形成彼此电连接的相变存储阵列2121以及第一键合层213。
具体地，请参阅图4a，相变存储阵列2121(Phase Change Memory，PCM)形成于第一存储晶圆210的第一存储阵列层212内，且相变存储阵列2121包括多条第一字线(WordLine，WL)21211、多条第一位线(Bit Line，BL)21212以及设置于多条第一字线21211和多条第一位线21212的交叉点处的多个第一存储单元21213(相变存储单元)。其中，第一字线21211以及第一位线21212为导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。相变存储阵列2121是通过第一存储单元21213中的相变材料在晶态和非晶态之间相互转化时所表现出来的电阻差异来存储数据。具体地，第一存储单元21213的材料包括基于硫属化物的合金(硫属化物玻璃)，例如GST(Ge-Sb-Te)合金，或任何其他合适的相变材料、电阻氧化物材料或导电桥材料。
容易理解的是，第一存储单元21213(相变存储单元)可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(ChemicalMechanical Polishing，CMP)和任何其他合适的工艺。
进一步地，请参阅图4b，在本实施例中，第一键合层213包括多个第一键合触点2131以及电隔离多个第一键合触点2131的电介质(图中未示出)，第一键合触点2131贯穿第一键合层213。具体地，第一键合触点2131的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。进一步地，在第一键合层213中，除多个第一键合触点2131以外的部分可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
第二存储晶圆形成步骤S102：在第二存储晶圆220上依次形成器件层2221、第二存储阵列层2222以及第二键合层223，其中，器件层2221内形成有彼此电连接的第一驱动电路22211、第二驱动电路22212以及控制电路22213，第二存储阵列层2222内形成有NAND存储阵列22221，且NAND存储阵列22221与第二键合层223、第一驱动电路22211、第二驱动电路22212以及控制电路22213均电连接。
其中，器件层2221、第二存储阵列层2222以及第二键合层223形成于第二存储晶圆220的衬底221上，且器件层2221与第二存储阵列层2222构成第二存储晶圆220的存储功能层222。
进一步地，第一键合层213和第二键合层223相键合以形成共同键合层，控制电路22213经第一驱动电路22211以及该共同键合层控制相变存储阵列2121，控制电路22213通过第二驱动电路22212控制NAND存储阵列22221。
具体地，请参阅图4c，在本实施例中，衬底221可以为半导体衬底，包括但不限于硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或其他任何合适的材料。进一步地，在衬底221中形成有隔离结构2211以及掺杂结构2212，隔离结构2211可以为浅沟槽隔离结构(STI，Shallow Trench Isolation)。
器件层2221设置于衬底221上，在本实施例中，器件层2221包括形成于衬底221上的第一驱动电路22211、第二驱动电路22212以及控制电路22213，其中，第一驱动电路22211、第二驱动电路22212以及控制电路22213分别包括多个晶体管22214。进一步地，衬底221中的掺杂结构2212可以为晶体管22214的源极区域和漏极区域。
容易理解的是，在本实施例中，晶体管22214可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(Chemical MechanicalPolishing，CMP)和任何其他合适的工艺。掺杂结构2212可以通过离子注入和/或热扩散在衬底221中形成；隔离结构2211可以通过湿法/干法蚀刻和薄膜沉积在衬底221中形成。
NAND存储阵列22221设置于器件层2221上，包括堆叠层222211以及垂直贯穿堆叠层222211的多个沟道柱(图中未标号)。其中，堆叠层222211先由绝缘层2222111和牺牲层交替层叠而成，在形成多个沟道柱之后，再将牺牲层置换为栅极层2222112。具体地，绝缘层2222111由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合，栅极层2222112由导电材料制成，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(AL)、掺杂硅、硅化物或以上材料的组合。
容易理解的是，交替层叠的绝缘层2222111和牺牲层可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。且将牺牲层置换为栅极层2222112的置换步骤可以通过栅极替换工艺形成，例如，对牺牲层进行湿法/干法蚀刻出凹槽，之后，用导电材料填充所得到的凹槽以将牺牲层置换为栅极层2222112。且形成多个沟道柱的工艺方法可以包括：使用干法蚀刻和/或湿法蚀刻(例如深反应离子蚀刻(Deep Reaction IonEtching，DRIE))形成垂直贯穿堆叠层222211并进入设置于器件层2221上方的源极层225中的沟道孔(图中未示出)，然后在沟道孔的下部中从源极层225外延生长外延层22221213。在本实施例中，用于形成NAND存储阵列的制造工艺还包括：使用诸如ALD、CVD、PVD或其任何组合之类的薄膜沉积工艺，用多个层(功能层22221211和沟道层22221212)填充沟道孔；且用于形成NAND存储阵列的制造工艺还包括：通过在沟道柱的上端处蚀刻凹部，并使用诸如ALD、CVD、PVD或其任何组合之类的薄膜沉积工艺，用半导体材料填充凹部，而在沟道孔的上部中形成插塞22221214。
需要说明的是，因为第二存储晶圆220中还会包括用以电连接第二键合层223和器件层2221以及第二存储阵列层2222的互连层224，所以，在第二存储晶圆形成步骤S102中，还包括：
在第二存储晶圆220的衬底221上形成互连层224；
其中，第一驱动电路22211以及控制电路22213经互连层224电连接至由第一键合层213和第二键合层223共同构成的共同键合层，并经该共同键合层电控制相变存储阵列2121。
具体地，请参阅图4d，互连层224包括多个横向互连线2241以及多个垂直过孔触点2242。需要说明的是，互连层224还可以包括一个或多个层间电介质层(图中未示出)(InterLevel Dielectric，ILD，也称为“金属间电介质层(Inter Metal Dielectric，IMD)”)，在层间电介质层中也可以形成横向互连线2241和垂直过孔触点2242，互连层224可以包括在多个层间电介质层中的横向互连线2241和垂直过孔触点2242。具体地，横向互连线2241以及垂直过孔触点2242的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合，互连层224中的层间电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
容易理解的是，在本实施例中，互连层224中的多个横向互连线2241以及多个垂直过孔触点2242可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(PhysicalVapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)、电镀、无电镀敷或其任何组合。用于形成互连的制造工艺还可以包括光刻、化学机械抛光(ChemicalMechanical Polishing，CMP)、湿法/干法蚀刻或任何其他合适的工艺。上述层间电介质层(ILD层)可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
进一步地，请参阅图4e，第二键合层223包括多个第二键合触点2231以及电隔离多个第二键合触点2231的电介质(图中未示出)，第二键合触点2231贯穿第二键合层223，并与互连层224电连接。具体地，第二键合触点2231的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。进一步地，在第二键合层223中，除多个第二键合触点2231以外的部分可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
容易理解的是，在本实施例中，可以通过一种或多种薄膜沉积工艺在互连层224的顶表面上沉积电介质层，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料进行光刻和干法/湿法蚀刻)首先穿过电介质层图案化第一接触孔(图中未示出)，可以形成穿过电介质层并且与互连层224中的横向互连线2241以及垂直过孔触点2242接触的第二接触孔，并在第二接触孔内填充导体(例如，铜)以形成第二键合触点2231。在一些实施例中，填充第二接触孔的工艺步骤还包括在沉积导体之前沉积阻挡层、粘合层和/或种子层。
键合步骤S103：将第一存储晶圆210翻转，并通过第一键合层213以及第二键合层223将第一存储晶圆210以及第二存储晶圆220进行键合。
容易理解的是，上述各层的上下关系是通过将第一存储晶圆210翻转而进行键合所得到的结果，在由本发明而成的其他变形例中，也可以通过将第二存储晶圆220翻转，而进行第一存储晶圆210和第二存储晶圆220的键合。
具体地，请参阅图4f-图4g，第一键合层213中的第一键合触点2131与第二键合层223中的第二键合触点2231一一对应。
需要说明的是，为了使半导体器件200与外部电路之间的电信号可以进行传输，在键合步骤S103之后，还包括：
引出步骤S104：在第一存储晶圆210相背于第一键合层213的一侧形成彼此电连接的焊盘2151以及垂直引出触点2152；
其中，焊盘2151经垂直引出触点2152电连接至第一键合层213。
具体地，请参阅图4h，焊盘2151以及垂直引出触点2152位于焊盘引出层215中。
需要说明的是，第二存储晶圆220的器件层2221与第二存储阵列层2222,除了可以是如前面所述连续堆栈在同一个衬底，即衬底221上之外,也可以是以如下变形例的方式形成，在该变形例中，第二存储晶圆220可以包括第一功能层以及第二功能层，其中：
第一功能层包括上述衬底221以及器件层2221；
第二功能层包括源极层225以及形成于源极层225上的上述第二存储阵列层2222以及第二键合层223；
且其中，器件层2221与第二存储阵列层2222的一侧上位于源极层225的两侧。
区别于现有技术，本发明提供了一种半导体器件200的制备方法，包括：在第一存储晶圆210上依次形成彼此电连接的相变存储阵列2121以及第一键合层213，在第二存储晶圆220上依次形成器件层2221、第二存储阵列层2222以及第二键合层223，其中，器件层2221内形成有彼此电连接的第一驱动电路22211、第二驱动电路22212以及控制电路22213，第二存储阵列层2222内形成有NAND存储阵列22221，且NAND存储阵列22221与第二键合层223、第一驱动电路22211、第二驱动电路22212以及控制电路22213均电连接，之后，将第一存储晶圆210翻转，并通过第一键合层213以及第二键合层223将第一存储晶圆210以及第二存储晶圆220进行键合，由于根据该制备方法制成的半导体器件200，其控制电路22213可以对控制相变存储阵列2121的第一驱动电路22211和控制NAND存储阵列22221的第二驱动电路22212均进行控制，从而当半导体器件200需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件200中不同存储阵列之间的数据通信速度，同时，由于第一存储晶圆210不具有衬底，因而有效地减小了半导体器件200的整体尺寸，且在本实施例中，焊盘引出层215中用以电连接外部电路的焊盘2151与相变存储阵列2121在垂直方向上的投影不具有重合区域，从而可以避免制备焊盘2151时所产生的冲击对相变存储阵列2121造成损坏。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (9)

1.一种半导体器件，其特征在于，所述半导体器件包括：
第一存储晶圆，所述第一存储晶圆包括相变存储阵列和第一键合层，所述相变存储阵列和所述第一键合层电连接；
第二存储晶圆，所述第二存储晶圆包括依次层叠设置的衬底、器件层、存储阵列层以及第二键合层，所述器件层包括第一驱动电路、第二驱动电路以及控制电路，所述存储阵列层包括与所述第二键合层电连接的NAND存储阵列；
其中，所述第一键合层和所述第二键合层相键合以形成共同键合层，所述控制电路经所述第一驱动电路以及所述共同键合层控制所述相变存储阵列，所述控制电路通过所述第二驱动电路控制所述NAND存储阵列。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二存储晶圆还包括设置于所述衬底上的互连层，所述第一驱动电路以及所述控制电路经所述互连层电连接至所述共同键合层，并经所述共同键合层电控制所述相变存储阵列。
3.根据权利要求1所述的半导体器件，其特征在于，所述存储阵列层包括位于所述器件层上的源极层，所述NAND存储阵列设置于所述源极层上方。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一存储晶圆还包括彼此电连接的焊盘以及垂直引出触点，所述焊盘经所述垂直引出触点电连接至所述第一键合层。
5.根据权利要求1所述的半导体器件，其特征在于，所述控制电路用以将所述相变存储阵列保存的数据写入所述NAND存储阵列。
6.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
在第一存储晶圆上依次形成彼此电连接的相变存储阵列以及第一键合层；
在第二存储晶圆上依次形成器件层、存储阵列层以及第二键合层，其中，所述器件层内形成有彼此电连接的第一驱动电路、第二驱动电路以及控制电路，所述存储阵列层内形成有NAND存储阵列，且所述NAND存储阵列与所述第二键合层、第一驱动电路、第二驱动电路以及控制电路均电连接；
将所述第一存储晶圆翻转，并通过所述第一键合层以及所述第二键合层将所述第一存储晶圆以及所述第二存储晶圆进行键合；
其中，所述第一键合层和所述第二键合层相键合以形成共同键合层，所述控制电路经所述第一驱动电路以及所述共同键合层控制所述相变存储阵列，所述控制电路通过所述第二驱动电路控制所述NAND存储阵列。
7.根据权利要求6所述的制备方法，其特征在于，在所述将所述第一存储晶圆翻转，并通过所述第一键合层以及所述第二键合层将所述第一存储晶圆以及所述第二存储晶圆进行键合的步骤之后，还包括：
在所述第一存储晶圆相背于所述第一键合层的一侧形成彼此电连接的焊盘以及垂直引出触点；
其中，所述焊盘经所述垂直引出触点电连接至所述第一键合层。
8.根据权利要求6所述的制备方法，其特征在于，所述制备方法还包括：
在所述第二存储晶圆的衬底上形成互连层；
其中，所述第一驱动电路以及所述控制电路经所述互连层电连接至所述共同键合层，并经所述共同键合层电控制所述相变存储阵列。
9.根据权利要求6所述的制备方法，其特征在于，所述存储阵列层包括位于所述器件层上的源极层，所述NAND存储阵列设置于所述源极层上方。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116367540B (zh) * 2023-05-10 2023-10-24 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832190A (zh) * 2005-02-24 2006-09-13 三星电子株式会社 使用单元二极管的相变存储器件及其制造方法
CN109564923A (zh) * 2018-06-28 2019-04-02 长江存储科技有限责任公司 具有屏蔽层的三维存储器器件以及用于制造其的方法
CN110537260A (zh) * 2019-04-30 2019-12-03 长江存储科技有限责任公司 具有闪速存储器控制器的键合的存储设备及其制造和操作方法
CN110620117A (zh) * 2018-06-18 2019-12-27 英特尔公司 使用晶片到晶片接合的具有共享控制电路的三维（3d）闪存存储器
CN110720145A (zh) * 2019-04-30 2020-01-21 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备
CN110914988A (zh) * 2019-10-17 2020-03-24 长江存储科技有限责任公司 用于半导体器件阵列的后侧深隔离结构
CN112420715A (zh) * 2019-08-21 2021-02-26 美光科技公司 包含阵列下缓冲器电路系统的多层存储器装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355194B2 (en) * 2019-06-05 2022-06-07 Samsung Electronics Co., Ltd. Non-volatile memory device
CN110832638A (zh) * 2019-10-12 2020-02-21 长江存储科技有限责任公司 具有内插结构的半导体器件及其形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832190A (zh) * 2005-02-24 2006-09-13 三星电子株式会社 使用单元二极管的相变存储器件及其制造方法
CN110620117A (zh) * 2018-06-18 2019-12-27 英特尔公司 使用晶片到晶片接合的具有共享控制电路的三维（3d）闪存存储器
CN109564923A (zh) * 2018-06-28 2019-04-02 长江存储科技有限责任公司 具有屏蔽层的三维存储器器件以及用于制造其的方法
CN110537260A (zh) * 2019-04-30 2019-12-03 长江存储科技有限责任公司 具有闪速存储器控制器的键合的存储设备及其制造和操作方法
CN110720145A (zh) * 2019-04-30 2020-01-21 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备
CN112420715A (zh) * 2019-08-21 2021-02-26 美光科技公司 包含阵列下缓冲器电路系统的多层存储器装置
CN110914988A (zh) * 2019-10-17 2020-03-24 长江存储科技有限责任公司 用于半导体器件阵列的后侧深隔离结构

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