CN113224071B - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制备方法，包括：彼此键合的多片晶圆，分别设置在多片晶圆上的多种存储阵列，分别与多种存储阵列一一对应电连接的多个驱动器，以及在多片晶圆的其中一片晶圆上设置的共用控制器，共用控制器分别与多个驱动器电连接，用于控制多个驱动器对多种存储阵列的数据处理，由于本发明提供的半导体器件中的共用控制器可以通过控制多个驱动器而控制多种存储阵列进行读写操作，从而当半导体器件需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件中不同存储阵列之间的数据通信速度，同时，减小了半导体器件的制造成本。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。为了进一步提高存储器的存储密度，已经开发出三维结构的存储器件，三维存储器包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在非易失性存储器中，已设计出具有32层、64层，甚至更高的层数的3D NAND Flash(三维NAND闪存)存储器。
在现有技术中，通常会使用相变存储器(Phase Change Memory，PCM)作为3D NANDFlash存储器的缓冲器，以提高3D NAND Flash存储器的速度和性能。这种设计下的混合型存储器，具有两个控制器(PCM控制器以及NAND控制器)，分别用以控制相变存储器以及3DNAND Flash存储器。一般情况下，混合型存储器的PCM控制器接收到外部主机传输的数据后，会根据该数据使用的场景，选择将数据发送至相变存储器或NAND控制器。当该数据被发送至NAND控制器后，NAND控制器再将该数据发送至3D NAND Flash存储器。
但是，上述存储器的操作时间较长，且制造成本也较高。
发明内容
本发明提供了一种半导体器件及其制备方法，用以解决因半导体器件中不同存储阵列的驱动器由不同的控制器所控制，而导致半导体器件制造成本较高、不同存储阵列之间的数据通信较为缓慢的问题。
为了解决上述问题，本发明提供了一种半导体器件，所述半导体器件包括：
彼此键合的多片晶圆；
分别设置在所述多片晶圆上的多种存储阵列；
分别与所述多种存储阵列一一对应电连接的多个驱动器；
在所述多片晶圆的其中一片晶圆上设置共用控制器，所述共用控制器分别与所述多个驱动器电连接，用于控制所述多个驱动器对所述多种存储阵列的数据处理。
进一步优选的，所述多个驱动器和与其对应电连接的存储阵列设置在同一片晶圆内。
进一步优选的，所述共用控制器与所述多个驱动器中的其一设置在同一片晶圆的器件层内。
进一步优选的，所述多片晶圆包括键合的第一晶圆和第二晶圆，其中：
所述多种存储阵列包括设置在所述第一晶圆上的第一存储阵列以及设置在所述第二晶圆上的第二存储阵列；
所述多个驱动器包括设置在所述第一晶圆的器件层内的第一驱动器和设置在所述第二晶圆的器件层内的第二驱动器，所述第一驱动器与所述第一存储阵列电连接，所述第二驱动器与所述第二存储阵列电连接；
所述共用控制器设置于所述第一晶圆的器件层内，且所述共用控制器分别与所述第一驱动器和所述第二驱动器电连接。
进一步优选的，所述第二晶圆包括第二衬底和源极层，其中：
所述第二晶圆的器件层设置在所述第二衬底上，所述第二存储阵列设置在所述源极层上；
且其中，所述第二晶圆的器件层与所述第二存储阵列位于所述源极层的两侧。
进一步优选的，所述第一晶圆还包括第一互连层以及第一键合层，所述第一互连层电连接所述第一晶圆的器件层和所述第一键合层、以及电连接所述第一存储阵列和所述第一键合层。
进一步优选的，所述第二晶圆还包括第二互连层以及第二键合层，所述第二互连层电连接所述第二存储阵列和所述第二键合层、以及电连接所述第二晶圆的器件层和所述第二键合层。
进一步优选的，所述第二晶圆还包括引出结构，所述引出结构包括焊盘以及垂直引出触点，所述焊盘用以电连接外部电路，且所述焊盘经所述垂直引出触点电连接至所述第二互连层。
进一步优选的，所述第一存储阵列以及所述第一驱动器共同构成第一存储器，所述第二存储阵列以及所述第二驱动器共同构成第二存储器，所述第一存储器具有比所述第二存储器更快的读写操作速度，且所述第一存储器用以保存编程程序运行时的数据。
进一步优选的，所述共用控制器用以将所述第一存储器保存的所述数据写入所述第二存储器。
进一步优选的，所述第一存储阵列为相变存储阵列，且所述第二存储阵列为NAND存储阵列。
另一方面，本发明还提供了一种半导体器件的制备方法，所述制备方法包括：
在多片晶圆上分别形成多个驱动器，以及在所述多片晶圆中的其中一片晶圆上形成共用控制器；
在所述多片晶圆上分别形成与所述驱动器一一对应电连接的多种存储阵列；
将所述多片晶圆彼此键合，以及将所述共用控制器分别与所述多个驱动器电连接，其中，所述共用控制器用于控制所述多个驱动器对所述多种存储阵列的数据处理。
进一步优选的，所述多片晶圆包括键合的第一晶圆和第二晶圆，其中：
所述第一晶圆的形成步骤包括：依次形成所述第一晶圆的器件层、第一存储阵列以及第一键合层而形成第一晶圆，其中，所述第一晶圆的器件层内形成有与所述第一存储阵列电连接的第一驱动器、以及与所述第一驱动器电连接的共用控制器；
所述第二晶圆的形成步骤包括：依次形成所述第二晶圆的器件层、第二存储阵列以及第二键合层而形成第二晶圆，其中，所述第二晶圆的器件层内形成有与所述第二存储阵列电连接的第二驱动器，且所述第二驱动器与所述共用控制器电连接。
进一步优选的，所述将所述多片晶圆彼此键合的步骤还包括：
将所述第一晶圆与所述第二晶圆其中之一翻转；
将所述第一键合层以及所述第二键合层键合，以将所述第一晶圆和所述第二晶圆键合。
进一步优选的，所述第一晶圆形成步骤还包括：
在所述第一晶圆上形成第一互连层；
其中，所述第一互连层电连接所述第一晶圆的器件层和所述第一键合层、以及电连接所述第一存储阵列和所述第一键合层。
进一步优选的，所述第二晶圆形成步骤还包括：
在所述第二晶圆上形成第二互连层；
其中，所述第二互连层电连接所述第二存储阵列和所述第二键合层、以及电连接所述第二晶圆的器件层和所述第二键合层。
进一步优选的，所述制备方法还包括：
在所述第二晶圆上形成包括焊盘以及垂直引出触点的引出结构；
其中，所述焊盘经所述垂直引出触点电连接至所述第二互连层，所述焊盘用以电连接外部电路。
本发明的有益效果为：本发明提供了一种半导体器件及其制备方法，包括：彼此键合的多片晶圆，分别设置在多片晶圆上的多种存储阵列，分别与多种存储阵列一一对应电连接的多个驱动器，以及在多片晶圆的其中一片晶圆上设置的共用控制器，共用控制器分别与多个驱动器电连接，用于控制多个驱动器对多种存储阵列的数据处理，由于本发明提供的半导体器件中的共用控制器可以通过控制多个驱动器而控制多种存储阵列进行读写操作，从而当半导体器件需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件中不同存储阵列之间的数据通信速度，同时，减小了半导体器件的制造成本。
附图说明
为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明而成的实施例所提供的半导体器件的剖面结构示意图。
图2是根据本发明而成的实施例所提供的半导体器件的进一步剖面结构示意图。
图3是根据本发明而成的实施例所提供的半导体器件的制备方法的流程示意图。
图4a-图4k是根据本发明而成的实施例所提供的半导体器件的制备方法的工艺流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的半导体器件，因半导体器件中不同存储阵列的驱动器由不同的控制器所控制，而导致半导体器件制造成本较高、不同存储阵列之间的数据通信较为缓慢的问题，且当半导体器件中有多种存储器并用时，因半导体器件内的空间利用率不高，而导致半导体器件具有较大尺寸的问题，本发明实施例用以解决上述问题。
例如，控制相变存储阵列的驱动器以及控制NAND存储阵列的驱动器分别被不同的控制器所控制，数据要透过外部电路被选择送到PCM控制器以及NAND控制器，且由于不同的控制器与对应的存储阵列及其驱动器分别形成于一块主板上的不同晶圆上，因而当要变更存储器时，需要通过外部电路以及不同的控制器来进行转移，并通过主板上的走线进行数据通信，这将增加操作步骤与操作时间，同时，也带来了半导体器件具有较高的制造成本的问题。
根据本发明而成的实施例所提供的半导体器件包括：彼此键合的多片晶圆，分别设置在多片晶圆上的多种存储阵列，分别与多种存储阵列一一对应电连接的多个驱动器，以及在多片晶圆的其中一片晶圆上设置的共用控制器，共用控制器分别与多个驱动器电连接，用于控制多个驱动器对多种存储阵列的数据处理。
由于该共用控制器可以通过控制多个驱动器而控制多种存储阵列进行读写操作，从而当半导体器件需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件中不同存储阵列之间的数据通信速度，同时，减小了半导体器件的制造成本。
接下来，以根据本发明而成的一个具体实施例为例，来对本发明进行详细说明，但并不限于此。
请参阅图1，图1示出了根据本发明而成的实施例所提供的半导体器件100的剖面结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图1所示，该半导体器件100包括第一晶圆110以及第二晶圆120，其中：
第一晶圆110包括依次层叠设置的第一衬底111、第一存储功能层112以及第一键合层113，其中，第一存储功能层112包括第一器件层1121(即，第一晶圆110的器件层)以及形成有第一存储阵列1122的第一存储阵列层1123，第一器件层1121包括第一驱动器11211以及共用控制器11212。且第一驱动器11211与第一存储阵列1122电连接，共用控制器11212与第一驱动器11211电连接。
第二晶圆120包括依次层叠设置的第二键合层121、第二存储功能层122以及第二衬底123，其中，第二存储功能层122包括形成有第二存储阵列1221的第二存储阵列层1223以及形成有第二驱动器1222的第二器件层1224(即，第二晶圆120的器件层)，第二晶圆120通过第二键合层121以及第一键合层113而与第一晶圆110构成电连接。且第二驱动器1222分别与第二存储阵列1221电连接及共用控制器11212电连接。
需要说明的是，第一驱动器11211用以驱动第一存储阵列1122进行读写操作，第二驱动器1222用以驱动第二存储阵列1221进行读写操作，共用控制器11212用以控制第一驱动器11211以及第二驱动器1222对第一存储阵列1122以及第二存储阵列1221的数据处理。
进一步地，因为第一驱动器11211以及共用控制器11212位于第一晶圆110上，第二驱动器1222位于第二晶圆120上，第一存储阵列1122与第二存储阵列1221分别位于第一晶圆110与第二晶圆120上；所以，共用控制器11212通过第一驱动器11211控制第一存储阵列1122，并通过第一键合层113、第二键合层121以及第二驱动器1222控制第二存储阵列1221，此时，由于共用控制器11212可以同时对第一驱动器11211以及第二驱动器1222进行控制，所以，在对第一存储阵列1122与第二存储阵列1221中的数据进行转移等操作时，无需借助外部电路以及另外的控制器，极大地减少了操作步骤与操作时间。
进一步地，第一存储阵列1122以及第一驱动器11211共同构成第一存储器(图中未标号)，第二存储阵列1221以及第二驱动器1222共同构成第二存储器(图中未标号)，第一存储器具有比第二存储器更快的读写操作速度。具体地，与半导体器件100电连接的外部主机在运行编程程序时，会将产生的数据发送至半导体器件100的共用控制器11212，共用控制器11212会先控制第一存储器保存该数据，之后，再根据该数据的使用场景，选择性地将第一存储器保存的数据写入第二存储器。
请参阅图2，图2示出了根据本发明而成的实施例所提供的半导体器件100的进一步剖面结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图2所示，在本实施例中，例如，第一存储阵列1122为相变存储阵列，第二存储阵列1221为NAND存储阵列，第一驱动器11211为相变存储阵列驱动器、第二驱动器1222为NAND存储阵列驱动器；但并不局限于此。
进一步地，在本实施例中，第一驱动器11211以及共用控制器11212位于第一器件层1121，且在平行于第一衬底111的水平面方向上，位于相同层。需要说明的是，在由本发明而成的其它变形例中，第一器件层1121可以包括至少一个子器件层，第一驱动器11211以及共用控制器11212可以分别位于两个不同的子器件层中，举例来说，第一器件层1121包括第一子器件层以及第二子器件层，第一驱动器11211位于第一子器件层中，共用控制器11212位于第二子器件层中，且其中，第一子器件层以及第二子器件层在平行于第一衬底111的水平面方向上，位于不同层，容易理解的是，第一存储阵列1122可以与子器件层其中之一位于相同水平面(譬如，第一存储阵列1122位于第一子器件层所在的水平面，或位于第二子器件层所在的水平面)，也可以与每个子器件层均位于不同水平面(即，不位于第一子器件层以及第二子器件层其中任一所在的水平面，可以位于第一子器件层以及第二子器件层之上、或位于第一子器件层以及第二子器件层之下、或位于第一子器件层以及第二子器件层之间)。
进一步地，在本实施例中，第二存储阵列1221以及第二驱动器1222位于第二存储功能层122，且第二驱动器1222层叠设置于第二存储阵列1221之上。需要说明的是，在由本发明而成的其它变形例中，第二驱动器1222可以层叠设置于第二存储阵列1221之下，也可以是第二存储阵列1221以及第二驱动器1222位于同一水平面所在的层，并层叠于第二键合层121的上方。
进一步地，在本实施例中，可以将会频繁存取的数据存储在由作为相变存储阵列的第一存储阵列1122与作为相变存储阵列驱动器的第一驱动器11211共同构成的相变存储器中，因为相变存储器具有比闪存更快的读写速度，以使半导体器件100能够进行随机存取和高速存取。且可以将较少使用的数据存储在由作为NAND存储阵列的第二存储阵列1221与作为NAND存储阵列驱动器的第二驱动器1222共同构成的NAND闪存存储器中，因为相比于相变存储器，NAND闪存存储器的读写速度较慢，但NAND闪存存储器的存储密度较高，将较少使用的数据存储在NAND闪存存储器中，可以实现在提高半导体器件100存储容量的前提下，降低半导体器件100的制造成本。
进一步地，在由本发明而成的其他变形例中，第一晶圆是外围电路晶圆，第二晶圆是存储阵列晶圆，第一存储阵列形成在外围电路晶圆中未设置器件的空隙处，这样的设置方式可以增大外围电路晶圆内部的空间利用率，从而可以减小该变形例提供的半导体器件的整体尺寸。
容易理解的是，在由本发明而成的其他变形例中，第一存储阵列、第二存储阵列、第一驱动器、第二驱动器以及共用控制器在第一晶圆和第二晶圆中还可以有不同的设置方式。
譬如，在一个可能的变形例中，第一驱动器、第二驱动器以及共用控制器形成于第一晶圆中，第一存储阵列以及第二存储阵列形成于第二晶圆中，且第一存储阵列设置于第二存储阵列的阶梯区下方的空隙处。这种设置方式有效地提高了第二晶圆的内部空间利用率，减小了该变形例提供的半导体器件的整体尺寸，且由于第一驱动器、第二驱动器以及共用控制器形成于同一晶圆上，可以提高第一驱动器以及第二驱动器与共用控制器之间的通信速度，从而可以提高半导体器件的整体通讯速度。
譬如，在另一个可能的实施例中，第一存储阵列、第一驱动器、第二驱动器以及共用控制器形成于第一晶圆中，第二存储阵列形成于第二晶圆中，且第一存储阵列设置于第一驱动器、第二驱动器以及共用控制器上方的空隙处。这种设置方式有效地提高了第一晶圆的内部空间利用率，减小了该变形例提供的半导体器件的整体尺寸，且由于第一存储阵列与第一驱动器形成于同一晶圆上，可以提高第一存储阵列与第一驱动器之间的通信速度，从而可以提高半导体器件的整体通讯速度。
譬如，在另一个可能的实施例中，第一存储阵列形成于第一晶圆中，第二存储阵列、第一驱动器、第二驱动器以及共用控制器形成于第二晶圆中。由于第二存储阵列以及第二驱动器形成于同一晶圆上，可以提高第二存储阵列与第二驱动器之间的通信速度，从而可以提高半导体器件的整体通讯速度。
请继续参阅图2，第一晶圆110中除了包括依次层叠设置的第一衬底111、第一存储功能层112以及第一键合层113之外，还包括第一互连层114。
第一衬底111可以为半导体衬底，包括但不限于硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或其他任何合适的材料。进一步地，在第一衬底111中形成有隔离结构1111以及掺杂结构1112，隔离结构1111可以为浅沟槽隔离结构(STI，Shallow Trench Isolation)。
第一器件层1121设置于第一衬底111的上方，第一器件层1121包括形成于第一衬底111上且相互电连接的第一驱动器11211以及共用控制器11212，其中，第一驱动器11211以及共用控制器11212可以分别包括多个第一晶体管11213。进一步地，第一衬底111中的掺杂结构1112可以为第一晶体管11213的源极区域和漏极区域。
第一存储阵列1122设置于第一器件层1121上方，譬如，第一存储阵列1122可以就近设置于第一驱动器11211的上方，从而保证第一驱动器11211对第一存储阵列1122的驱动能力不会由于两者设置距离较远而产生衰减。在本实施例中，第一存储阵列1122为相变存储阵列(Phase Change Memory，PCM)，包括多条第一字线(Word Line，WL)11221、多条第一位线(Bit Line，BL)11222以及设置于多条第一字线11221和多条第一位线11222的交叉点处的多个第一存储单元11223(相变存储单元)，每个存储单元11223中的第一字线11221和第一位线11222作为地址线、其位置可以相互调换。其中，第一字线11221以及第一位线11222为导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。第一存储阵列1122(相变存储阵列)是通过第一存储单元11223中的相变材料在晶态和非晶态之间相互转化时所表现出来的电阻差异来存储数据。具体地，第一存储单元11223的材料包括基于硫属化物的合金(硫属化物玻璃)，例如GST(Ge-Sb-Te)合金，或任何其他合适的相变材料、电阻氧化物材料或导电桥材料。
需要说明的是，在本实施例中，第一存储阵列1122包括两个相变存储阵列叠层，而在由本发明而成的其它变形例中，第一存储阵列1122也可以只包括一层相变存储阵列、或包括两个以上的相变存储阵列叠层，每个相变存储阵列叠层包括多条第一字线、多条第一位线以及设置于多条第一字线和多条第一位线的交叉点处的多个第一存储单元，且每个相变存储阵列叠层通过多条第一字线和多条第一位线而与第一驱动器11211构成电连接，以使第一驱动器11211可以驱动每个第一存储单元进行读写操作。
第一互连层114用以电连接第一器件层1121和第一键合层113、并电连接第一存储阵列层1123和第一键合层113。进一步地，第一互连层114包括多个第一横向互连线1141以及多个第一垂直过孔触点1142。需要说明的是，第一互连层114还可以包括一个或多个层间电介质层(图中未示出)(Inter Level Dielectric，ILD，也称为“金属间电介质层(InterMetal Dielectric，IMD)”)，在层间电介质层中也可以形成第一横向互连线1141和第一垂直过孔触点1142，第一互连层114可以包括在多个层间电介质层中的第一横向互连线1141和第一垂直过孔触点1142。具体地，第一横向互连线1141以及第一垂直过孔触点1142的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合，第一互连层114中的层间电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
第一键合层113设置于第一互连层114的上方，包括多个第一键合触点1131以及电隔离多个第一键合触点1131的电介质(图中未示出)，第一键合触点1131贯穿第一键合层113，并与第一互连层114电连接。具体地，第一键合触点1131的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。进一步地，在第一键合层113中，除多个第一键合触点1131以外的部分可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
请继续参阅图2，第二晶圆120中除了包括依次层叠设置的第二键合层121、第二存储功能层122以及第二衬底123，还包括第二互连层124。
第二键合层121设置于第一晶圆110的第一键合层113的上方，包括多个第二键合触点1211以及电隔离多个第二键合触点1211的电介质(图中未示出)，第二键合触点1211贯穿第二键合层121，并与第二互连层124电连接。具体地，第二键合触点1211的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。进一步地，在第二键合层121中，除多个第二键合触点1211以外的部分可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
第二存储阵列1221设置于第二键合层121上方，在本实施例中，第二存储阵列1221为NAND存储阵列，包括堆叠层12211以及垂直贯穿堆叠层12211的多个沟道柱。
其中，堆叠层12211由绝缘层122111和栅极层122112交替层叠而成，绝缘层122111由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合，栅极层122112由导电材料制成，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或以上材料的组合。
进一步地，垂直贯穿堆叠层12211的多个沟道柱可以包括多个存储沟道柱122121、多个虚拟沟道柱122122，以及设置于多个存储沟道柱122121和多个虚拟沟道柱122122之间的多个过渡沟道柱(图中未示出)。需要说明的是，在本实施例中，每个存储沟道柱122121是“电荷捕获”类型的NAND存储器串，且在每个存储沟道柱122121内壁依次形成有功能层1221211和沟道层1221212，功能层1221211由存储沟道柱122121中心至存储沟道柱122121外表面依次包括堆叠的隧穿层、储存层(也称为“电荷捕获层”)和阻挡层。其中，隧穿层的示例性材料可以包括氧化硅、氮氧化硅或以上材料的组合，储存层的示例性材料可以包括氮化硅、氮氧化硅、硅或以上材料的组合，阻挡层的示例性材料可以包括氧化硅、氮氧化硅、高介电常数电介质或以上材料的组合，沟道层1221212的示例性材料可以包括非晶硅、多晶硅或单晶硅。
进一步地，存储沟道柱122121还包括多个控制栅极，在本实施例中，堆叠层12211中的每个栅极层122112可以作为存储沟道柱122121中每个存储单元的控制栅极。
进一步地，每个存储沟道柱122121还包括外延层1221213以及插塞1221214，外延层1221213用以作为存储沟道柱122121源选择栅极控制的通道，外延层1221213设置于存储沟道柱122121靠近设置于第二驱动器1222下方的源极层125的端部，并且与存储沟道柱122121的沟道层1221212相接触，插塞1221214用以作为存储沟道柱122121的漏极，且在本实施例中，插塞1221214也用以作为存储沟道柱122121的蚀刻停止层，以防止对填充在存储沟道柱122121中的电介质(例如氧化硅和氮化硅)的蚀刻。进一步地，外延层1221213的示例性材料可以包括从源极层125外延生长的半导体材料，例如单晶硅，插塞1221214的示例性材料可以包括多晶硅。
需要说明的是，在由本发明而成的其他实施例中，存储沟道柱122121也可以是“浮栅”类型的NAND存储器串。应当理解的是，第二晶圆120中可以具有多层堆叠层12211，具有多层堆叠层12211的第二晶圆120中会具有位于不同堆叠层12211之间的层间插塞，以实现不同堆叠层12211中存储沟道柱122121的电连接。
第二驱动器1222设置于第二存储阵列1221上方，可以包括多个第二晶体管12221，进一步地，在第二衬底123中会形成有隔离结构以及掺杂结构，第二衬底123中的掺杂结构可以为第二晶体管12221的源极区域和漏极区域。
需要说明的是，在本实施例中，第二存储阵列1221只包括一层NAND存储阵列，而在由本发明而成的其它变形例中，第二存储阵列1221可以包括多个NAND阵列叠层，每个NAND阵列叠层分别包括堆叠层、垂直贯穿堆叠层的多个沟道柱、多条第二字线以及多条第二位线，且每个NAND阵列叠层通过多条第二字线和多条第二位线而与第一晶圆110中的第二驱动器1222构成电连接。举例来说，在一个可能的变形例中，第二存储阵列1221包括依次层叠设置于第二键合层121上方的第一NAND阵列叠层以及第二NAND阵列叠层，其中，第一NAND阵列叠层包括第一堆叠层、垂直贯穿第一堆叠层的多个第一存储沟道柱、多条第一字线以及多条第一位线，第一NAND阵列叠层通过多条第一字线以及多条第一位线电连接至第一晶圆110中的第二驱动器1222，以使第二驱动器1222可以驱动第一存储沟道柱中的存储单元进行读写操作；第二NAND阵列叠层包括第二堆叠层、垂直贯穿第二堆叠层的多个第二存储沟道柱、多条第二字线以及多条第二位线，第二NAND阵列叠层通过多条第二字线以及多条第二位线电连接至第一晶圆110中的第二驱动器1222，以使第二驱动器1222可以驱动第二存储沟道柱中的存储单元进行读写操作。
第二互连层124用以电连接第二存储阵列层1223和第二键合层121，并电连接第二器件层1224和第二键合层121。进一步地，第二互连层124包括多个第二横向互连线1241以及多个第二垂直过孔触点1242。需要说明的是，第二互连层124还可以包括一个或多个层间电介质层(图中未示出)(Inter Level Dielectric，ILD，也称为“金属间电介质层(InterMetal Dielectric，IMD)”)，在层间电介质层中也可以形成第二横向互连线1241和第二垂直过孔触点1242，第二互连层124可以包括在多个层间电介质层中的第二横向互连线1241和第二垂直过孔触点1242。具体地，第二横向互连线1241以及第二垂直过孔触点1242的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(A l)、硅化物或以上材料的组合，第二互连层124中的层间电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
第二衬底123设置于第二存储功能层122上方，此处的上方仅指图2中的方位，在第二晶圆制造过程中第二存储功能层122是设置在第二衬底123上的。该第二衬底123可以为半导体衬底，具体包括至少一个单质半导体材料(例如：为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
进一步地，请继续参阅图2，在本实施例中，半导体器件100还包括设置于第二衬底123相反于第二器件层1224的一侧的引出绝缘层130，以及设置于引出绝缘层130中的引出结构131。具体地，引出结构131包括焊盘1311以及垂直引出触点1312，焊盘1311用以电连接外部电路，以传输半导体器件100与外部电路之间的电信号，且第二互连层124包括至少一个垂直互连触点1243，垂直引出触点1312与垂直互连触点1243电连接。
需要说明的是，在由本发明而成的其它变形例中，还可以将引出绝缘层130设置于第一衬底111相反于第一器件层1121的一侧，或者，在第二衬底123相反于第二器件层1224的一侧以及第一衬底111相反于第一器件层1121的一侧均设置引出绝缘层和设置于引出绝缘层中的引出结构。
在本实施例中，第一驱动器11211可以通过第一横向互连线1141以及第一垂直过孔触点1142电连接到第一存储阵列1122，第二驱动器1222可以通过第二横向互连线1241以及第二垂直过孔触点1242电连接到第二存储阵列1221，共用控制器11212可以通过第一横向互连线1141以及第一垂直过孔触点1142电连接到第一驱动器11211，且共用控制器11212可以通过第一横向互连线1141、第一垂直过孔触点1142、第一键合触点1131、第二键合触点1211、第二横向互连线1241以及第二垂直过孔触点1242电连接到第二驱动器1222。
需要说明的是，第二晶圆120的第二器件层1224与第二存储阵列层1223，除了可以是如前面所述连续堆栈在同一个衬底，即第二衬底123上之外，也可以是以如下变形例的方式形成，在该变形例中，第二晶圆120还包括第二衬底123和源极层125，其中：
第二器件层1224设置在第二衬底123上，第二存储阵列层1223设置在源极层125上；
且其中，第二器件层1224与第二存储阵列层1223位于源极层125的两侧。
区别于现有技术，本发明提供了一种半导体器件100，包括：依次层叠设置第一衬底111、第一存储功能层112以及第一键合层113的第一晶圆110，其中，第一存储功能层112包括第一器件层1121以及形成有第一存储阵列1122的第一存储阵列层1123，第一器件层1121包括第一驱动器11211以及共用控制器11212，以及，依次层叠设置第二键合层121、第二存储功能层122以及第二衬底123的第二晶圆120，其中，第二存储功能层122包括形成有第二存储阵列1221的第二存储阵列层1223以及形成有第二驱动器1222的第二器件层1224，且第二晶圆120设置于第一晶圆110上方，并通过第二键合层121以及第一键合层113而与第一晶圆110构成电连接，其中，第一驱动器11211以及第二驱动器1222分别用以驱动第一存储阵列1122以及第二存储阵列1221进行读写操作，共用控制器11212用以控制第一驱动器11211以及第二驱动器1222，且共用控制器11212通过第一驱动器11211控制第一存储阵列1122，并通过第一键合层113、第二键合层121以及第二驱动器1222控制第二存储阵列1221，由于本发明提供的半导体器件100中的共用控制器11212可以控制多个驱动器，且与共用控制器11212形成于不同晶圆上的第二驱动器1222通过第一键合层113以及第二键合层121与共用控制器11212构成电连接，从而当半导体器件100需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件100中不同存储阵列之间的数据通信速度，且由于不同类型的存储阵列与对应的驱动器形成于不同的晶圆上，可以提高半导体器件100内部的空间利用率，从而减小半导体器件100的尺寸以及制造成本，同时，也可以减少在进行操作时，半导体器件100内不同类型的存储阵列之间的相互干扰。
根据本发明而成的实施例所提供的半导体器件的制备方法包括：
在多片晶圆上分别形成多个驱动器，以及在多片晶圆中的其中一片晶圆上形成共用控制器；
在多片晶圆上分别形成与驱动器一一对应电连接的多种存储阵列；
将多片晶圆彼此键合，以及将共用控制器分别与多个驱动器电连接，其中，共用控制器用于控制多个驱动器对多种存储阵列的数据处理。
进一步地，上述多片晶圆包括键合的第一晶圆和第二晶圆，其中：
第一晶圆的形成步骤包括：依次形成第一晶圆的器件层、第一存储阵列以及第一键合层而形成第一晶圆，其中，第一晶圆的器件层内形成有与第一存储阵列电连接的第一驱动器、以及与第一驱动器电连接的共用控制器；
第二晶圆的形成步骤包括：依次形成第二晶圆的器件层、第二存储阵列以及第二键合层而形成第二晶圆，其中，第二晶圆的器件层内形成有与第二存储阵列电连接的第二驱动器，且第二驱动器与共用控制器电连接。
进一步地，上述“将多片晶圆彼此键合”的步骤还包括：
将第一晶圆与第二晶圆其中之一翻转；
将第一键合层以及第二键合层键合，以将第一晶圆和第二晶圆键合。
接下来，以根据本发明而成的一个具体实施例为例，来对本发明进行详细说明。
请参阅图3以及图4a-图4k，图3是根据本发明而成的实施例所提供的半导体器件200的制备方法的流程示意图，图4a-图4j是根据本发明而成的实施例所提供的半导体器件200的制备方法的工艺流程示意图。
如图3所示，该半导体器件200的制备方法具体包括：第一晶圆形成步骤S101、第二晶圆形成步骤S102以及键合步骤S103，接下来，对各步骤进行详细叙述。
第一晶圆形成步骤S101：提供第一衬底211，并在第一衬底211上依次形成第一存储功能层212以及第一键合层213而形成第一晶圆210，其中，第一存储功能层212包括第一器件层2121以及形成有第一存储阵列2122的第一存储阵列层2123，第一器件层2121包括第一驱动器21211以及共用控制器21212。
具体地，请参阅图4a，在本实施例中，第一衬底211可以为半导体衬底，包括但不限于硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或其他任何合适的材料，且第一衬底211中形成有隔离结构2111以及掺杂结构2112，且隔离结构2111可以为浅沟槽隔离结构(STI，Shallow Trench Isolation)。
第一器件层2121设置于第一衬底211的上方，第一器件层2121包括形成于第一衬底211上的第一驱动器21211以及控制器2222，其中，第一驱动器21211以及控制器2222分别包括多个第一晶体管21213。进一步地，第一衬底211中的掺杂结构2112可以为第一晶体管21213的源极区域和漏极区域。
容易理解的是，在本实施例中，第一晶体管21213可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(ChemicalMechanical Polishing，CMP)和任何其他合适的工艺；掺杂结构2112可以通过离子注入和/或热扩散在第一衬底211中形成；隔离结构2111可以通过湿法/干法蚀刻和薄膜沉积在第一衬底211中形成。
具体地，请参阅图4b，在本实施例中，第一存储阵列2122设置于第一器件层2121上方，第一存储阵列2122为相变存储阵列(Phase Change Memory，PCM)，包括多条第一字线(Word Line，WL)21221、多条第一位线(Bit Line，BL)21222以及设置于多条第一字线21221和多条第一位线21222的交叉点处的多个第一存储单元21223(相变存储单元)。其中，第一字线21221以及第一位线21222为导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。第一存储阵列2122(相变存储阵列)是通过第一存储单元21223中的相变材料在晶态和非晶态之间相互转化时所表现出来的电阻差异来存储数据。具体地，第一存储单元21223的材料包括基于硫属化物的合金(硫属化物玻璃)，例如GST(Ge-Sb-Te)合金，或任何其他合适的相变材料、电阻氧化物材料或导电桥材料。
容易理解的是，第一存储单元21223(相变存储单元)可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(ChemicalMechanical Polishing，CMP)和任何其他合适的工艺。
需要说明的是，因为第一晶圆210中还会包括第一互连层214，所以，在第一晶圆形成步骤S101中，还包括：
在第一晶圆210上形成第一互连层214；
其中，第一互连层214电连接第一器件层2121和第一键合层213、并电连接第一存储阵列层2123和第一键合层213。
具体地，请参阅图4c，在本实施例中，第一互连层214包括多个第一横向互连线2141以及多个第一垂直过孔触点2142。需要说明的是，第一互连层214还可以包括一个或多个层间电介质层(图中未示出)(Inter Level Dielectric，ILD，也称为“金属间电介质层(Inter Metal Dielectric，IMD)”)，在层间电介质层中也可以形成第一横向互连线1141和第一垂直过孔触点2142，第一互连层214可以包括在多个层间电介质层中的第一横向互连线2141和第一垂直过孔触点2142。具体地，第一横向互连线2141以及第一垂直过孔触点2142的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合，第一互连层214中的层间电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
容易理解的是，在本实施例中，第一互连层214中的多个第一横向互连线2141以及多个第一垂直过孔触点2142可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapour Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)、电镀、无电镀敷或其任何组合。用于形成互连的制造工艺还可以包括光刻、化学机械抛光(Chemical Mechanical Polishing，CMP)、湿法/干法蚀刻或任何其他合适的工艺。上述层间电介质层(ILD层)可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
进一步地，请参阅图4d，在本实施例中，第一键合层213设置于第一互连层214的上方，包括多个第一键合触点2131以及电隔离多个第一键合触点2131的电介质(图中未示出)，第一键合触点2131贯穿第一键合层213，并与第一互连层214电连接。具体地，第一键合触点2131的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。进一步地，在第一键合层213中，除多个第一键合触点2131以外的部分可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
容易理解的是，在本实施例中，可以通过一种或多种薄膜沉积工艺在第一互连层214的顶表面上沉积电介质层，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料进行光刻和干法/湿法蚀刻)首先穿过电介质层图案化第一接触孔(图中未示出)，可以形成穿过电介质层并且与第一互连层214中的第一横向互连线2141以及第一垂直过孔触点2142接触的第一接触孔，并在第一接触孔内填充导体(例如，铜)以形成第一键合触点2131。在一些实施例中，填充第一接触孔的工艺步骤还包括在沉积导体之前沉积阻挡层、粘合层和/或种子层。
第二晶圆形成步骤S102：提供第二衬底223，并在第二衬底223上依次形成第二存储功能层222以及第二键合层221而形成第二晶圆220，其中，第二存储功能层222包括形成有第二存储阵列2221的第二存储阵列层2223以及形成有第二驱动器2222的第二器件层2224。
具体地，请参阅图4e，在本实施例中，第二衬底223可以为半导体衬底，具体包括至少一个单质半导体材料(例如：为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料，且在第二衬底223中会形成有隔离结构以及掺杂结构。
第二驱动器2222设置于第二衬底223上，包括多个第二晶体管22221，第二衬底223中的掺杂结构可以为第二晶体管22221的源极区域和漏极区域。
容易理解的是，在本实施例中，第二晶体管22221可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(ChemicalMechanical Polishing，CMP)和任何其他合适的工艺；第二衬底223中的掺杂结构可以通过离子注入和/或热扩散在第二衬底223中形成；第二衬底223中隔离结构可以通过湿法/干法蚀刻和薄膜沉积在第二衬底223中形成。
具体地，请参阅图4f，在本实施例中，第二存储阵列2221设置于第二驱动器2222上，在本实施例中，第二存储阵列2221为NAND存储阵列，包括堆叠层22211以及垂直贯穿堆叠层22211的多个沟道柱。其中，堆叠层22211先由绝缘层222111和牺牲层交替层叠而成，在形成多个沟道柱之后，再将牺牲层置换为栅极层222112。具体地，绝缘层222111由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合，栅极层222112由导电材料制成，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或以上材料的组合。
容易理解的是，交替层叠的绝缘层222111和牺牲层可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。且将牺牲层置换为栅极层222112的置换步骤可以通过栅极替换工艺形成，例如，对牺牲层进行湿法/干法蚀刻出凹槽，之后，用导电材料填充所得到的凹槽以将牺牲层置换为栅极层222112。且形成多个沟道柱的工艺方法可以包括：使用干法蚀刻和/或湿法蚀刻(例如深反应离子蚀刻(Deep Reaction IonEtching，DRIE))形成垂直贯穿堆叠层22211并进入设置于第二驱动器2222上方的源极层225中的沟道孔(图中未示出)，然后在沟道孔的下部中从源极层225外延生长外延层2221213。在本实施例中，用于形成NAND存储阵列的制造工艺还包括：使用诸如ALD、CVD、PVD或其任何组合之类的薄膜沉积工艺，用多个层(功能层2221211和沟道层2221212)填充沟道孔；且用于形成NAND存储阵列的制造工艺还包括：通过在沟道柱22212的上端处蚀刻凹部，并使用诸如ALD、CVD、PVD或其任何组合之类的薄膜沉积工艺，用半导体材料填充凹部，而在沟道孔的上部中形成插塞2221214。
需要说明的是，因为第二晶圆220中还会包括第二互连层224，所以，在第二晶圆形成步骤S102中，还包括：
在第二晶圆220上形成第二互连层224；
其中，第二互连层224电连接第二存储阵列2221和第二键合层221、以及电连接第二器件层2224和第二键合层221。
具体地，请参阅图4g，第二互连层224用以电连接第二存储阵列2221和第二键合层221。进一步地，第二互连层224包括多个第二横向互连线2241以及多个第二垂直过孔触点2242。需要说明的是，第二互连层224还可以包括一个或多个层间电介质层(图中未示出)(Inter Level Dielectric，ILD，也称为“金属间电介质层(Inter Metal Dielectric，IMD)”)，在层间电介质层中也可以形成第二横向互连线2241和第二垂直过孔触点2242，第二互连层224可以包括在多个层间电介质层中的第二横向互连线2241和第二垂直过孔触点2242。具体地，第二横向互连线2241以及第二垂直过孔触点2242的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合，第二互连层224中的层间电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
容易理解的是，在本实施例中，第二互连层224中的多个第二横向互连线2241以及多个第二垂直过孔触点2242可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapour Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)、电镀、无电镀敷或其任何组合。用于形成互连的制造工艺还可以包括光刻、化学机械抛光(Chemical Mechanical Polishing，CMP)、湿法/干法蚀刻或任何其他合适的工艺。上述层间电介质层(ILD层)可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
进一步地，请参阅图4h，第二键合层221包括多个第二键合触点2211以及电隔离多个第二键合触点2211的电介质(图中未示出)，第二键合触点2211贯穿第二键合层221，并与第二互连层224电连接。具体地，第二键合触点2211的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或以上材料的组合。进一步地，在第二键合层221中，除多个第二键合触点2211以外的部分可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数电介质或以上材料的组合。
容易理解的是，在本实施例中，可以通过一种或多种薄膜沉积工艺在第二互连层224的顶表面上沉积电介质层，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料进行光刻和干法/湿法蚀刻)首先穿过电介质层图案化第一接触孔(图中未示出)，可以形成穿过电介质层并且与第二互连层224中的第二横向互连线2241以及第二垂直过孔触点2242接触的第二接触孔，并在第二接触孔内填充导体(例如，铜)以形成第二键合触点2211。在一些实施例中，填充第二接触孔的工艺步骤还包括在沉积导体之前沉积阻挡层、粘合层和/或种子层。
键合步骤S103：将第二晶圆220翻转，将第一键合层213以及第二键合层221键合，以将第一晶圆210和第二晶圆220键合。
容易理解的是，上述各层的上下关系是通过将第二晶圆220翻转而进行键合所得到的结果，在由本发明而成的其他变形例中，也可以通过将第一晶圆210翻转，而进行第一晶圆210和第二晶圆220的键合。
具体地，请参阅图4i-图4j，第一键合层213中的第一键合触点2131与第二键合层221中的第二键合触点2211一一对应。
需要说明的是，为了使半导体器件200与外部电路之间的电信号可以进行传输，在键合步骤S103之后，还包括：
在第二晶圆220上形成包括焊盘2311以及垂直引出触点2312的引出结构231。
具体地，第二器件层2224具有相反于第二存储阵列2221的一侧，且于该侧上形成有引出绝缘层230，引出结构231形成于引出绝缘层230内。
具体地，请参阅图4k，引出结构231包括焊盘2311以及垂直引出触点2312，焊盘2311用以电连接外部电路，以传输半导体器件200与外部电路之间的电信号，且第二互连层224包括至少一个垂直互连触点2253，垂直引出触点2312与垂直互连触点2253电连接，焊盘2311经垂直引出触点2312电连接至第二互连层224。
容易理解的是，在本实施例中，第一驱动器21211可以通过第一横向互连线2141以及第一垂直过孔触点2142电连接到第一存储阵列2122，第二驱动器2222可以通过第二横向互连线2241以及第二垂直过孔触点2242电连接到第二存储阵列2221，共用控制器21212可以通过第一横向互连线2141、第一垂直过孔触点2142、第一键合触点2131、第二键合触点2211、第二横向互连线2241以及第二垂直过孔触点2242电连接到第二驱动器2222。
需要说明的是，第二晶圆220的第二器件层2224与第二存储阵列层2223，除了可以是如前面所述连续堆栈在同一个衬底，即第二衬底223上之外，也可以是以如下变形例的方式形成，在该变形例中，第二晶圆220还包括源极层225，其中：
第二器件层2224设置在第二衬底223上，第二存储阵列层2223设置在源极层225上；
且其中，第二器件层2224与第二存储阵列层2223位于源极层225的两侧。
区别于现有技术，本发明提供了一种半导体器件200的制备方法，包括：提供第一衬底211，并在第一衬底211上依次形成第一存储功能层212以及第一键合层213而形成第一晶圆210，其中，第一存储功能层212包括第一器件层2121以及形成有第一存储阵列2122的第一存储阵列层2123，第一器件层2121包括第一驱动器21211以及共用控制器21212，提供第二衬底223，并在第二衬底223上依次形成第二存储功能层222以及第二键合层221而形成第二晶圆220，其中，第二存储功能层222包括形成有第二存储阵列2221的第二存储阵列层2223以及形成有第二驱动器2222的第二器件层2224，之后，将第二晶圆220翻转，并通过第一键合层213以及第二键合层221将第一晶圆210以及第二晶圆220进行键合，其中，共用控制器21212通过控制第一驱动器21211而控制第一存储阵列2122进行读写操作，并经由第一键合层213以及第二键合层221控制第二驱动器2222而控制第二存储阵列2221进行读写操作，根据该制备方法制成的半导体器件200，其共用控制器21212可以控制多个驱动器，且与共用控制器21212形成于不同晶圆上的第二驱动器2222通过第一键合层213以及第二键合层221与共用控制器21212构成电连接，从而当半导体器件200需要进行存储器的变更等操作时，无需借助外部电路以及走线便可进行数据通信，因而有效地提高了半导体器件200中不同存储阵列之间的数据通信速度，且由于不同类型的存储阵列与对应的驱动器形成于不同的晶圆上，可以提高半导体器件200内部的空间利用率，从而减小半导体器件200的尺寸以及制造成本，同时，也可以减少在进行操作时，半导体器件200内不同类型的存储阵列之间的相互干扰。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (12)

1.一种半导体器件，其特征在于，所述半导体器件包括：
彼此键合的多片晶圆；所述多片晶圆包括键合的第一晶圆和第二晶圆；
分别设置在所述多片晶圆上的多种存储阵列；所述多种存储阵列包括设置在所述第一晶圆上的第一存储阵列以及设置在所述第二晶圆上的第二存储阵列；
分别与所述多种存储阵列一一对应电连接的多个驱动器；所述多个驱动器包括设置在所述第一晶圆的器件层内的第一驱动器和设置在所述第二晶圆的器件层内的第二驱动器，所述第一驱动器与所述第一存储阵列电连接，所述第二驱动器与所述第二存储阵列电连接；所述第一存储阵列以及所述第一驱动器共同构成第一存储器，所述第二存储阵列以及所述第二驱动器共同构成第二存储器，所述第一存储器具有比所述第二存储器更快的读写操作速度，且所述第一存储器用以保存编程程序运行时的数据；
在所述多片晶圆的其中一片晶圆上设置共用控制器，所述共用控制器分别与所述多个驱动器电连接，用于控制所述多个驱动器对所述多种存储阵列的数据处理；所述共用控制器设置于所述第一晶圆的器件层内，且所述共用控制器分别与所述第一驱动器和所述第二驱动器电连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二晶圆包括第二衬底和源极层，其中：
所述第二晶圆的器件层设置在所述第二衬底上，所述第二存储阵列设置在所述源极层上；
且其中，所述第二晶圆的器件层与所述第二存储阵列位于所述源极层的两侧。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一晶圆还包括第一互连层以及第一键合层，所述第一互连层电连接所述第一晶圆的器件层和所述第一键合层、以及电连接所述第一存储阵列和所述第一键合层。
4.根据权利要求1所述的半导体器件，其特征在于，所述第二晶圆还包括第二互连层以及第二键合层，所述第二互连层电连接所述第二存储阵列和所述第二键合层、以及电连接所述第二晶圆的器件层和所述第二键合层。
5.根据权利要求4所述的半导体器件，其特征在于，所述第二晶圆还包括引出结构，所述引出结构包括焊盘以及垂直引出触点，所述焊盘用以电连接外部电路，且所述焊盘经所述垂直引出触点电连接至所述第二互连层。
6.根据权利要求1所述的半导体器件，其特征在于，所述共用控制器用以将所述第一存储器保存的所述数据写入所述第二存储器。
7.根据权利要求6所述的半导体器件，其特征在于，所述第一存储阵列为相变存储阵列，且所述第二存储阵列为NAND存储阵列。
8.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
在多片晶圆上分别形成多个驱动器，以及在所述多片晶圆中的其中一片晶圆上形成共用控制器；
在所述多片晶圆上分别形成与所述驱动器一一对应电连接的多种存储阵列；
将所述多片晶圆彼此键合，以及将所述共用控制器分别与所述多个驱动器电连接，其中，所述共用控制器用于控制所述多个驱动器对所述多种存储阵列的数据处理；
所述多片晶圆包括键合的第一晶圆和第二晶圆，其中：
所述第一晶圆的形成步骤包括：依次形成所述第一晶圆的器件层、第一存储阵列以及第一键合层而形成第一晶圆，其中，所述第一存储阵列为相变存储阵列，所述第一晶圆的器件层内形成有与所述第一存储阵列电连接的第一驱动器、以及与所述第一驱动器电连接的共用控制器；
所述第二晶圆的形成步骤包括：依次形成所述第二晶圆的器件层、第二存储阵列以及第二键合层而形成第二晶圆，其中，所述第二存储阵列为NAND存储阵列，所述第二晶圆的器件层内形成有与所述第二存储阵列电连接的第二驱动器，且所述第二驱动器与所述共用控制器电连接。
9.根据权利要求8所述的制备方法，其特征在于，所述将所述多片晶圆彼此键合的步骤还包括：
将所述第一晶圆与所述第二晶圆其中之一翻转；
将所述第一键合层以及所述第二键合层键合，以将所述第一晶圆和所述第二晶圆键合。
10.根据权利要求8所述的制备方法，其特征在于，所述第一晶圆形成步骤还包括：
在所述第一晶圆上形成第一互连层；
其中，所述第一互连层电连接所述第一晶圆的器件层和所述第一键合层、以及电连接所述第一存储阵列和所述第一键合层。
11.根据权利要求8所述的制备方法，其特征在于，所述第二晶圆形成步骤还包括：
在所述第二晶圆上形成第二互连层；
其中，所述第二互连层电连接所述第二存储阵列和所述第二键合层、以及电连接所述第二晶圆的器件层和所述第二键合层。
12.根据权利要求11所述的制备方法，其特征在于，所述制备方法还包括：
在所述第二晶圆上形成包括焊盘以及垂直引出触点的引出结构；
其中，所述焊盘经所述垂直引出触点电连接至所述第二互连层，所述焊盘用以电连接外部电路。
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