CN116367540B - 半导体结构及其形成方法 - Google Patents

Abstract

本公开实施例提供一种半导体结构及其形成方法，半导体结构包括：中间器件层，中间器件层具有第一面和第二面，第一面具有第一焊盘，第二面具有第二焊盘，中间器件层包括存储单元阵列，第一焊盘与存储单元阵列的字线电连接，第二焊盘与存储单元阵列的位线电连接；第一器件层位于第一面上，且第一器件层的表面具有第三焊盘，第三焊盘与相应的第一焊盘电连接，第一器件层包括字线驱动器，第三焊盘与字线驱动器电连接；第二器件层位于第二面上，且第二器件层的表面具有第四焊盘，第四焊盘与相应的第二焊盘电连接，第二器件层包括位线感测放大器，第四焊盘与位线感测放大器电连接。本公开实施例至少有利于提升半导体结构的性能。

Description

半导体结构及其形成方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着人们对电子产品的要求向小型化、多功能化发展，半导体封装结构也向着高密度、高集成化的方向发展。

半导体封装结构可以包括相互键合的芯片，其中，芯片之间的导电走线的分布方式以及芯片的设置不仅对键合工艺的复杂度具有影响，还对半导体封装结构的性能具有一定的影响，目前，半导体封装结构中芯片以及导电走线的设置仍存在不足，如何优化半导体封装结构的性能为现阶段亟需解决的技术问题。

发明内容

本公开实施例提供一种半导体结构及其形成方法，至少有利于提升半导体结构的性能。

本公开实施例一方面提供一种半导体结构，包括：中间器件层，中间器件层具有相对的第一面和第二面，第一面具有第一焊盘，第二面具有第二焊盘，中间器件层包括存储单元阵列，第一焊盘与存储单元阵列的字线电连接，第二焊盘与存储单元阵列的位线电连接；第一器件层，第一器件层位于第一面上，且第一器件层朝向中间器件层的表面具有第三焊盘，第三焊盘与相应的第一焊盘电连接，第一器件层包括字线驱动器，第三焊盘与字线驱动器电连接；第二器件层，第二器件层位于第二面上，且第二器件层朝向中间器件层的表面具有第四焊盘，第四焊盘与相应的第二焊盘电连接，第二器件层包括位线感测放大器，第四焊盘与位线感测放大器电连接。

在一些实施例中，半导体结构包括外围电路，外围电路位于第一器件层或第二器件层中的至少一者。

在一些实施例中，外围电路包括第一部分和第二部分，第一部分位于第一器件层，第二部分位于第二器件层。

在一些实施例中，沿第一面指向第二面的方向上，中间器件层包括依次堆叠的第一重布线层、芯片层以及第二重布线层，存储单元阵列位于芯片层内；第一焊盘位于第一重布线层内，第一重布线层包括第一走线，存储单元阵列的字线通过第一走线与第一焊盘连接；第二焊盘位于第二重布线层内，第二重布线层包括第二走线，存储单元阵列的位线通过第二走线与第二焊盘连接。

在一些实施例中，芯片层包括朝向第一面的第一侧以及朝向第二面的第二侧，第一侧具有字线接口，存储单元阵列的字线通过字线接口与第一走线相连接；第二侧具有位线接口，存储单元阵列的位线通过位线接口与第二走线相连接。

在一些实施例中，沿第一面指向第二面的方向上，第一器件层包括依次堆叠的第二芯片层以及第三重布线层，字线驱动器位于第二芯片层内；第三焊盘位于第三重布线层内，且第三重布线层包括第三走线，字线驱动器通过第三走线与第三焊盘连接；沿垂直于第一面指向第二面的方向上，第二芯片层包括多个间隔排布的第一区，字线驱动器位于第一区。

在一些实施例中，第一器件层包括外围电路，外围电路位于第二芯片层，第二芯片层包括第一区以外的第二区，外围电路位于第二区。

在一些实施例中，沿第一面指向第二面的方向上，第二器件层包括依次堆叠的第四重布线层以及第三芯片层，位线感测放大器位于第三芯片层内；第四焊盘位于第四重布线层内，且第四重布线层包括第四走线，位线感测放大器通过第四走线与第四焊盘连接；沿垂直于第一面指向第二面的方向上，第三芯片层包括多个间隔排布的第三区，位线感测放大器位于第三区。

在一些实施例中，第二器件层包括外围电路，外围电路位于第三芯片层，第三芯片层包括第三区以外的第四区，外围电路位于第四区。

本公开实施例另一方面还提供一种半导体结构的形成方法，包括：提供中间器件层，中间器件层具有相对的第一面和第二面，第一面具有第一焊盘，第二面具有第二焊盘，中间器件层包括存储单元阵列，第一焊盘与存储单元阵列的字线电连接，第二焊盘与存储单元阵列的位线电连接；提供第一器件层，第一器件层的第一表面具有第三焊盘，第一器件层包括字线驱动器，第三焊盘与字线驱动器电连接，将第一器件层的第一表面与第一面相固定，第三焊盘与相应的第一焊盘电连接；提供第二器件层，第二器件层的第一表面具有第四焊盘，第二器件层包括位线感测放大器，第四焊盘与位线感测放大器电连接，将第二器件层的第一表面与第二面相固定，第四焊盘与相应的第二焊盘电连接。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的半导体结构包括：承载存储单元阵列的中间器件层、承载字线驱动器的第一器件层以及承载位线感测放大器的第二器件层，相较于在一个器件层中设置字线驱动器以及位线感测放大器，并将包括字线驱动器以及位线感测放大器的器件层设置在中间器件层一侧的方式，本公开实施例提供的半导体结构中，第一器件层以及第二器件层设置在中间器件层的相对的两侧，如此，第一器件层和第二器件层作为与中间器件层相键合的器件层，中间器件层与相键合的器件层之间的导电走线的分布更为分散，不仅有利于缓解器件层之间的导电走线的密度对中间器件层中存储单元密度的限制，还可以缓解相键合的器件层中的电路结构对中间器件层中存储单元密度的限制，有利于提升存储单元阵列中的存储单元的密度。此外，分散分布的导电走线之间的间隔距离更大，不仅有利于降低耦合干扰，还有利于降低器件层之间的键合难度。并且，由于第一器件层以及第二器件层分布在中间器件层两侧，因此，也可以设置更多的导电走线实现中间器件层与第一器件层的电连接，以及可以设置更多的导电走线实现中间器件层与第二器件层的电连接，更多的导电走线有利于降低半导体结构中的导通电阻，进而有利于提升半导体结构的性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术提供的一种半导体封装结构的示意图；

图2为本公开实施例提供的一种半导体结构的剖视图；

图3为本公开实施例提供的另一种半导体结构的剖视图；

图4为本公开实施例提供的一种半导体结构的结构示意图；

图5为本公开实施例提供的一种导电结构与位线的连接方式示意图；

图6为本公开实施例提供的一种第一器件层的示意图；

图7为本公开实施例提供的一种半导体结构的形成方法中提供的中间器件层的示意图；

图8为本公开实施例提供的一种半导体结构的形成方法中中间器件层与第一器件层相键合的示意图。

具体实施方式

由背景技术可知，半导体封装结构中芯片之间的导电走线的分布方式以及芯片的设置对键合工艺的复杂度以及半导体封装结构的性能具有一定的影响，目前，半导体封装结构中芯片以及导电走线的设置有待优化。

图1为相关技术提供的一种半导体封装结构的示意图。

相关技术中，参考图1，半导体封装结构包括相互键合的存储阵列芯片10以及外部电路芯片20，存储阵列芯片10用于设置存储单元阵列，外部电路芯片20可以用于设置位线感测放大器、字线驱动器以及外围电路等外部电路，其中，位线感测放大器、字线驱动器以及外围电路设置在同一外部电路芯片20上，位线感测放大器可以设置在外部电路芯片20的位线感测放大器区21，字线驱动器可以设置在外部电路芯片20的字线驱动器区22，外围电路可以设置在外部电路芯片20的外围电路区23。外部电路芯片20设置在存储阵列芯片10的一侧，即存储阵列芯片10的一侧的表面与外部电路芯片20相键合。由于存储阵列芯片10内的电路需要通过焊盘13以及走线14与外部电路芯片20内的电路相连接，例如，存储单元阵列中的字线11与字线驱动器相连接，存储单元阵列中的位线12通过导电结构15与位线放大器相连接，因此，存储阵列芯片10的焊盘13以及走线14均由朝向外部电路芯片20的一侧引出，外部电路芯片20的焊盘16以及走线17也均由朝向存储阵列芯片10的一侧引出。如此设置的半导体封装结构具有以下缺点：第一方面，由于外部电路芯片20内的空间有限，因此外部电路芯片20内可以设置的电路结构有限，外部电路芯片20内的电路结构用于与存储阵列芯片10中的存储单元相配合，有限的电路结构使存储阵列芯片10中可以设置的存储单元有限，即不利于实现储存单元更大密度集成；第二方面，即使存储阵列芯片10以及外部电路芯片20均具有足够的空间设置电路，用于实现两个芯片电连接的导电走线之间的间距也具有一定的要求，其中，导电走线之间的间距包括不存在电连接关系的焊盘之间的间距，以及不存在电连接关系的走线之间的间距，导电走线之间的间距过小，会使得导电走线所传输的电信号之间产生较大的信号干扰，降低半导体封装结构的电学性能；第三方面，随着存储阵列芯片10中存储单元密度的增大，由一侧引出的存储阵列芯片10的走线14以及焊盘13的密度也随之增大，走线以及焊盘的制造难度也随之增加，尺寸较小且分布密度大的焊盘会增加芯片之间的键合难度。

为解决上述问题，本公开实施例提供了一种半导体结构及其形成方法，半导体结构包括：承载存储单元阵列的中间器件层、承载字线驱动器的第一器件层以及承载位线感测放大器的第二器件层，第一器件层以及第二器件层设置在中间器件层的相对的两侧，如此，第一器件层和第二器件层作为与中间器件层相键合的器件层，中间器件层与相键合的器件层之间的导电走线的分布更为分散，不仅有利于缓解器件层之间的导电走线的密度对中间器件层中存储单元密度的限制，还可以缓解相键合的器件层中的电路结构对中间器件层中存储单元密度的限制，即有利于提升存储单元阵列中的存储单元的密度。此外，分散分布的导电走线之间的间隔距离更大，不仅有利于降低耦合干扰，还有利于降低键合难度。并且，由于第一器件层以及第二器件层分布在中间器件层两侧，因此，也可以设置更多的导电走线实现中间器件层与第一器件层的电连接，以及可以设置更多的导电走线实现中间器件层与第二器件层的电连接，更多的导电走线有利于降低半导体结构中的导通电阻，进而有利于提升半导体结构的性能。

下面将结合附图对本公开各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

图2为本公开实施例提供的一种半导体结构的剖视图；图3为本公开实施例提供的另一种半导体结构的剖视图；图4为本公开实施例提供的一种半导体结构的结构示意图；图5为本公开实施例提供的一种导电结构与位线的连接方式示意图；图6为本公开实施例提供的一种第一器件层的示意图。需要说明的是，图2为本公开一实施例提供的半导体结构的沿第一面指向第二面的方向的一种剖视图；图3为本公开另一实施例提供的半导体结构的沿第一面指向第二面的方向的一种剖视图。本公开实施例涉及的第一走线、第二走线、第三走线以及第四走线可以为导电插塞（未示出）与布线层（未示出）中的走线（未示出）共同构成的导电走线，第一重布线层、第二重布线层、第三重布线层以及第四重布线层可以包括多层布线层（未示出）以及用于实现不同布线层的走线之间电连接的导电插塞（未示出）。

参考图2至图4，半导体结构包括：中间器件层100，中间器件层100具有相对的第一面101和第二面102，第一面101具有第一焊盘103，第二面102具有第二焊盘104，中间器件层100包括存储单元阵列，第一焊盘103与存储单元阵列的字线140电连接，第二焊盘104与存储单元阵列的位线150电连接；第一器件层200，第一器件层200位于第一面101上，且第一器件层200朝向中间器件层100的表面具有第三焊盘201，第三焊盘201与相应的第一焊盘103电连接，第一器件层200包括字线驱动器，第三焊盘201与字线驱动器电连接；第二器件层300，第二器件层300位于第二面102上，且第二器件层300朝向中间器件层100的表面具有第四焊盘301，第四焊盘301与相应的第二焊盘104电连接，第二器件层300包括位线感测放大器，第四焊盘301与位线感测放大器电连接。

字线驱动器和位线感测放大器设置在两个不同的器件层内，并且，两个器件层分别设置在中间器件层100的相对的两侧，如此，第一器件层200和第二器件层300作为与中间器件层100相键合的器件层，中间器件层100与相键合的器件层之间的导电走线的分布更为分散，不仅有利于缓解器件层之间的导电走线的密度对中间器件层100中存储单元密度的限制，还可以缓解相键合的器件层中的电路结构对中间器件层100中存储单元密度的限制，即有利于提升存储单元阵列中的存储单元的密度。此外，分散分布的导电走线之间的间隔距离更大，不仅有利于降低耦合干扰，还有利于降低键合难度。并且，由于第一器件层200以及第二器件层300分布在中间器件层100两侧，因此，也可以设置更多的导电走线实现中间器件层100与第一器件层200的电连接，以及可以设置更多的导电走线实现中间器件层100与第二器件层300的电连接，更多的导电走线有利于降低半导体结构中的导通电阻，进而有利于提升半导体结构的性能。

在一些实施例中，半导体结构可以为半导体封装结构，第一器件层200以及第二器件层300通过键合的方式分别固定在中间器件层100的相对两侧，在一个例子中，第一器件层200以及第二器件层300均可以采用混合键合的方式固定在中间器件层100上。混合键合可以在器件层之间实现更多的互连，并具有更低的电容，有利于提升半导体封装结构的性能。

中间器件层100、第一器件层200以及第二器件层300均为设置有电路或器件的结构，在一些实施例中，中间器件层100、第一器件层200以及第二器件层300可以均为晶圆，半导体结构为晶圆级封装结构，晶圆级封装结构的制造步骤均在晶圆被切片之前制作完成，在对晶圆的前道工艺制作完成后直接对晶圆进行晶圆级的封装，并在晶圆上进行互联凸点和测试，有利于提高加工效率，晶圆级封装结构还具有封装尺寸轻薄短小以及电热性能好等优点。在另一些实施例中，中间器件层100、第一器件层200以及第二器件层300也可以均为芯片，半导体结构为芯片级封装结构。

中间器件层100用于设置存储单元阵列，存储单元阵列用于存储数据，从而实现半导体存储器的存储功能。在一些实施例中，半导体存储器可以是动态随机存取存储器（DRAM，Dynamic Random Access Memory）。

参考图4，存储单元阵列中可以包括字线140、位线150和存储单元等，存储单元中可以包括存储电容170和晶体管160，字线140可以作为晶体管160的栅极，晶体管160的源极或漏极中的一者与存储电容170连接，晶体管160的源极或漏极中的另一者与位线150连接。当字线140控制晶体管160导通时，存储电容170与位线150之间导通，从而实现数据的读写，当进行数据的读取时，存储电容170将存储的数据传输至位线150；当进行数据的写入时，位线150将待写入的数据传输至存储电容170。

参考图2至图4，第一器件层200可以用于设置字线驱动器，字线驱动器用于向存储单元阵列中的字线140施加电压，字线驱动器可以响应于存储设备接收到的对应于字线140的行地址而选择性地激活对应的字线140，与被激活字线140连接的每个存储单元可以将数据输出或输入。

第二器件层300可以用于设置位线感测放大器，位线感测放大器与存储单元阵列中相应的位线150相连接，用于感测和放大存储在存储器单元中的数据，从而实现向存储单元写入准确的数据或从存储单元读出准确的数据。

在一些实施例中，中间器件层100的第一面101上可以具有多个第一焊盘103，中间器件层100的第二面102上可以具有多个第二焊盘104，第一器件层200朝向中间器件层100的表面可以具有多个第三焊盘201，第二器件层300朝向中间器件层100的表面可以具有多个第四焊盘301，第一焊盘103与第三焊盘201的电连接实现字线140与字线驱动器的连接，第二焊盘104与第四焊盘301的电连接实现位线150与位线感测放大器的连接。

需要说明的是，存储单元阵列可以包括多条字线以及多条位线，本公开实施例附图中字线与第一焊盘的连接方式仅为示例，在一些实施例中，每条字线可以与相应的一个第一焊盘相连接，本公开实施例不对字线与第一焊盘的连接方式进行限制。同理，本公开实施例附图中位线与第二焊盘的连接方式仅为示例，在一些实施例中，每条位线也可以与相应的一个第二焊盘相连接，本公开实施例不对位线与第二焊盘的连接方式进行限制。

在一些实施例中，第一焊盘103可以与第三焊盘201一一对应，第一焊盘103与相应的第三焊盘201正对。

在一些实施例中，第二焊盘104可以与第四焊盘301一一对应，第二焊盘104与相应的第四焊盘301正对。

在一些实施例中，半导体结构包括外围电路，外围电路位于第一器件层200或第二器件层300中的至少一者。外围电路包括字线驱动器以及位线感测放大器以外的用于驱动存储单元的电路，例如，外围电路可以包括解码器以及驱动器。

在一些实施例中，外围电路包括第一部分和第二部分，第一部分位于第一器件层200，第二部分位于第二器件层300。将外围电路设置在不同的器件层，使外围电路的排布更加分散，一方面，有利于增加外围电路中的器件数量以及导电走线的数量，进而有利于提升外围电路的性能；另一方面，排布分散的外围电路具有较小的寄生电容，有利于提升外围电路的性能。

参考图3和图4，在一些实施例中，沿第一面101指向第二面102的方向上，中间器件层100包括依次堆叠的第一重布线层110、芯片层120以及第二重布线层130，存储单元阵列位于芯片层120内；第一焊盘103位于第一重布线层110内，第一重布线层110包括第一走线111，存储单元阵列的字线140通过第一走线111与第一焊盘103连接；第二焊盘104位于第二重布线层130内，第二重布线层130包括第二走线131，存储单元阵列的位线150通过第二走线131与第二焊盘104连接。对于图1所示的半导体封装结构，由于存储阵列芯片10的焊盘13以及走线14均由朝向外部电路芯片20的一侧引出，因此，通常情况下，存储阵列芯片10内的存储阵列设置在芯片层，引出存储阵列的布线层通常位于芯片层一侧，即存储阵列芯片10具有一层布线层，虽然布线层可以包括沿布线层指向芯片层的方向上层叠多个走线层，但沿垂直于布线层指向芯片层的方向上，即沿图1所示的Z方向上，布线层的延伸空间有限，因此，布线层内引线的排布较为密集，布线层内引线的数量被布线层的空间所限制。而本公开实施例提供的半导体结构中，中间器件层100包括位于芯片层120相对两侧的两个布线层，即第一重布线层110和第二重布线层130，第一重布线层110用于设置连接第一焊盘103与字线140的第一走线111，第二重布线层130用于设置连接第二焊盘104与位线150的第二走线131，如此，一方面，有利于实现第一走线111的分散排布，以及实现第二走线131的分散排布，不仅有利于降低不同走线之间的信号干扰，还有利于降低第一走线111和第二走线131的制造难度；另一方面，使得中间器件层100设置更多第一走线111以及设置更多的第二走线131，有利于降低导通电阻，进而有利于提升半导体结构的电学性能。

在一些实施例中，参考图3和图4，芯片层120包括朝向第一面101的第一侧121以及朝向第二面102的第二侧122，第一侧121具有字线接口123，存储单元阵列的字线140通过字线接口123与第一走线111相连接；第二侧122具有位线接口124，存储单元阵列的位线150通过位线接口124与第二走线131相连接。如此，引出字线140的接口和引出位线150的接口分布在芯片层120的两侧，相较于分布在芯片层120同侧的方式，接口的排布更加分散，有利于降低接口之间的电容耦合，进而有利于提升半导体结构的性能。

参考图2至图4，定义第一面101指向第二面102的方向为第一方向X，在一些实施例中，存储单元阵列中的多条字线140可以沿第一方向X延伸且沿垂直于第一方向X间隔排布，字线140朝向第一面101的一端可以作为字线接口123。

在一些实施例中，参考图3和图4，存储单元阵列中的多条位线150可以沿垂直于第一方向X延伸且沿第一方向X间隔排布，存储单元阵列还包括可以沿第一方向X延伸的多条导电结构151，导电结构151与相应的位线150相连接，导电结构151朝向第二面102的一端可以作为位线接口124。

在一些实施例中，导电结构151与位线150的连接方式可以如图5所示。具体的，一个导电结构151可以贯穿与导电结构151不具有电连接关系的位线150，且导电结构151与所贯穿的位线150之间具有间隔区域152，导电结构151与具有电连接关系的位线150相接触。

在一些实施例中，与一条位线150电连接的导电结构151的数量可以为一条，在另一些实施例中，与一条位线电连接的导电结构的数量也可以为多条，例如，2条或者3条。

需要说明的是，本公开实施例中涉及的存储单元阵列中字线的排布方式以及位线的排布方式仅为示例，并不构成对存储单元阵列的限制。

在一些实施例中，参考图3和图4，沿第一面101指向第二面102的方向上，第一器件层200包括依次堆叠的第二芯片层220以及第三重布线层210，字线驱动器位于第二芯片层220内；第三焊盘201位于第三重布线层210内，且第三重布线层210包括第三走线211，字线驱动器通过第三走线211与第三焊盘201连接；沿垂直于第一面101指向第二面102的方向上，第二芯片层220包括多个间隔排布的第一区221，字线驱动器位于第一区221。如此，字线驱动器较为分散的分布在第二芯片层220内，有利于实现电路的分散排布，以及实现第三走线211的分散排布，有利于降低半导体结构内的寄生电容，提升半导体结构的性能。

在一些实施例中，参考图3和图6，第一器件层200包括外围电路，外围电路位于第二芯片层220，第二芯片层220包括第一区221以外的第二区222，外围电路位于第二区222。如此，外围电路较为分散的分布在第二芯片层220内，有利于实现电路的分散排布，以及实现引出外围电路的引线的分散排布，有利于降低半导体结构内的寄生电容，进而有利于提升半导体结构的性能。

在一些实施例中，参考图3和图4，沿第一面101指向第二面102的方向上，第二器件层300包括依次堆叠的第四重布线层310以及第三芯片层320，位线感测放大器位于第三芯片层320内；第四焊盘301位于第四重布线层310内，且第四重布线层310包括第四走线311，位线感测放大器通过第四走线311与第四焊盘301连接；沿垂直于第一面101指向第二面102的方向上，第三芯片层320包括多个间隔排布的第三区321，位线感测放大器位于第三区321。如此，位线感测放大器较为分散的分布在第三芯片层320内，有利于实现电路的分散排布，以及实现第四走线311的分散排布，有利于降低半导体结构内的寄生电容，进而有利于提升半导体结构的性能。

在一些实施例中，参考图3，第二器件层300包括外围电路，外围电路位于第三芯片层320，第三芯片层320包括第三区321以外的第四区322，外围电路位于第四区322。外围电路较为分散的分布在第三芯片层320，有利于实现电路的分散排布，以及实现引出外围电路的引线分散排布，有利于降低半导体结构内的寄生电容，进而有利于提升半导体结构的性能。

在一些实施例中，第三芯片层中第三区和第四区的分布方式与图6所示的第二芯片层中第一区与第二区的分布方式类似。

上述实施例提供的半导体结构中，字线驱动器和位线感测放大器设置在两个不同的器件层内，并且，两个器件层分别设置在中间器件层100的相对的两侧，如此，第一器件层200和第二器件层300作为与中间器件层100相键合的器件层，中间器件层100与相键合的器件层之间的导电走线的分布更为分散，不仅有利于缓解器件层之间的导电走线的密度对中间器件层100中存储单元密度的限制，还可以缓解相键合的器件层中的电路结构对中间器件层100中存储单元密度的限制，即有利于提升存储单元阵列中的存储单元的密度。此外，分散分布的导电走线之间的间隔距离更大，不仅有利于降低耦合干扰，还有利于降低键合难度。并且，由于第一器件层200以及第二器件层300分布在中间器件层100两侧，因此，也可以设置更多的导电走线实现中间器件层100与第一器件层200的电连接，以及可以设置更多的导电走线实现中间器件层100与第二器件层300的电连接，更多的导电走线有利于降低半导体结构中的导通电阻，进而有利于提升半导体结构的性能。

相应的，本公开实施例另一方面还提供一种半导体结构的形成方法，半导体结构的形成方法可用于形成上述实施例提供的半导体结构。需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例，以下将不做赘述。

图7为本公开实施例提供的一种半导体结构的形成方法中提供的中间器件层的示意图；图8为本公开实施例提供的一种半导体结构的形成方法中中间器件层与第一器件层相键合的示意图。

半导体结构的形成方法包括：参考图7，提供中间器件层，中间器件层具有相对的第一面101和第二面102，第一面101具有第一焊盘103，第二面102具有第二焊盘104，中间器件层100包括存储单元阵列，第一焊盘103与存储单元阵列的字线140电连接，第二焊盘104与存储单元阵列的位线150电连接；参考图8，提供第一器件层200，第一器件层200的第一表面具有第三焊盘201，第一器件层200包括字线驱动器，第三焊盘201与字线驱动器电连接，将第一器件层200的第一表面与第一面101相固定，第三焊盘201与相应的第一焊盘103电连接；参考图2，提供第二器件层300，第二器件层300的第一表面具有第四焊盘301，第二器件层300包括位线感测放大器，第四焊盘301与位线感测放大器电连接，将第二器件层300的第一表面与第二面102相固定，第四焊盘301与相应的第二焊盘104电连接。

相较于在一个器件层中设置字线驱动器以及位线感测放大器，并将包括字线驱动器以及位线感测放大器的器件层设置在中间器件层100一侧的方式，将第一器件层200以及第二器件层300设置在中间器件层100的相对的两侧，使得中间器件层100与相键合的器件层之间的导线的分布更为分散，分散分布的导线之间的间隔距离更大，有利于降低器件层之间的键合难度，进而有利于降低半导体结构的制造难度。

在一些实施例，也可以先将第二器件层固定在中间器件层的第二面上，再将第一器件层固定在中间器件层的第一面上。

在一些实施例中，可以采用混合键合的方式将第一器件层200固定在中间器件层100的第一面101上。在一些实施例中，可以采用混合键合的方式将第二器件层300固定在中间器件层100的第二面102上。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种改动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (8)

1.一种半导体结构，其特征在于，包括：

中间器件层，所述中间器件层具有相对的第一面和第二面，所述第一面具有第一焊盘，所述第二面具有第二焊盘，所述中间器件层包括存储单元阵列，所述第一焊盘与所述存储单元阵列的字线电连接，所述第二焊盘与所述存储单元阵列的位线电连接，所述中间器件层包括动态随机存取存储器；

第一器件层，所述第一器件层位于所述第一面上，且所述第一器件层朝向所述中间器件层的表面具有第三焊盘，所述第三焊盘与相应的所述第一焊盘电连接，所述第一器件层包括字线驱动器，所述第三焊盘与所述字线驱动器电连接；

第二器件层，所述第二器件层位于所述第二面上，且所述第二器件层朝向所述中间器件层的表面具有第四焊盘，所述第四焊盘与相应的所述第二焊盘电连接，所述第二器件层包括位线感测放大器，所述第四焊盘与所述位线感测放大器电连接；

其中，沿所述第一面指向所述第二面的方向为第一方向，所述存储单元阵列包括沿所述第一方向延伸且沿垂直于所述第一方向间隔排布的多条所述字线以及沿垂直于所述第一方向延伸且沿所述第一方向排列的多条所述位线；

在沿所述第一方向上，所述中间器件层包括依次堆叠的第一重布线层、芯片层以及第二重布线层，所述存储单元阵列位于所述芯片层内；

所述第一焊盘位于所述第一重布线层内，所述第一重布线层包括第一走线，所述字线通过所述第一走线与所述第一焊盘连接；

所述第二焊盘位于所述第二重布线层内，所述第二重布线层包括第二走线，所述位线通过所述第二走线与所述第二焊盘连接；

所述芯片层包括朝向所述第一面的第一侧以及朝向所述第二面的第二侧，所述第一侧具有字线接口，所述字线通过所述字线接口与所述第一走线相连接；

所述第二侧具有位线接口，所述位线通过所述位线接口与所述第二走线相连接；

所述存储单元阵列还包括沿所述第一方向延伸的多条导电结构，一个所述导电结构贯穿与该导电结构不具有电连接关系的所述位线且与具有连接关系的所述位线相接触，所述导电结构朝向所述第二面的一端作为所述位线接口。

2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括外围电路，所述外围电路位于所述第一器件层或所述第二器件层中的至少一者。

3.根据权利要求2所述的半导体结构，其特征在于，所述外围电路包括第一部分和第二部分，所述第一部分位于所述第一器件层，所述第二部分位于所述第二器件层。

4.根据权利要求1所述的半导体结构，其特征在于，沿所述第一面指向所述第二面的方向上，所述第一器件层包括依次堆叠的第二芯片层以及第三重布线层，所述字线驱动器位于所述第二芯片层内；

所述第三焊盘位于所述第三重布线层内，且所述第三重布线层包括第三走线，所述字线驱动器通过所述第三走线与所述第三焊盘连接；

沿垂直于所述第一面指向所述第二面的方向上，所述第二芯片层包括多个间隔排布的第一区，所述字线驱动器位于所述第一区。

5.根据权利要求4所述的半导体结构，其特征在于，所述第一器件层包括外围电路，所述外围电路位于所述第二芯片层，所述第二芯片层包括所述第一区以外的第二区，所述外围电路位于所述第二区。

6.根据权利要求1所述的半导体结构，其特征在于，沿所述第一面指向所述第二面的方向上，所述第二器件层包括依次堆叠的第四重布线层以及第三芯片层，所述位线感测放大器位于所述第三芯片层内；

所述第四焊盘位于所述第四重布线层内，且所述第四重布线层包括第四走线，所述位线感测放大器通过所述第四走线与所述第四焊盘连接；

沿垂直于所述第一面指向所述第二面的方向上，所述第三芯片层包括多个间隔排布的第三区，所述位线感测放大器位于所述第三区。

7.根据权利要求6所述的半导体结构，其特征在于，所述第二器件层包括外围电路，所述外围电路位于所述第三芯片层，所述第三芯片层包括所述第三区以外的第四区，所述外围电路位于所述第四区。

8.一种半导体结构的形成方法，其特征在于，包括：提供中间器件层，所述中间器件层具有相对的第一面和第二面，所述第一面具有第一焊盘，所述第二面具有第二焊盘，所述中间器件层包括存储单元阵列，所述第一焊盘与所述存储单元阵列的字线电连接，所述第二焊盘与所述存储单元阵列的位线电连接，所述中间器件层包括动态随机存取存储器；

沿所述第一面指向所述第二面的方向为第一方向，所述存储单元阵列包括沿所述第一方向延伸且沿垂直于所述第一方向间隔排布的多条所述字线以及沿垂直于所述第一方向延伸且沿所述第一方向排列的多条所述位线；

在沿所述第一方向上，所述中间器件层包括依次堆叠的第一重布线层、芯片层以及第二重布线层，所述存储单元阵列位于所述芯片层内；

所述第一焊盘位于所述第一重布线层内，所述第一重布线层包括第一走线，所述字线通过所述第一走线与所述第一焊盘连接；

所述第二焊盘位于所述第二重布线层内，所述第二重布线层包括第二走线，所述位线通过所述第二走线与所述第二焊盘连接；

所述芯片层包括朝向所述第一面的第一侧以及朝向所述第二面的第二侧，所述第一侧具有字线接口，所述字线通过所述字线接口与所述第一走线相连接；

所述第二侧具有位线接口，所述位线通过所述位线接口与所述第二走线相连接；

所述存储单元阵列还包括沿所述第一方向延伸的多条导电结构，一个所述导电结构贯穿与该导电结构不具有电连接关系的所述位线且与具有连接关系的所述位线相接触，所述导电结构朝向所述第二面的一端作为所述位线接口；

提供第一器件层，所述第一器件层的第一表面具有第三焊盘，所述第一器件层包括字线驱动器，所述第三焊盘与所述字线驱动器电连接，将所述第一器件层的第一表面与所述第一面相固定，所述第三焊盘与相应的所述第一焊盘电连接；

提供第二器件层，所述第二器件层的第一表面具有第四焊盘，所述第二器件层包括位线感测放大器，所述第四焊盘与所述位线感测放大器电连接，将所述第二器件层的第一表面与所述第二面相固定，所述第四焊盘与相应的所述第二焊盘电连接。