CN118119191A - 封装芯片 - Google Patents
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Abstract
本发明公开了一种封装芯片，包括：N颗动态随机存储器芯片；与所述N颗动态随机存储器芯片连接的SoC芯片；其中，N≥2，且N为整数；所述N颗动态随机存储器芯片中的至少两颗动态随机存储器芯片作为整体从动态随机存储器晶圆上切割分离，以减少封装过程中的贴片次数。本发明通过将多颗动态随机存储器芯片作为整体从动态随机存储器晶圆上切割分离，可以使在后续封装工艺过程中减少贴片的次数，从而提高封装效率。
Description
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种封装芯片。
背景技术
半导体封装件包括半导体芯片和在其上安装半导体芯片的封装基板。各种类型的电子设备可以使用封装的半导体芯片。例如，触摸屏、显示设备、指纹传感器、图像传感器等均可以使用一个或更多个封装的半导体芯片。近年来，由于封装的半导体提供的功能已经多样化并且封装的半导体的集成度已经提高，所以连接到单个半导体封装件的信号线的数量已经增多。此外，已经开发了在单个封装基板上安装两个或更多个半导体芯片的封装的半导体。
随着CPU、GPU、FPGA等高性能计算芯片性能要求的不断提高，传统的倒装封装(FC)、堆叠封装(POP)等封装技术已不能满足需求，对2.5D/3D封装技术的需求逐渐增加。目前，众所周知的2.5D封装技术有台积电的CoWoS，它可以将多个芯片封装在一起，达到了封装体积小、功耗低、引脚少的效果。
在2.5D封装过程中，工艺的改变会导致单个或多个芯片失效，进而导致整个封装结构的可靠性测试结果失效。因此本发明提出了一种2.5D封装芯片。
发明内容
本发明提出了一种2.5D封装芯片，其结构包括：N颗动态随机存储器芯片；与所述N颗动态随机存储器芯片连接的SoC芯片；其中，N≥2，且N为整数；所述N颗动态随机存储器芯片中的至少两颗动态随机存储器芯片作为整体从动态随机存储器晶圆上切割分离，以减少封装过程中的贴片次数。
可选的，所述N颗动态随机存储器与所述SoC芯片之间采用串行输出，以减少焊盘数量。
可选的，所述每颗动态随机存储器芯片包括至少两个存储体；所述存储体包括存储阵列。
可选的，所述每颗动态随机存储器芯片包括电源模块。
可选的，所述动态随机存储器晶圆上的多颗动态随机存储器芯片共享一个测试电路。
可选的，所述测试电路设置于所述动态随机存储器晶圆的切割道内。
可选的，所述N颗动态随机存储器芯片和所述SoC芯片上设置相互对应的第一焊盘，并通过第一金属线连接。
可选的，所述SoC芯片和封装基板上设置相互对应的第二焊盘，并通过第二金属线连接。
与现有技术相比，本发明通过将多颗动态随机存储器芯片作为整体从动态随机存储器晶圆上切割分离，可以使在后续封装工艺过程中减少贴片的次数，从而提高封装效率。
附图说明
依据以下结合附图的具体描述，将更清楚地理解本发明公开内容的上述和其他目的、特征和优点。
图1示出根据本发明的一个实施例的一种2.5D封装芯片的结构的平面示意图。
图2示出根据本发明的一个实施例的动态随机存储器晶圆示意图。
图3示出根据本发明的一个实施例的动态随机存储器的结构示意图。
具体实施方式
参考附图和实施方式的具体描述，本发明内容的优点和特征及其实现方法将是显而易见的。本发明公开内容不应被解释为限于本文阐述的实施方式，并且可以以许多不同的形式实施。相反，提供这些实施方式是为了使本发明公开内容透彻和完整，并且将本发明公开内容的范围完全传达给本领域普通技术人员。本发明公开内容的范围应由所附权利要求限定。
下面结合图1至图3来详细介绍根据本发明的一个实施例的一种2.5D封装芯片的结构示。图1示出根据本发明的一个实施例的一种2.5D封装芯片的结构的平面示意图。图2示出根据本发明的一个实施例的动态随机存储器晶圆示意图。图3示出根据本发明的一个实施例的动态随机存储器的结构示意图。
如图1所示，2.5D封装芯片包括设置在封装基板11上的N颗动态随机存储器芯片131；与所述N颗动态随机存储器芯片131连接的SoC芯片12；其中，N≥2，且N为整数；所述N颗动态随机存储器芯片131中的至少两颗动态随机存储器芯片131作为整体13从动态随机存储器晶圆20上切割分离，从而可以减少封装过程中的贴片次数。仅作为示例说明，图1中仅示出了两颗动态随机存储器。在其他实施例中，可以为三颗、四颗或更多颗动态随机存储器作为整体13从动态随机存储器晶圆20上切割分离。如图2所示，动态随机存储器晶圆20包括多颗动态随机存储器131。两颗或两颗以上的动态随机存储器131作为整体13可以从动态随机存储器晶圆20上切割分离。
在一些实施例中，所述N颗动态随机存储器芯片131和所述SoC芯片12上设置相互对应的第一焊盘16，并通过第一金属线14连接。
在一些实施例中，所述SoC芯片12和封装基板11上设置相互对应的第二焊盘16，并通过第二金属线15连接。
在一些实施例中，所述N颗动态随机存储器131与所述SoC芯片12之间采用串行输出，以减少焊盘数量。
如图3所示，在一些实施例中，所述每颗动态随机存储器121芯片包括至少两个存储体131a；所述存储体131包括存储阵列。在一些实施例中，所述每颗动态随机存储器芯片131包括电源模块131b。
在一些实施例中，所述动态随机存储器晶圆20上的多颗动态随机存储器芯片131共享一个测试电路。在一些实施例中，测试电路设置于所述动态随机存储器晶圆20的切割道内。
以上描述和附图仅出于说明性目的提供了本发明内容的技术构思的示例。本发明内容所涉及的技术领域的普通技术人员将理解，在不脱离本发明内容的基本特征的情况下，可以在形式上进行各种修改和改变，例如配置的组合、分离、替换和改变。因此，本发明内容中公开的实施方式旨在说明本发明内容的技术构思的范围，并且本公开内容的范围不受实施方式的限制。本发明内容的范围应基于所附权利要求以如下方式来解释：使得包括在与权利要求等同的范围内的所有技术构思都属于本发明内容。
Claims (8)
1.一种封装芯片，其特征在于，包括：
N颗动态随机存储器芯片；
与所述N颗动态随机存储器芯片连接的SoC芯片；其中，N≥2，且N为整数；
所述N颗动态随机存储器芯片中的至少两颗动态随机存储器芯片作为整体从动态随机存储器晶圆上切割分离，以减少封装过程中的贴片次数。
2.如权利要求1所述的封装芯片，其特征在于，
所述N颗动态随机存储器与所述SoC芯片之间采用串行输出，以减少焊盘数量。
3.如权利要求2所述的封装芯片，其特征在于，
所述每颗动态随机存储器芯片包括至少两个存储体；所述存储体包括存储阵列。
4.如权利要求3所述的封装芯片，其特征在于，
所述每颗动态随机存储器芯片包括电源模块。
5.如权利要求3所述的封装芯片，其特征在于，
所述动态随机存储器晶圆上的多颗动态随机存储器芯片共享一个测试电路。
6.如权利要求3所述的封装芯片，其特征在于，
所述测试电路设置于所述动态随机存储器晶圆的切割道内。
7.如权利要求3所述的封装芯片，其特征在于，
所述N颗动态随机存储器芯片和所述SoC芯片上设置相互对应的第一焊盘，并通过第一金属线连接。
8.如权利要求3所述的封装芯片，其特征在于，
所述SoC芯片和封装基板上设置相互对应的第二焊盘，并通过第二金属线连接。
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Country Status (1)
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2022
- 2022-11-29 CN CN202211508153.8A patent/CN118119191A/zh active Pending
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