CN115020412A - 一种存储器及其制备方法 - Google Patents

Abstract

本公开实施例提供了一种存储器及其制备方法，其中，所述存储器包括：第一半导体结构，所述第一半导体结构至少包括动态随机存储阵列；第二半导体结构，所述第二半导体结构至少包括外围电路；所述动态随机存储阵列包括晶体管结构和电容结构，所述电容结构位于所述晶体管结构远离所述第二半导体结构的一侧。

Description

一种存储器及其制备方法

技术领域

本公开涉及半导体制造领域，尤其涉及一种存储器及其制备方法。

背景技术

在动态随机存储器(Dynamic Random Access Memory，DRAM)中，通常外围电路结构和存储电路结构形成在同一衬底上，所需的衬底面积较大造成制造成本大幅提高。

同时，在上述传统的DRAM结构中，存储器的体积较大、阵列效率较低。

发明内容

本公开实施例提供了一种存储器，包括：

第一半导体结构，所述第一半导体结构至少包括动态随机存储阵列；

第二半导体结构，所述第二半导体结构至少包括外围电路；

所述动态随机存储阵列包括晶体管结构和电容结构，所述电容结构位于所述晶体管结构远离所述第二半导体结构的一侧。

在一些实施例中，所述动态随机存储阵列还包括位线，所述电容结构通过所述晶体管结构耦接所述位线，其中所述电容结构位于所述晶体管结构远离所述位线的一侧。

在一些实施例中，所述动态随机存储阵列还包括第一基底，所述晶体管结构位于所述第一基底上且所述晶体管结构包括字线和位于所述字线两侧的源区及漏区。

在一些实施例中，所述字线埋设于所述第一基底内。

在一些实施例中，所述动态随机存储阵列还包括第一基底；所述晶体管结构还包括沟道区、字线、源区及漏区，所述字线环绕至少部分所述沟道区，所述位线与所述晶体管结构的所述漏区耦接。

在一些实施例中，所述字线环绕部分所述沟道区，所述源区和所述漏区位于所述第一基底靠近所述第二半导体结构的一侧表面上。

在一些实施例中，所述字线环绕所述沟道区，沿所述第二半导体结构指向所述第一半导体结构的方向，所述源区和所述漏区分别设置于所述沟道区两侧。

在一些实施例中，所述第一半导体结构还包括位于所述第一基底和所述位线之间的第一介质层，所述第一介质层内设置有通孔，所述位线通过所述通孔与所述晶体管结构的所述漏区连接。

在一些实施例中，所述第一半导体结构还包括子字线驱动器、感测放大电路和开关控制电路，所述子字线驱动器、所述感测放大电路和所述开关控制电路位于所述第一基底上；其中，所述子字线驱动器沿第一方向设置于所述动态随机存储阵列的至少一侧且与所述字线电连接；所述感测放大器沿第二方向设置于所述动态随机存储阵列的至少一侧且与所述位线电连接；所述开关控制电路设置于所述动态随机存储阵列的外侧，且位于所述子字线驱动器和所述感测放大电路之间，所述第一方向和所述第二方向相交且平行于所述第一基底的表面。

在一些实施例中，所述第二半导体结构还包括第二基底、子字线驱动器、感测放大电路和开关控制电路，所述外围电路、所述子字线驱动器、所述感测放大电路和所述开关控制电路均位于所述第二基底上；其中，所述子字线驱动器沿第一方向设置于所述外围电路的至少一侧且与所述字线电连接；所述感测放大电路沿第二方向设置于所述外围电路的至少一侧且与所述位线电连接；所述开关控制电路设置于所述外围电路的外侧，且位于所述子字线驱动器和所述感测放大电路之间，所述第一方向和所述第二方向相交且平行于所述第二基底的表面。

本公开实施例还提供了一种存储器的制备方法，包括：

形成第一半导体结构，所述第一半导体结构至少包括动态随机存储阵列，所述动态随机存储阵列至少包括晶体管结构；

形成第二半导体结构，所述第二半导体结构至少包括外围电路；

将所述第一半导体结构和所述第二半导体结构键合连接；

在所述晶体管结构远离所述第二半导体结构的一侧形成电容结构。

在一些实施例中，形成所述第一半导体结构，包括：

提供第一基底；

在所述第一基底上形成所述动态随机存储阵列，包括：

在所述第一基底上形成所述晶体管结构，所述晶体管结构包括沟道区、字线、源区和漏区；

在所述晶体管结构上形成位线，所述位线与所述漏区耦接；

其中，所述电容结构通过所述晶体管结构耦接所述位线，且所述电容结构位于所述晶体管结构远离所述位线的一侧。

在一些实施例中，在形成所述电容结构之前，所述方法还包括：

对所述第一基底远离所述第二半导体结构的一侧执行减薄工艺。

在一些实施例中，所述字线埋设于所述第一基底中，所述源区和所述漏区位于所述字线的两侧；或者，所述字线环绕部分所述沟道区且所述源区和所述漏区位于所述第一基底靠近所述第二半导体结构的一侧表面上；

在所述第一基底执行减薄工艺之后，所述方法还包括：

从所述第一基底被减薄的一侧向内刻蚀所述第一基底，以形成暴露出所述源区的第一开口；

在所述第一开口内填充导电材料，以形成节点接触插塞。

在一些实施例中，所述方法还包括：

在所述第一基底被减薄的一侧上形成第二介质层；

刻蚀所述第二介质层，以在所述第二介质层内形成暴露所述节点接触插塞的第二开口，所述第二开口用于容纳所述电容结构。

在一些实施例中，所述字线环绕所述沟道区，沿所述第二半导体结构指向所述第一半导体结构的方向，所述源区和所述漏区分别设置于所述沟道区两侧；

在所述第一基底执行减薄工艺之后；所述方法还包括：

在所述第一基底被减薄的一侧上形成第二介质层；

刻蚀所述第二介质层，以在所述第二介质层内形成暴露所述源区的第二开口，所述第二开口用于容纳所述电容结构。

在一些实施例中，形成所述第一半导体结构，还包括：

在所述第一基底上形成子字线驱动器、感测放大电路和开关控制电路；其中，所述子字线驱动器沿第一方向设置于所述动态随机存储阵列的至少一侧且与所述字线电连接；所述感测放大器沿第二方向设置于所述动态随机存储阵列的至少一侧且与所述位线电连接；所述开关控制电路设置于所述动态随机存储阵列的外侧，且位于所述子字线驱动器和所述感测放大电路之间，所述第一方向和所述第二方向相交且平行于所述第一基底的表面。

在一些实施例中，形成所述第二半导体结构，还包括：提供第二基底；

在所述第二基底上形成所述外围电路、子字线驱动器、感测放大电路和开关控制电路；其中，所述子字线驱动器沿第一方向设置于所述外围电路的至少一侧且与所述字线电连接；所述感测放大电路沿第二方向设置于所述外围电路的至少一侧且与所述位线电连接；所述开关控制电路设置于所述外围电路的外侧，且位于所述子字线驱动器和所述感测放大电路之间，所述第一方向和所述第二方向相交且平行于所述第二基底的表面。

本公开实施例所提供的存储器及其制备方法，其中，所述存储器包括：第一半导体结构，所述第一半导体结构至少包括动态随机存储阵列；第二半导体结构，所述第二半导体结构至少包括外围电路；所述动态随机存储阵列包括晶体管结构和电容结构，所述电容结构位于所述晶体管结构远离所述第二半导体结构的一侧。如此，包含动态随机存储阵列的第一半导体结构和包含外围电路的第二半导体结构之间呈纵向分布的方式。与动态随机存储阵列和外围电路平铺设置在一个平面上的方式相比，本公开实施例提供的存储器结构可有效减小存储器结构的平面尺寸，提高存储器的阵列效率。另外，在本公开实施例中，将电容结构设置在远离第二半导体结构的一侧时，可明显缩短动态随机存储阵列所包含的晶体管结构和外围电路之间的通信距离，有效提高存储器的通信效率。因此，本公开实施例的存储器结构不仅具有缩小的尺寸，还具有较高的阵列效率及通信效率。

本公开的一个或多个实施例的细节将在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图以及权利要求书变得明显。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的存储器的一种结构的结构示意图；

图2为本公开实施例提供的存储器的另一种结构的结构示意图；

图3为本公开实施例提供的存储器的又一种结构的结构示意图；

图4为本公开实施例提供的存储器中第一半导体结构和第二半导体结构键合形成的一种结构的结构示意图；

图5为本公开实施例提供的存储器中第一半导体结构和第二半导体结构键合形成的另一种结构的结构示意图；

图6为本公开实施例提供的存储器的制备方法的流程框图；

图7至图13为本公开不同实施例提供的第一半导体结构在制备过程中的工艺流程图；

图14为本公开实施例提供的第一半导体结构的一种结构的俯视示意图；

图15为本公开实施例提供的第一半导体结构的另一种结构的俯视示意图；

图16至图17为本公开实施例提供的第二半导体结构在制备过程中的工艺流程图；

图18为本公开实施例提供的第二半导体结构的一种结构的俯视示意图；

图19为本公开实施例提供的第二半导体结构的另一种结构的俯视示意图；

图20至图32为本公开不同实施例提供的存储器在制备过程中的工艺流程图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

存储器，如DRAM中，外围电路结构和存储电路结构通常形成在同一衬底的不同区域上，当外围电路结构或存储电路结构中至少一个的布局或占用面积发生变化时，所述衬底的面积便会被动增加或减小；当遇到衬底面积不能随意变动的情况时，上述变化还会大幅增加设计人员的工作量。

另外，对外围电路结构和存储电路结构形成在同一衬底上的结构来说，所需的衬底面积较大，使得制造成本大幅提高，且存储器的体积较大、阵列效率较低。

基于此，提出了本公开实施例的以下技术方案：

本公开实施例提供了一种存储器，包括：

第一半导体结构，所述第一半导体结构至少包括动态随机存储阵列；

第二半导体结构，所述第二半导体结构至少包括外围电路；

所述动态随机存储阵列包括晶体管结构和电容结构，所述电容结构位于所述晶体管结构远离所述第二半导体结构的一侧。

本公开实施例中，包含动态随机存储阵列的第一半导体结构和包含外围电路的第二半导体结构之间呈纵向分布的方式。与动态随机存储阵列和外围电路平铺设置在一个平面上的方式相比，本公开实施例提供的存储器结构可有效减小存储器结构的平面尺寸，提高存储器的阵列效率。另外，在本公开实施例中，将电容结构设置在远离第二半导体结构的一侧时，可明显缩短动态随机存储阵列所包含的晶体管结构和外围电路之间的通信距离，有效提高存储器的通信效率。因此，本公开实施例的存储器结构不仅具有缩小的尺寸，还具有较高的阵列效率及通信效率。

为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。

图1为本公开实施例提供的存储器的一种结构的结构示意图；图2为本公开实施例提供的存储器的另一种结构的结构示意图；图3为本公开实施例提供的存储器的又一种结构的结构示意图；图4为本公开实施例提供的存储器中第一半导体结构和第二半导体结构键合形成的一种结构的结构示意图；图5为本公开实施例提供的存储器中第一半导体结构和第二半导体结构键合形成的另一种结构的结构示意图；

下面结合附图对本公开实施例提供的存储器结构再作进一步详细的说明。

如图1、图2和图3所示，存储器包括：

第一半导体结构S1，所述第一半导体结构S1至少包括动态随机存储阵列A；

第二半导体结构S2，所述第二半导体结构S2至少包括外围电路P；

所述动态随机存储阵列A包括晶体管结构T和电容结构15，所述电容结构15位于所述晶体管结构T远离所述第二半导体结构S2的一侧。

在一些实施例中，所述动态随机存储阵列A还包括位线BL，所述电容结构15通过所述晶体管结构T耦接所述位线BL，其中所述电容结构15位于所述晶体管结构T远离所述位线BL的一侧。

与传统结构中，将位线和电容结构设置在晶体管结构同一侧的方式相比，本公开实施例中将位线和电容结构分别设置在晶体管结构两侧的做法，可有效避免存储器结构在使用时位线和电容结构之间的相互干扰。

本公开实施例提供的方案可应用于多种类型的存储器结构中。

在本公开的一个实施例中，如图1所示，所述动态随机存储阵列A还包括第一基底10，所述晶体管结构T位于所述第一基底10上且所述晶体管结构T包括字线WL和位于所述字线WL两侧的源区11及漏区13，可以知道的是，该字线WL为晶体管结构T的栅极。

在该实施例中，所述字线WL埋设于所述第一基底10内。

由于存储器结构不断进行尺寸微缩，造成晶体管之间的距离不断变小，沟道长度也不断减小，较容易产生短沟道效应，影响器件的性能。而在字线埋设于第一基底的结构中，可有效增加沟道区的长度，避免器件因尺寸微缩产生短沟道效应，影响器件的性能。

可选的，晶体管结构T还可以包括沟道区12，沟道区12环绕部分字线WL且沟道区12位于源区11及漏区13之间；其中，源区11可与电容结构15之间形成电连接，漏区13可与位线BL之间形成电连接。

具体的，继续参考图1，可以看出，所述第一半导体结构S1还包括位于所述第一基底10和所述位线BL之间的第一介质层L1，所述第一介质层L1内设置有通孔H3，所述位线BL通过所述通孔H3与所述晶体管结构T的所述漏区13连接。

另外，所述第一半导体结构S1还包括节点接触插塞14，电容结构15通过节点接触插塞14耦接至晶体管结构T的源区11。

在该实施例中，第一半导体结构和第二半导体结构之间呈纵向分布的方式，可有效减小存储器结构的平面尺寸，提高存储器的阵列效率。另外，在本公开实施例中，将电容结构设置在远离第二半导体结构的一侧时，可明显减小动态随机存储阵列所包含的晶体管结构和外围电路之间的通信距离，有效提高存储器的通信效率。

本公开还提供了另一些存储器结构，其中，字线环绕至少部分沟道区，增强了字线对沟道区的控制能力，可有效避免因沟道尺寸变短对器件性能的不利影响。

如图2和图3所示，可以看出，所述动态随机存储阵列A还包括第一基底10；所述晶体管结构T还包括沟道区12、字线WL、源区11及漏区13，所述字线WL环绕至少部分所述沟道区12，所述位线WL与所述晶体管结构T的所述漏区13耦接。

在本公开的一个实施例中，如图2所示，其中，图(1)是第一基底及形成在其上方的晶体管结构的立体结构示意图；图(2)为本公开实施例提供的存储器的另一种结构的结构示意图，其中，晶体管结构T为沿图(1)的A1-A2方向截取的示意图。可以看出，所述字线WL环绕部分所述沟道区12，所述源区11和所述漏区13位于所述第一基底10靠近所述第二半导体结构S2的一侧表面上，即图2所示的晶体管结构T为鳍式场效应晶体管。

在提高存储器的阵列效率和通信效率的同时，该实施例中，字线环绕部分沟道区，与上一实施例中字线仅位于沟道区上方的结构关系相比，本实施例增强了字线对沟道区的控制能力，可有效避免因沟道尺寸变短对器件性能的不利影响。

在本公开的另一个实施例中，如图3所示，所述字线WL环绕所述沟道区12，沿所述第二半导体结构S2指向所述第一半导体结构S1的方向，所述源区11和所述漏区13分别设置于所述沟道区12两侧，即图3所示的晶体管结构T为垂直型环绕式栅极晶体管。

在提高存储器的阵列效率和通信效率的同时，该实施例中，字线环绕整个沟道区，与图1和图2涉及的实施例中，字线和沟道区的结构关系相比，该实施例进一步增强了字线对沟道区的控制能力，可进一步避免因沟道尺寸变短对器件性能的不利影响。

需要说明的是，在本公开实施例中，源区是对与电容结构连接的结构的命名，同样的，漏区是对与位线连接的结构的命名，不应作为存储器实际工作时，哪个结构作为源区或者漏区的应用限制，在实际操作中，源区也可以作为漏区的功能使用，漏区也可以作为源区的功能使用，在此不做具体限制。

在一些实施例中，如图4和图5所示，第一半导体结构S1和第二半导体结构S2之间可采用键合的方式来形成存储器结构。

在本公开的一些实施例中，如图5所示，所述第一半导体结构S1还包括子字线驱动器31、感测放大电路32和开关控制电路33，所述子字线驱动器31、所述感测放大电路32和所述开关控制电路33位于所述第一基底10上；其中，所述子字线驱动器31沿第一方向设置于所述动态随机存储阵列A的至少一侧且与所述字线WL电连接；所述感测放大电路32沿第二方向设置于所述动态随机存储阵列A的至少一侧且与所述位线BL电连接；所述开关控制电路33设置于所述动态随机存储阵列A的外侧，且位于所述子字线驱动器31和所述感测放大电路32之间，所述第一方向和所述第二方向相交且平行于所述第一基底10的表面。

在该实施例中，动态随机存储阵列、子字线驱动器、感测放大电路和开关控制电路均形成在第一半导体结构上，当上述结构之间需要电连接时，由于各结构均位于同一半导体结构上，可有效的减少布线时的难度和复杂度。

在本公开的另一些实施例中，如图4所示，所述第二半导体结构S2还包括第二基底20、子字线驱动器31、感测放大电路32和开关控制电路33，所述外围电路P、所述子字线驱动器31、所述感测放大电路32和所述开关控制电路33均位于所述第二基底20上；其中，所述子字线驱动器31沿第一方向设置于所述外围电路P的至少一侧且与所述字线WL电连接；所述感测放大电路32沿第二方向设置于所述外围电路P的至少一侧且与所述位线BL电连接；所述开关控制电路33设置于所述外围电路P的外侧，且位于所述子字线驱动器31和所述感测放大电路32之间，所述第一方向和所述第二方向相交且平行于所述第二基底20的表面。

在该实施例中，外围电路、子字线驱动器、感测放大电路和开关控制电路均形成在第二半导体结构上，且子字线驱动器和感测放大电路形成在半导体结构上的位置与上一实施例相比更加灵活，不受动态随机存储阵列布局的限制。另外，与上一实施例相比，该实施例中，将子字线驱动器、感测放大电路和开关控制电路形成在第二半导体结构的方式能有效减少第一基底的平面尺寸，有利于成本的降低。

在上述实施例中，开关控制电路可以对感测放大电路的信号进行控制，包括但不限于对偏移消除信号(OC信号)的控制和/或对隔离信号(ISO信号)的控制等。

在一些实施例中，第一基底和第二基底的材料可以相同，也可以不同，在此不做具体限制。在实际工艺中，第二基底的厚度可以大于第一基底的厚度。

需要说明的是，在图4和图5中，仅示意性的画出了三条字线与子字线驱动器电连接及三条位线与感测放大电路电连接，用来表示所涉及的特征之间的连接关系，不能理解为对本发明的限制。在实际应用中，所述字线和所述位线形成在存储器上的具体位置及字线、位线的数量和形状不受图4和图5的限制。可以理解的，所述字线和所述位线可以形成在第一半导体结构上且所述字线和所述位线的数量可以为一条或多条。具体的，所述字线、位线的位置、数量和形状可根据实际情况进行相应灵活调整。

在本公开实施例中，第一半导体结构和第二半导体结构分别设置在不同基底上，使得两个半导体结构可分别进行良率检测后，再选取检测合格的第一半导体结构和第二半导体结构进行键合连接，如此，可有效提高最终形成的存储器的良率。

本公开还提供了一种存储器的制备方法，如图6所示，方法包括了如下几个步骤：

步骤S101：形成第一半导体结构，所述第一半导体结构至少包括动态随机存储阵列，所述动态随机存储阵列至少包括晶体管结构；

步骤S102：形成第二半导体结构，所述第二半导体结构至少包括外围电路；

步骤S103：将所述第一半导体结构和所述第二半导体结构键合连接；

步骤S104：在所述晶体管结构远离所述第二半导体结构的一侧形成电容结构。

下面，结合附图对本公开实施例的方法再做进一步的说明。

图7至图13为本公开不同实施例提供的第一半导体结构在制备过程中的工艺流程图；图14为本公开实施例提供的第一半导体结构的一种结构的俯视示意图；图15为本公开实施例提供的第一半导体结构的另一种结构的俯视示意图；

图16至图17为本公开实施例提供的第二半导体结构在制备过程中的工艺流程图；图18为本公开实施例提供的第二半导体结构的一种结构的俯视示意图；图19为本公开实施例提供的第二半导体结构的另一种结构的俯视示意图；图20至图32为本公开不同实施例提供的存储器在制备过程中的工艺流程图。

首先，执行步骤S101，如图7至图14所示，其中，图11中的(1)图为第一半导体结构的俯视示意图，图11中的(2)图为第一半导体结构沿图(1)的B1-B2方向的细节剖视图；形成第一半导体结构S1，所述第一半导体结构S1至少包括动态随机存储阵列A，所述动态随机存储阵列A至少包括晶体管结构T。

在一些实施例中，如图1、图7至图14及形成所述第一半导体结构S1，包括：

提供第一基底10；

在所述第一基底10上形成所述动态随机存储阵列A，包括：

在所述第一基底10上形成所述晶体管结构T，所述晶体管结构T包括沟道区12、字线WL、源区11和漏区13；

在所述晶体管结构T上形成位线BL，所述位线BL与所述漏区13耦接。

其中，所述电容结构15通过所述晶体管结构T耦接所述位线BL，且所述电容结构15位于所述晶体管结构T远离所述位线BL的一侧。

这里，第一基底可以为半导体衬底；具体包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、至少一个III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，第一基底为硅衬底。

需要说明的是，本公开实施例中，源区是对与电容结构连接的结构的命名，同样的，漏区是对与位线连接的结构的命名，不应作为存储器实际工作时，哪个结构作为源区或者漏区的应用限制，在实际操作中，源区也可以作为漏区的功能使用，漏区也可以作为源区的功能使用，在此不做具体限制。

本公开实施例提供的方案可应用于多种类型的存储器结构中。

在本公开的一个实施例中，如图8所示，形成晶体管结构T，晶体管结构T包括沟道区12、字线WL、源区11和漏区13，包括：

对第一基底10执行图案化工艺，以在第一基底10上形成多个分立的有源区(图未标识)；

对有源区(图未标识)执行掺杂工艺，以在有源区(图未标识)上形成多个分立的沟道区12；

在第一基底10中形成多条沿第二方向延伸的字线WL，字线WL位于沟道区12上，且字线WL穿过多个有源区(图未标识)；

在位于字线WL两侧的有源区(图未标识)上形成源区11和漏区13。

由于存储器结构不断进行尺寸微缩，使得晶体管之间的距离不断变小，沟道长度也不断减小，较容易产生短沟道效应，影响器件的性能。

而在该实施例中，字线埋设于第一基底中，可有效增加沟道区的长度，避免器件因尺寸微缩产生短沟道效应，影响器件的性能。

在本公开的另一个实施例中，如图9所示，形成晶体管结构T，晶体管结构T包括沟道区12、字线WL、源区11和漏区13，包括：

对第一基底10执行图案化工艺，以在第一基底10上形成凸出于第一基底10的鳍部(图未标识)；

对鳍部(图未标识)执行掺杂工艺，以在鳍部(图未标识)的中间区域上形成沟道区12；

在沟道区12上形成字线WL，字线WL环绕部分沟道区；

在鳍部(图未标识)位于沟道区12两侧的位置处分别形成源区11和漏区13。

在实际操作中，字线WL可以横跨多个鳍部(图未标识)的沟道区12，字线WL位于沟道区12的顶部和两个侧壁上。

这里，图9所示的晶体管结构T可以为鳍式场效应晶体管。

在该实施例中，字线环绕部分沟道区，即字线环绕沟道区的顶部和两个侧壁，与上一实施例中字线仅位于沟道区上方的结构关系相比，该实施例增强了字线对沟道区的控制能力，可有效避免因沟道尺寸变短对器件性能的不利影响。

在本公开的又一个实施例中，如图10所示，形成晶体管结构T，晶体管结构T包括沟道区12、字线WL、源区11和漏区13，包括：

对第一基底10执行图案化工艺，以在第一基底10上形成多个分立的有源柱(图未标识)；

对有源柱(图未标识)执行第一掺杂工艺，以在有源柱(图未标识)的下部形成源区11；

对有源柱(图未标识)执行第二掺杂工艺，以在有源柱(图未标识)的中间区域形成沟道区12；

形成字线WL，字线WL环绕沟道区12，且字线WL的下表面与源区11的上表面齐平，字线WL的上表面与沟道区12的上表面齐平；

在沟道区12上形成漏区13；其中，沿有源柱(图未标识)延伸的方向上，源区11和漏区13分别设置于所述沟道区12的两侧。

这里，图10所示的晶体管结构T可以为垂直型环绕式栅极晶体管。

在该实施例中，字线环绕整个沟道区，与其他实施例中，字线和沟道区的结构关系相比，该实施例进一步增强了字线对沟道区的控制能力，可进一步避免因沟道尺寸变短对器件性能的不利影响。

在本公开的另一些实施例中，如图5和图15所示，形成所述第一半导体结构S1，还包括：

在所述第一基底10上形成子字线驱动器31、感测放大电路32和开关控制电路33；其中，所述子字线驱动器31沿第一方向设置于所述动态随机存储阵列A的至少一侧且与所述字线WL电连接；所述感测放大器32沿第二方向设置于所述动态随机存储阵列A的至少一侧且与所述位线BL电连接；所述开关控制电路33设置于所述动态随机存储阵列A的外侧，且位于所述子字线驱动器31和所述感测放大电路32之间，所述第一方向和所述第二方向相交且平行于所述第一基底10的表面。

这里，开关控制电路可以对感测放大电路的信号进行控制，包括但不限于对偏移消除信号(OC信号)的控制和/或对隔离信号(ISO信号)的控制等。

在该实施例中，动态随机存储阵列、子字线驱动器、感测放大电路和开关控制电路均形成在第一半导体结构上，当上述结构之间需要电连接时，由于各结构均位于同一半导体结构上，可有效的减少布线时的难度和复杂度。

接着，执行步骤S102，如图16至图18所示，形成第二半导体结构S2，所述第二半导体结构S2至少包括外围电路P。

在本公开的另一些实施例中，如图4和图19所示，形成所述第二半导体结构S2，还包括：提供第二基底20；

在所述第二基底20上形成外围电路P、子字线驱动器31、感测放大电路32和开关控制电路33；其中，所述子字线驱动器31沿第一方向设置于所述外围电路P的至少一侧且与所述字线WL电连接；所述感测放大电路32沿第二方向设置于所述外围电路P的至少一侧且与所述位线BL电连接；所述开关控制电路33设置于所述外围电路P的外侧，且位于所述子字线驱动器31和所述感测放大电路32之间，所述第一方向和所述第二方向相交且平行于所述第二基底20的表面。

这里，开关控制电路可以对感测放大电路的信号进行控制，包括但不限于对偏移消除信号(OC信号)的控制和/或对隔离信号(ISO信号)的控制等。

在一些实施例中，第一基底和第二基底的材料可以相同，也可以不同，在此不做具体限制。

在该实施例中，外围电路、子字线驱动器、感测放大电路和开关控制电路均形成在第二半导体结构上，且子字线驱动器和感测放大电路形成在半导体结构上的位置与上一实施例相比更加灵活，不受动态随机存储阵列布局的限制。另外，与上一实施例相比，该实施例中，将子字线驱动器、感测放大电路和开关控制电路形成在第二半导体结构的方式能有效减少第一基底的平面尺寸，有利于成本的降低。

接下来，执行步骤S103，如图4和图5所示，将所述第一半导体结构S1和所述第二半导体结构S2键合连接。

在一些实施例中，第一半导体结构和第二半导体结构可以基于硅通孔(TSV)结构进行连接。在另一些实施例中，第一半导体结构和第二半导体结构也可以采用混合键合方式来进行键合连接等。可以理解的，还可以采用其他合适的方式来将第一半导体结构和第二半导体结构进行键合连接。

在本公开的一个实施例中，可以先在一个晶圆上形成具有多个第一半导体结构的第一晶圆，及在另一晶圆上形成具有多个第二半导体结构的第二晶圆，然后将第一晶圆和第二晶圆进行先键合，再分割的方式来形成存储器结构。随后，对形成的结构进行电特性拣选测试来挑选出性能良好的存储器结构。

在本公开的另一个实施例中，也可以采用其他的方式来形成存储器结构，比如，形成具有多个第一半导体结构的第一晶圆并将第一晶圆分割成多个包括第一半导体结构的第一芯片，并用类似的方式得到多个包括第二半导体结构的第二芯片，之后先对第一芯片和第二芯片进行电特性拣选测试来挑选出性能良好的第一芯片和第二芯片，然后，再将第一芯片和第二芯片进行键合以形成存储器结构。

在该实施例中，对包含第一半导体结构和第二半导体结构的芯片，先分别进行检测后再键合形成存储器的方式，可有效提高最终形成的存储器的良率，降低生产成本。

在本公开的又一实施例中，也可以采用芯片加晶圆的方式来实现第一半导体结构和第二半导体结构的键合，比如，采用包含有第一半导体结构的芯片和包含有第二半导体结构的晶圆进行键合后分割的方式形成存储器结构，或者采用采用包含有第二半导体结构的芯片和包含有第一半导体结构的晶圆进行键合后分割的方式形成存储器结构。

在本公开实施例中，可以将第二半导体结构形成有器件层(外围电路和/或子字线驱动器、感测放大电路和开关控制电路)的一侧与第一半导体结构进行键合。可以理解的，也可以将第二半导体结构形成有器件层(外围电路和/或子字线驱动器、感测放大电路和开关控制电路)一侧的相对侧与第一半导体结构进行键合。

最后，执行步骤S104，如图27至图32所示，在所述晶体管结构T远离所述第二半导体结构S2的一侧形成电容结构15。

在一些实施例中，图20至图22所示，在形成所述电容结构15之前，所述方法还包括：

对所述第一基底10远离所述第二半导体结构S2的一侧执行减薄工艺。

可以理解的，可以将第一半导体结构和第二半导体结构进行倒置后，再执行减薄工艺。为方便说明，后续方法的进行均在第一半导体结构和第二半导体结构倒置后的状态下执行。另外，由于执行减薄工艺，使得第二基底的厚度可以大于第一基底的厚度。

在一些实施例中，如图23至图26所示，所述字线WL埋设于所述第一基底10中，所述源区11和所述漏区13位于所述字线WL的两侧；或者，所述字线WL环绕部分所述沟道区12且所述源区11和所述漏区13位于所述第一基底10靠近所述第二半导体结构S1的一侧表面上；

在所述第一基底10执行减薄工艺之后，所述方法还包括：

从所述第一基底10被减薄的一侧向内刻蚀所述第一基底10，以形成暴露出所述源区11的第一开口H1；

在所述第一开口H1内填充导电材料，以形成节点接触插塞14。

这里，节点接触插塞的材料可以与字线、位线的材料相同，也可以不同。在一些实施例中，节点接触插塞、字线、位线的材料可以包括但不限于金属、金属硅化物、多晶硅、其他导电材料等中的一种或其组合。

在该实施例中，如图27和图28所示，所述方法还包括：

在所述第一基底10被减薄的一侧上形成第二介质层L2；

刻蚀所述第二介质层L2，以在所述第二介质层L2内形成暴露所述节点接触插塞14的第二开口H2，所述第二开口H2用于容纳所述电容结构15。

这里，第二介质层的材料可以与第一介质层的材料相同，也可以不同，具体可根据实际情况灵活确定，在此不做过多限定。在一些实施例中，第一介质层、第二介质层的材料包括但不限于氧化物、氮化物、氮氧化物等。

在另一些实施例中，如图29所示，所述字线WL环绕所述沟道区12，沿所述第二半导体结构S2指向所述第一半导体结构S1的方向，所述源区11和所述漏区13分别设置于所述沟道区12两侧；

在所述第一基底10执行减薄工艺之后；所述方法还包括：

在所述第一基底10被减薄的一侧上形成第二介质层L2；

刻蚀所述第二介质层L2，以在所述第二介质层L2内形成暴露所述源区11的第二开口H2，所述第二开口H2用于容纳所述电容结构15。

这里，所述电容结构15通过所述晶体管结构T的源区11耦接所述位线BL，且所述电容结构15位于所述晶体管结构T远离所述位线BL的一侧

在一些实施例中，如图30至图32所示，形成电容结构15，包括：

在第二开口H2内形成下电极层(图未示出)，下电极层(图未示出)覆盖第二开口H2的侧壁和底部；

在下电极层(图未示出)上形成绝缘层(图未示出)；

在绝缘层上(图未示出)形成上电极层(图未示出)。

与传统结构中，将位线和电容结构设置在晶体管结构同一侧的方式相比，本公开实施例中将位线和电容结构分别设置在晶体管结构两侧的做法，可有效避免存储器结构在使用时位线和电容结构之间的相互干扰。

另外，本公开实施例中，包含动态随机存储阵列的第一半导体结构和包含外围电路的第二半导体结构之间呈纵向分布的方式。与动态随机存储阵列和外围电路平铺设置在一个平面上的方式相比，本公开实施例提供的存储器结构可有效减小存储器结构的平面尺寸，提高存储器的阵列效率。

需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (18)

1.一种存储器，其特征在于，包括：

第一半导体结构，所述第一半导体结构至少包括动态随机存储阵列；

第二半导体结构，所述第二半导体结构至少包括外围电路；

所述动态随机存储阵列包括晶体管结构和电容结构，所述电容结构位于所述晶体管结构远离所述第二半导体结构的一侧。

2.根据权利要求1所述的存储器，其特征在于，所述动态随机存储阵列还包括位线，所述电容结构通过所述晶体管结构耦接所述位线，其中所述电容结构位于所述晶体管结构远离所述位线的一侧。

3.根据权利要求2所述的存储器，其特征在于，所述动态随机存储阵列还包括第一基底，所述晶体管结构位于所述第一基底上且所述晶体管结构包括字线和位于所述字线两侧的源区及漏区。

4.根据权利要求3所述的存储器，其特征在于，所述字线埋设于所述第一基底内。

5.根据权利要求2所述的存储器，其特征在于，所述动态随机存储阵列还包括第一基底；所述晶体管结构还包括沟道区、字线、源区及漏区，所述字线环绕至少部分所述沟道区，所述位线与所述晶体管结构的所述漏区耦接。

6.根据权利要求5所述的存储器，其特征在于，所述字线环绕部分所述沟道区，所述源区和所述漏区位于所述第一基底靠近所述第二半导体结构的一侧表面上。

7.根据权利要求5所述的存储器，其特征在于，所述字线环绕所述沟道区，沿所述第二半导体结构指向所述第一半导体结构的方向，所述源区和所述漏区分别设置于所述沟道区两侧。

8.根据权利要求3所述的存储器，其特征在于，所述第一半导体结构还包括位于所述第一基底和所述位线之间的第一介质层，所述第一介质层内设置有通孔，所述位线通过所述通孔与所述晶体管结构的所述漏区连接。

9.根据权利要求3或5所述的存储器，其特征在于，所述第一半导体结构还包括子字线驱动器、感测放大电路和开关控制电路，所述子字线驱动器、所述感测放大电路和所述开关控制电路位于所述第一基底上；其中，所述子字线驱动器沿第一方向设置于所述动态随机存储阵列的至少一侧且与所述字线电连接；所述感测放大器沿第二方向设置于所述动态随机存储阵列的至少一侧且与所述位线电连接；所述开关控制电路设置于所述动态随机存储阵列的外侧，且位于所述子字线驱动器和所述感测放大电路之间，所述第一方向和所述第二方向相交且平行于所述第一基底的表面。

10.根据权利要求3或5所述的存储器，其特征在于，所述第二半导体结构还包括第二基底、子字线驱动器、感测放大电路和开关控制电路，所述外围电路、所述子字线驱动器、所述感测放大电路和所述开关控制电路均位于所述第二基底上；其中，所述子字线驱动器沿第一方向设置于所述外围电路的至少一侧且与所述字线电连接；所述感测放大电路沿第二方向设置于所述外围电路的至少一侧且与所述位线电连接；所述开关控制电路设置于所述外围电路的外侧，且位于所述子字线驱动器和所述感测放大电路之间，所述第一方向和所述第二方向相交且平行于所述第二基底的表面。

11.一种存储器的制备方法，其特征在于，包括：

形成第一半导体结构，所述第一半导体结构至少包括动态随机存储阵列，所述动态随机存储阵列至少包括晶体管结构；

形成第二半导体结构，所述第二半导体结构至少包括外围电路；

将所述第一半导体结构和所述第二半导体结构键合连接；

在所述晶体管结构远离所述第二半导体结构的一侧形成电容结构。

12.根据权利要求11所述的方法，其特征在于，形成所述第一半导体结构，包括：

提供第一基底；

在所述第一基底上形成所述动态随机存储阵列，包括：

在所述第一基底上形成所述晶体管结构，所述晶体管结构包括沟道区、字线、源区和漏区；

在所述晶体管结构上形成位线，所述位线与所述漏区耦接；

其中，所述电容结构通过所述晶体管结构耦接所述位线，且所述电容结构位于所述晶体管结构远离所述位线的一侧。

13.根据权利要求12所述的方法，其特征在于，在形成所述电容结构之前，所述方法还包括：

对所述第一基底远离所述第二半导体结构的一侧执行减薄工艺。

14.根据权利要求13所述的方法，其特征在于，所述字线埋设于所述第一基底中，所述源区和所述漏区位于所述字线的两侧；或者，所述字线环绕部分所述沟道区且所述源区和所述漏区位于所述第一基底靠近所述第二半导体结构的一侧表面上；

在所述第一基底执行减薄工艺之后，所述方法还包括：

从所述第一基底被减薄的一侧向内刻蚀所述第一基底，以形成暴露出所述源区的第一开口；

在所述第一开口内填充导电材料，以形成节点接触插塞。

15.根据权利要求14所述的方法，其特征在于，所述方法还包括：

在所述第一基底被减薄的一侧上形成第二介质层；

刻蚀所述第二介质层，以在所述第二介质层内形成暴露所述节点接触插塞的第二开口，所述第二开口用于容纳所述电容结构。

16.根据权利要求13所述的方法，其特征在于，所述字线环绕所述沟道区，沿所述第二半导体结构指向所述第一半导体结构的方向，所述源区和所述漏区分别设置于所述沟道区两侧；

在所述第一基底执行减薄工艺之后；所述方法还包括：

在所述第一基底被减薄的一侧上形成第二介质层；

刻蚀所述第二介质层，以在所述第二介质层内形成暴露所述源区的第二开口，所述第二开口用于容纳所述电容结构。

17.根据权利要求12所述的方法，其特征在于，形成所述第一半导体结构，还包括：

在所述第一基底上形成子字线驱动器、感测放大电路和开关控制电路；其中，所述子字线驱动器沿第一方向设置于所述动态随机存储阵列的至少一侧且与所述字线电连接；所述感测放大器沿第二方向设置于所述动态随机存储阵列的至少一侧且与所述位线电连接；所述开关控制电路设置于所述动态随机存储阵列的外侧，且位于所述子字线驱动器和所述感测放大电路之间，所述第一方向和所述第二方向相交且平行于所述第一基底的表面。

18.根据权利要求12所述的方法，其特征在于，形成所述第二半导体结构，还包括：提供第二基底；

在所述第二基底上形成所述外围电路、子字线驱动器、感测放大电路和开关控制电路；其中，所述子字线驱动器沿第一方向设置于所述外围电路的至少一侧且与所述字线电连接；所述感测放大电路沿第二方向设置于所述外围电路的至少一侧且与所述位线电连接；所述开关控制电路设置于所述外围电路的外侧，且位于所述子字线驱动器和所述感测放大电路之间，所述第一方向和所述第二方向相交且平行于所述第二基底的表面。

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