CN116507123B - 一种半导体器件及其制造方法、电子设备 - Google Patents
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Abstract
一种半导体器件及其制造方法、电子设备，涉及但不限于存储技术领域，半导体器件的制造方法包括：在第一硅基底上形成第一金属硅化物薄膜；在第二硅基底上形成第二金属硅化物薄膜；采用倒装芯片键合的方式，将所述第一硅基底的所述第一金属硅化物薄膜与所述第二硅基底的所述第二金属硅化物薄膜键合，使所述第一金属硅化物薄膜和所述第二金属硅化物薄膜形成金属硅化物层；通过刻蚀工艺，将所述金属硅化物层刻蚀形成线状的位线；使第一硅基底形成所述半导体柱；解决位线断路以及位线与半导体柱接触不良等问题，并保证半导体柱高度的均一性。
Description
技术领域
本公开实施例涉及但不限于存储技术领域，具体涉及一种半导体器件及其制造方法、电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点，随着技术的发展，DRAM存储器的应用日益广泛。
在含有垂直沟道晶体管(Vertical Channel Transistor，VCT）的半导体器件（例如DRAM）制备过程中，由于位线需要埋在沟道下面，需要采用原子层沉积、蚀刻、高温退火等工艺才能制备，并且其材料在制备时，需要先在基底挖槽，然后在槽内沉积材料，其制备工艺较复杂，且形成的位线易出现断路的现象，严重影响了半导体器件的性能。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开实施例提供了一种半导体器件的制造方法，所述半导体器件的制造方法包括：
在第一硅基底上形成第一金属硅化物薄膜；
在第二硅基底上形成第二金属硅化物薄膜；
采用倒装芯片键合的方式，将所述第一硅基底的所述第一金属硅化物薄膜与所述第二硅基底的所述第二金属硅化物薄膜键合，使所述第一金属硅化物薄膜和所述第二金属硅化物薄膜形成金属硅化物层；
通过刻蚀工艺，将所述金属硅化物层刻蚀形成线状的所述位线；
使所述第一硅基底形成所述半导体柱。
在示例性实施例中，在所述第一硅基底上形成第一金属硅化物薄膜，包括：
在所述第一硅基底上沉积第一金属薄膜；
通过退火工艺，在所述第一硅基底上形成第一金属硅化物薄膜；
通过化学机械研磨工艺，对所述第一金属硅化物薄膜的表面进行平坦化处理。
在示例性实施例中，所述第一金属薄膜包括过渡金属和过渡金属合金中的至少一种。
在示例性实施例中，在所述第二硅基底上形成第二金属硅化物薄膜，包括：
在所述第二硅基底上沉积第二金属薄膜；
通过退火工艺，在所述第二硅基底上形成第二金属硅化物薄膜；
通过化学机械研磨工艺，对所述第二金属硅化物薄膜的表面进行平坦化处理。
在示例性实施例中，所述第二金属薄膜包括过渡金属和过渡金属合金中的至少一种。
在示例性实施例中，所述第一金属硅化物薄膜和所述第二金属硅化物薄膜的材料相同。
在示例性实施例中，将所述金属硅化物层刻蚀形成线状的所述位线，包括：
通过刻蚀工艺，使所述第一硅基底和所述金属硅化物层中形成沟槽，使所述金属硅化物层被刻蚀形成多个线状的所述位线，相邻位线之间设置有所述沟槽，所述沟槽由所述第一硅基底远离所述第二硅基底一侧的表面延伸至所述第二硅基底。
在示例性实施例中，使所述第一硅基底形成所述半导体柱之后，还包括：
采用刻蚀工艺，使所述半导体柱的侧壁暴露；
采用原子沉积工艺，在所述半导体柱的侧壁上形成栅极绝缘层；
采用原子沉积工艺，在所述栅极绝缘层上形成栅电极，所述栅电极与所述栅极绝缘层环绕所述半导体柱的侧壁设置。
第二方面，本公开实施例还提供了一种半导体器件，包括设置在基底上的存储单元，所述存储单元包括设置在所述基底上的位线，设置在所述位线远离所述基底一侧的半导体柱，所述半导体柱包括沿着远离所述基底方向依次设置的第一电极、沟道以及第二电极，所述第一电极与所述位线电连接；所述位线包括第一金属硅化物层和第二金属硅化物层，所述第一金属硅化物层和所述第二金属硅化物层为键合连接。
在示例性实施例中，所述第一金属硅化物层和所述第二金属硅化物层的材料相同，且连接成一体。
在示例性实施例中，所述位线为线状，所述位线包括位于靠近所述基底一侧的底面和位于远离所述基底一侧的顶面，所述底面和所述顶面均在所述位线的延伸方向上为平整的表面。
在示例性实施例中，所述存储单元还包括栅极绝缘层和栅电极，所述栅电极与所述栅极绝缘层环绕所述半导体柱的沟道的侧壁设置。
第三方面，本公开实施例还提供了一种电子设备，包括前述的半导体器件。
本申请实施例半导体器件的制造方法通过采用倒装芯片（Flip chip）键合的方式，使两个硅基底上的金属硅化物薄膜键合，形成金属硅化物层，随后，再通过刻蚀工艺，使金属硅化物层形成位线，使位线具有均匀紧密的内部结构，解决位线断路以及位线与半导体柱接触不良等问题，并保证硅基底形成的多个半导体柱高度的均一性。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例半导体器件的平面结构示意图；
图2为本申请实施例半导体器件的剖面结构示意图一；
图3为本申请实施例半导体器件的剖面结构示意图二；
图4a为本申请实施例半导体器件的制造过程中形成第一掺杂层和第二掺杂层后的示意图；
图4b为本申请实施例半导体器件的制造过程中形成金属硅化物层后的示意图；
图4c为本申请实施例半导体器件的制造过程中金属硅化物层与基底键合后的示意图；
图5a为本申请实施例半导体器件的制造过程中形成半导体柱后在第二方向上的剖面示意图；
图5b为本申请实施例半导体器件的制造过程中形成半导体柱后在第一方向上的剖面示意图；
图6为本申请实施例半导体器件的制造过程中形成第二绝缘薄膜后在第二方向上的剖面示意图；
图7a为本申请实施例半导体器件的制造过程中形成第三绝缘薄膜后在第二方向上的剖面示意图；
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图8a为本申请实施例半导体器件的制造过程中将第二电极暴露后在第二方向上的剖面示意图；
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图9a为本申请实施例半导体器件的制造过程中形成第二阻挡层后在第二方向上的剖面示意图；
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图10a为本申请实施例半导体器件的制造过程中将沟道暴露后在第二方向上的剖面示意图；
图10b为本申请实施例半导体器件的制造过程中将沟道暴露后在第一方向上的剖面示意图；
图11a为本申请实施例半导体器件的制造过程中形成栅极绝缘层后在第二方向上的剖面示意图；
图11b为本申请实施例半导体器件的制造过程中形成栅极绝缘层后在第一方向上的剖面示意图；
图12a为本申请实施例半导体器件的制造过程中形成栅电极后在第二方向上的剖面示意图；
图12b为本申请实施例半导体器件的制造过程中形成栅电极后在第一方向上的剖面示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极（也称为漏电极端子、漏区域或漏电极）与源电极（也称为源电极端子、源区域或源电极）之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，下面提及的第一电极可以为漏电极、第二电极可以为源电极，或者第一电极可以为源电极、第二电极可以为漏电极。实际应用中，第一电极和第二电极哪一个为源电极，哪一个为漏电极与电流的流向有关，一般的，电流从源电极流向漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况，比如实物连接关系，或信号连接关系。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，下述的平行或垂直是在误差范围内的大约平行和大约垂直。“平行”是指两个直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两个直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
本申请实施例提供了一种半导体器件的制造方法，所述半导体器件的制造方法包括：
在第一硅基底上形成第一金属硅化物薄膜；
在第二硅基底上形成第二金属硅化物薄膜；
采用倒装芯片键合的方式，将所述第一硅基底的所述第一金属硅化物薄膜与所述第二硅基底的所述第二金属硅化物薄膜键合，使所述第一金属硅化物薄膜和所述第二金属硅化物薄膜形成金属硅化物层；
通过刻蚀工艺，将所述金属硅化物层刻蚀形成线状的所述位线；
使所述第一硅基底形成所述半导体柱。
在示例性实施例中，在所述第一硅基底上形成第一金属硅化物薄膜，包括：
在所述第一硅基底上沉积第一金属薄膜；
通过退火工艺，在所述第一硅基底上形成第一金属硅化物薄膜；
通过化学机械研磨工艺，对所述第一金属硅化物薄膜的表面进行平坦化处理。
在示例性实施例中，所述第一金属薄膜包括过渡金属和过渡金属合金中的至少一种。
在示例性实施例中，在所述第二硅基底上形成第二金属硅化物薄膜，包括：
在所述第二硅基底上沉积第二金属薄膜；
通过退火工艺，在所述第二硅基底上形成第二金属硅化物薄膜；
通过化学机械研磨工艺，对所述第二金属硅化物薄膜的表面进行平坦化处理。
在示例性实施例中，所述第二金属薄膜包括过渡金属和过渡金属合金中的至少一种。
在示例性实施例中，所述第一金属硅化物薄膜和所述第二金属硅化物薄膜的材料相同。
下面通过一些示例对本实施例的方案进行举例说明。
图1为本申请实施例半导体器件的平面结构示意图。在示例性实施例中，如图1所示，本申请实施例半导体器件包括设置在基底上的多个互相间隔的存储单元11。存储单元11包括设置在基底上沿着第一方向D1延伸的字线12、沿着第二方向D2延伸的位线13、沿着垂直于基底方向延伸的半导体柱14以及环绕半导体柱14的沟道且互相绝缘的栅电极，栅电极与字线12电连接。
在示例性实施例中，如图1所示，多个互相间隔的存储单元11沿着第一方向D1间隔排列形成存储单元行，一个字线12与一个存储单元行中的所有存储单元11的栅电极电连接，一个存储单元行中的所有存储单元11可以共用一个字线12。
在示例性实施例中，如图1所示，多个互相间隔的存储单元11沿着第二方向D2间隔排列形成存储单元列，一个位线13与一个存储单元列中的所有存储单元11的半导体柱14电连接，一个存储单元列中的所有存储单元11可以共用一个位线13。
在示例性实施例中，位线13的材料可以采用金属硅化物。例如，钛硅化合物、钴硅化合物、铂镍硅化合物。
本申请实施例半导体器件中位线13采用金属硅化物，可以与半导体柱14的电极形成欧姆接触，降低位线13的接触电阻，解决位线与半导体柱14的电极接触不良的问题。
在示例性实施例中，所述金属硅化物包括过渡金属离子。示例的，所述过渡金属离子包括钛离子、钴离子、铂离子和镍离子中的至少一种。
在示例性实施例中，半导体柱14在基底的正投影可以采用多种形状，例如，圆形、椭圆形、矩形、菱形、三角形、五边形、六边形等规则或不规则形状。
本申请实施例半导体器件可以为垂直沟道晶体管（vertical channeltransistor）。本申请实施例半导体器件可以作为动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)中的读取晶体管和/或写入晶体管，能够降低存储器的面积，提高存储密度。
在一些实施例中，本申请实施例半导体器件还可以为其他将位线埋到沟道靠近基底一侧的存储结构，本申请实施例在此不再赘述。
图2为本申请实施例半导体器件的剖面结构示意图一，图3为本申请实施例半导体器件的剖面结构示意图二。其中，图2可以为图1中a-a’方向的剖面示意图；图3可以为图1中c-c’方向的剖面示意图。在示例性实施例中，如图2和图3所示，在垂直于基底的方向上，存储单元11包括设置在第二硅基底101上的位线13，设置在位线13远离所述第二硅基底101一侧的半导体柱50。半导体柱50包括沿着远离所述基底方向依次设置的第一电极51、沟道52和第二电极53，沟道52位于第一电极51和第二电极53之间，第一电极51和第二电极53均与沟道52电连接，第一电极51位于沟道52靠近第二硅基底101一侧，且第一电极51与所述位线13电连接；第二电极53位于沟道52远离第二硅基底101一侧。
在示例性实施例中，所述位线13包括第一金属硅化物层和第二金属硅化物层，第二金属硅化物层位于第一金属硅化物层靠近第二硅基底101一侧。第一金属硅化物层和第二金属硅化物层为键合连接。
在示例性实施例中，所述第一金属硅化物层和所述第二金属硅化物层的材料可以相同，且连接成一体。
在示例性实施例中，所述第一金属硅化物层和所述第二金属硅化物层可以采用不同的材料。
在示例性实施例中，所述位线13为线状，所述位线13包括位于靠近所述第二硅基底101一侧的底面和位于远离所述第二硅基底101一侧的顶面，所述底面和所述顶面均在所述位线13的延伸方向上为平整的表面。
本申请实施例半导体器件的位线，先通过在第一硅基底上形成第一金属硅化物薄膜，在第二硅基底上形成第二金属硅化物薄膜，随后，通过倒装芯片（Flip chip）的键合方式，使第一金属硅化物薄膜和第二金属硅化物薄膜键合，形成金属硅化物层，最后，使所述金属硅化物层形成所述位线，使位线转移至半导体柱的底部与第二硅基底表面之间，从而使位线13的顶面和底面平坦，内部均匀紧密，保证了位线13的电学性能。
在示例性实施例中，如图2和图3所示，存储单元11还包括栅电极30，栅电极30环绕设置在沟道52的外侧，所述栅电极30在所述沟道52的侧壁上延伸形成沿着垂直于所述第二硅基底101方向延伸的环形的导电层。栅电极30与沟道52之间设置有栅极绝缘层31，栅极绝缘层31将栅电极30与沟道52隔开，使栅电极30与沟道52绝缘。
在示例性实施例中，栅极绝缘层31可以选择宽带隙和高介电常数的材料，或者适宜制作极小尺寸器件的材料，例如二氧化铪。栅极绝缘层31可以采用单层介质材料，例如，氧化物或氮化物；或者，栅极绝缘层31可以采用多层介质材料，例如，氧化物和氮化物的组合。
在示例性实施例中，如图2和图3所示，栅电极30均与第一电极51、第二电极53和位线13相互绝缘。
在示例性实施例中，如图2和图3所示，栅电极30与沟道52相对设置，栅电极30没有覆盖第一电极51和第二电极53。栅电极30可以环绕部分或全部沟道52，形成环栅结构。示例的，栅电极30可以为环状，栅电极30环绕沟道52的四周。
在示例性实施例中，栅电极30材料可以采用金属。示例的，栅电极30材料可以采用锡和钨等导电金属。
本申请实施例晶体管的环栅结构，栅控强, 能够增加沟道区的面积, 可以提升保持时间。并且，环栅结构能够降低半导体器件的面积。
在示例性实施例中，如图2和图3所示，半导体器件还包括第一隔离层81，第一隔离层81设置在半导体柱50远离基底一侧，与半导体柱50的第二电极53接触。第一隔离层81在基底上的正投影覆盖半导体柱50在基底上的正投影，第一隔离层81用于将半导体柱50的第二电极53的表面隔离，避免在形成栅电极30的过程中，对半导体柱50造成影响。其中，第一隔离层81的材料可以采用无机材料，示例的，第一隔离层81的材料可以采用二氧化硅。
在示例性实施例中，如图2和图3所示，半导体器件还包括第二隔离层82，第二隔离层82环绕半导体柱50的第二电极53的侧壁设置，第二隔离层82用于将半导体柱50的第二电极53的侧壁隔离，避免在形成栅电极30的过程中，对半导体柱50造成影响。其中，第二隔离层82的材料可以采用无机材料，示例的，第二隔离层82的材料可以采用二氧化硅。
在示例性实施例中，如图2所示，在第二方向D2上，相邻存储单元的半导体柱50之间设置有第一沟槽61，第一沟槽61沿着第一方向D1延伸。在垂直于第二硅基底101的方向上，第一沟槽61延伸至位线13，第一沟槽61的底壁为位线13远离基底一侧的表面。其中，第一方向D1与第二方向D2交叉，示例的，第一方向D1与第二方向D2垂直。
在示例性实施例中，如图2所示，半导体器件还包括第一绝缘层21和第二绝缘层22，第一绝缘层21和第二绝缘层22均设置在第一沟槽61中，在第二方向D2上，第一绝缘层21位于相邻存储单元11的栅电极30之间，将相邻存储单元11的栅电极30隔离，使相邻存储单元11的栅电极30和第二电极53互相绝缘。在垂直于基底的方向上，第二绝缘层22位于一个存储单元11的栅电极30与该存储单元11的位线13之间，将栅电极30与位线13隔离，使栅电极30与位线13互相绝缘。其中，第一绝缘层21和第二绝缘层22的材料可以采用无机材料。
在示例性实施例中，如图2所示，半导体器件还包括第三绝缘层23，第三绝缘层23设置在第一绝缘层21远离基底一侧，第三绝缘层23位于相邻存储单元11上的第一隔离层81之间。其中，第三绝缘层23的材料可以采用无机材料。
在示例性实施例中，如图3所示，在第一方向D1上，相邻存储单元的半导体柱50之间设置有第二沟槽62，第二沟槽62沿着第二方向D2延伸。在垂直于第二硅基底101的方向上，第二沟槽62延伸至第二硅基底101，第二沟槽62的底壁为第二硅基底101的表面。栅电极30和栅极绝缘层31设置在第二沟槽62中。
在示例性实施例中，第二沟槽62用于形成位线13；第一沟槽61与第二沟槽62用于形成半导体柱50。
在示例性实施例中，如图3所示，第二绝缘层22位于第二沟槽62中。在第一方向D1上，第二绝缘层22位于相邻存储单元11的位线13之间，将相邻存储单元11的位线13隔离，使相邻存储单元11的位线13和第一电极51互相绝缘。在垂直于基底的方向上，第二绝缘层22位于栅电极30与第二硅基底101之间。
在示例性实施例中，如图3所示，第三绝缘层23靠近基底一侧的部分位于第二沟槽62中，设置在栅电极30远离基底一侧。第三绝缘层23远离基底一侧的部分位于第二沟槽62的上方，且设置在相邻存储单元11上的第一隔离层81之间。
在示例性实施例中，如图2和图3所示，半导体器件还包括覆盖层90，覆盖层90位于半导体柱50以及第三绝缘层23远离基底一侧，覆盖层90可以覆盖一个或多个半导体柱50，用于保护半导体柱50。
下面通过本实施例半导体器件的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
在一示例性实施例中，所述半导体器件包括设置在基底上的存储单元，所述存储单元包括沿着远离所述基底方向依次设置的位线以及半导体柱，所述半导体柱包括沿着远离所述基底方向依次设置的第一电极、沟道以及第二电极，所述第一电极与所述位线电连接。
在一示例性实施例中，所述半导体器件的制造过程可以包括：
S101）提供第一硅基底71，通过离子注入工艺，向第一硅基底71不同深度的位置进行P型掺杂（掺杂B）和N型掺杂（掺杂P）；随后，热处理进行晶格修复，第一硅基底71中P型掺杂区域形成第一掺杂层72，N型掺杂区域形成第二掺杂层73，第二掺杂层73与第一掺杂层72互相连接，如图4a所示。其中，第一硅基底71用于后续形成半导体柱，第一掺杂层72用于后续形成沟道，第二掺杂层73用于后续形成第一电极。
S102）在上述第一硅基底71的第二掺杂层73上形成第一金属硅化物薄膜77，如图4b所示。其中，第一金属硅化物薄膜77用于后续形成位线。
在一示例性实施例中，形成第一金属硅化物薄膜77包括：
在所述第一硅基底上沉积第一金属薄膜；
通过退火工艺，在所述第一硅基底上形成第一金属硅化物薄膜；
通过化学机械研磨工艺，对所述第一金属硅化物薄膜的表面进行平坦化处理。
其中，所述第一金属薄膜包括过渡金属和过渡金属合金中的至少一种。示例的，所述过渡金属包括钛和钴中的至少一种，所述过渡金属合金包括铂镍合金。
S103）提供第二硅基底101。在第二硅基底101上形成第二金属硅化物薄膜。其中，第二硅基底101用于后续作为基底，第二金属硅化物薄膜用于后续形成位线。
在一示例性实施例中，在第二硅基底101上形成第二金属硅化物薄膜包括：
在所述第二硅基底101上沉积第二金属薄膜；
通过退火工艺，在所述第二硅基底上形成第二金属硅化物薄膜；
通过化学机械研磨工艺，对所述第二金属硅化物薄膜的表面进行平坦化处理。
其中，所述第二金属薄膜包括过渡金属和过渡金属合金中的至少一种。示例的，所述过渡金属包括钛和钴中的至少一种，所述过渡金属合金包括铂镍合金。
在一示例性实施例中，所述第一金属硅化物薄膜和所述第二金属硅化物薄膜的材料相同。示例的，所述第一金属硅化物薄膜和所述第二金属硅化物薄膜均采用钛硅化合物。
随后，采用倒装芯片键合的方式，将所述第一硅基底71的所述第一金属硅化物薄与所述第二硅基底101的所述第二金属硅化物薄膜键合；使所述第一金属硅化物薄膜和所述第二金属硅化物薄膜形成金属硅化物层78，使所述第二硅基底101作为基底。
随后，对第一硅基底71远离第一掺杂层72一侧的部分进行N型掺杂（掺杂P），使第一硅基底71中N型掺杂区域形成第三掺杂层74，如图4c所示。第三掺杂层74用于后续形成第二电极。
S104）形成半导体柱。形成半导体柱包括：在具有前述图案的基底上，通过刻蚀工艺，对第一硅基底71的第一掺杂层72、第二掺杂层73、第三掺杂层74以及金属硅化物层78进行刻蚀。在第一掺杂层72、第二掺杂层73、第三掺杂层74和金属硅化物层78中形成第二沟槽62，使金属硅化物层78被刻蚀形成多个线状的位线13；每个位线13均沿着第二方向D2延伸，多个位线13沿着第一方向D1间隔排布，相邻位线13之间设置有第二沟槽62；第二沟槽62沿着第二方向D2延伸，第二沟槽62延伸至第二硅基底101，第二沟槽62的底壁为第二硅基底101的表面；
随后，在第二沟槽62中填充第一绝缘薄膜91，第一绝缘薄膜91一部分将第二沟槽62填满，第一绝缘薄膜91一部分位于半导体柱50远离第二硅基底101一侧的表面上；
随后，在第一掺杂层72、第二掺杂层73和第三掺杂层74中形成第一沟槽61，第一沟槽61沿着第一方向D1延伸，第一沟槽61延伸至位线13，第一沟槽61的底壁为位线13远离基底一侧的表面；第一沟槽61和第二沟槽62使第一硅基底71形成半导体柱50。具体地，第一沟槽61和第二沟槽62使第三掺杂层74形成第二电极53，使第一掺杂层72形成沟道52，使第二掺杂层73形成第一电极51。其中，第二电极53、沟道52和第一电极51形成半导体柱50，如图5a和图5b所示。
S105）在具有前述图案的基底上，采用原子沉积工艺，在第一沟槽61的侧壁上形成第二绝缘薄膜92，如图6所示。
S106）在具有前述图案的基底上，采用化学沉积工艺，在半导体柱50远离第二硅基底101一侧形成第三绝缘薄膜93，第三绝缘薄膜93的一部分填充第一沟槽61，第三绝缘薄膜93的一部分覆盖一个或多个半导体柱50上的第一绝缘薄膜91，以及第二沟槽62中的第一绝缘薄膜91，如图7a和图7b所示。
S107）在具有前述图案的基底上，采用研磨工艺，将第三绝缘薄膜93远离第二硅基底101一侧的部分以及半导体柱50上的第一绝缘薄膜91去除，使半导体柱50的第二电极53的表面暴露；随后，采用刻蚀工艺，将部分第二绝缘薄膜92以及第二沟槽62的部分第一绝缘薄膜91刻蚀去除，使半导体柱50的第二电极53的侧壁暴露；使保留的第三绝缘薄膜93形成第一绝缘层21，如图8a和图8b所示。
S108）在具有前述图案的基底上，采用原子沉积工艺，在暴露的第二电极53的侧壁上形成第二隔离层82，第二隔离层82环绕第二电极53的侧壁设置，如图9a和图9b所示。
S109）在具有前述图案的基底上，采用刻蚀工艺，将部分第二绝缘薄膜92以及部分第一绝缘薄膜91去除，形成环绕沟道52侧壁的腔体110，腔体110使半导体柱50的沟道52的侧壁暴露，使保留的第一绝缘薄膜91和保留的第二绝缘薄膜92形成第二绝缘层22，如图10a和图10b所示。
图11a为本申请实施例半导体器件的制造过程中形成栅极绝缘层后在第二方向上的剖面示意图；图11b为本申请实施例半导体器件的制造过程中形成栅极绝缘层后在第一方向上的剖面示意图；
S110）在具有前述图案的基底上，采用原子沉积工艺，在暴露的沟道52侧壁形成栅极绝缘层31，栅极绝缘层31环绕沟道52的侧壁设置；在半导体柱50的第二电极53远离第二硅基底101一侧的表面上形成第一隔离层81；如图11a和图11b所示。
S111）在具有前述图案的基底上，采用原子沉积工艺，栅极绝缘层31上形成栅电极30，栅电极30隔着栅极绝缘层31环绕沟道52的侧壁设置，如图12a和图12b所示。
S112）在具有前述图案的基底上，在第一绝缘层21远离基底一侧以及在栅电极30远离基底一侧形成第三绝缘层23；随后，在半导体柱50上的第一隔离层81远离基底一侧以及第三绝缘层23远离基底一侧形成覆盖层90，如图2和图3所示。
本申请半导体器件的制造方法具有良好的工艺兼容性，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本申请实施例半导体器件的制造方法通过采用倒装芯片（Flip chip）键合的方式，使两个硅基底上的金属硅化物薄膜键合，形成金属硅化物层，随后，再通过刻蚀工艺，使金属硅化物层形成位线，使位线具有均匀紧密的内部结构，解决位线断路以及位线与半导体柱接触不良等问题，并保证硅基底形成的多个半导体柱高度的均一性。
本申请实施例还提供了一种电子设备，包括前面任一所述的半导体器件。本申请实施例对上述电子设备的具体形式不做特殊限制。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。
本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。
Claims (13)
1.一种半导体器件的制造方法，其特征在于，所述半导体器件的制造方法包括：
在第一硅基底上形成第一金属硅化物薄膜；
在第二硅基底上形成第二金属硅化物薄膜；
采用倒装芯片键合的方式，将所述第一硅基底的所述第一金属硅化物薄膜与所述第二硅基底的所述第二金属硅化物薄膜键合，使所述第一金属硅化物薄膜和所述第二金属硅化物薄膜形成金属硅化物层；
通过刻蚀工艺，将所述金属硅化物层刻蚀形成线状的位线；
使所述第一硅基底形成半导体柱。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述第一硅基底上形成第一金属硅化物薄膜，包括：
在所述第一硅基底上沉积第一金属薄膜；
通过退火工艺，在所述第一硅基底上形成第一金属硅化物薄膜；
通过化学机械研磨工艺，对所述第一金属硅化物薄膜的表面进行平坦化处理。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述第一金属薄膜包括过渡金属和过渡金属合金中的至少一种。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述第二硅基底上形成第二金属硅化物薄膜，包括：
在所述第二硅基底上沉积第二金属薄膜；
通过退火工艺，在所述第二硅基底上形成第二金属硅化物薄膜；
通过化学机械研磨工艺，对所述第二金属硅化物薄膜的表面进行平坦化处理。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述第二金属薄膜包括过渡金属和过渡金属合金中的至少一种。
6.根据权利要求1至5任一所述的半导体器件的制造方法，其特征在于，所述第一金属硅化物薄膜和所述第二金属硅化物薄膜的材料相同。
7.根据权利要求1至5任一所述的半导体器件的制造方法，其特征在于，将所述金属硅化物层刻蚀形成线状的所述位线，包括：
通过刻蚀工艺，使所述第一硅基底和所述金属硅化物层中形成沟槽，使所述金属硅化物层被刻蚀形成多个线状的所述位线，相邻位线之间设置有所述沟槽，所述沟槽由所述第一硅基底远离所述第二硅基底一侧的表面延伸至所述第二硅基底。
8.根据权利要求1至5任一所述的半导体器件的制造方法，其特征在于，使所述第一硅基底形成所述半导体柱之后，还包括：
采用刻蚀工艺，使所述半导体柱的侧壁暴露；
采用原子沉积工艺，在所述半导体柱的侧壁上形成栅极绝缘层；
采用原子沉积工艺，在所述栅极绝缘层上形成栅电极，所述栅电极与所述栅极绝缘层环绕所述半导体柱的侧壁设置。
9.一种半导体器件，其特征在于，包括设置在基底上的存储单元，所述存储单元包括设置在所述基底上的位线，设置在所述位线远离所述基底一侧的半导体柱，所述半导体柱包括沿着远离所述基底方向依次设置的第一电极、沟道以及第二电极，所述第一电极与所述位线电连接；所述位线包括第一金属硅化物层和第二金属硅化物层，所述第一金属硅化物层和所述第二金属硅化物层为键合连接。
10.根据权利要求9所述的半导体器件，其特征在于，所述第一金属硅化物层和所述第二金属硅化物层的材料相同，且连接成一体。
11.根据权利要求9所述的半导体器件，其特征在于，所述位线为线状，所述位线包括位于靠近所述基底一侧的底面和位于远离所述基底一侧的顶面，所述底面和所述顶面均在所述位线的延伸方向上为平整的表面。
12.根据权利要求9所述的半导体器件，其特征在于，所述存储单元还包括栅极绝缘层和栅电极，所述栅电极与所述栅极绝缘层环绕所述半导体柱的沟道的侧壁设置。
13.一种电子设备，其特征在于，包括权利要求9至12任一所述的半导体器件。
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| CN116507123A (zh) | 2023-07-28 |
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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