TWI762227B - 具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的三維記憶體元件及其形成方法 - Google Patents

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Abstract

一種3D記憶體元件，包括記憶堆疊結構、半導體層、支撐結構、間隔體結構和接觸結構。該記憶堆疊結構包括交替的導電層和介電材料層並且在平面圖中包括階梯區。該半導體層與該記憶堆疊結構接觸。支撐結構與記憶堆疊結構的階梯區重疊並且與半導體層共平面。該支撐結構包括除了該半導體層的材料之外的材料。該間隔體結構處於該記憶堆疊結構外並且與該支撐結構和該半導體層共平面。該接觸結構垂直延伸並且被該間隔體結構包圍

Description

具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的 三維記憶體元件及其形成方法
本發明內容涉及半導體技術領域。更具體地，本發明內容涉及三維(3D)記憶體元件以及其製造方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知的平面半導體製程和製造技術變得具有挑戰性且成本昂貴，而且已接近平面式記憶體元件的存儲密度上限。
三維(three-dimensional,3D)記憶體元件架構可以解決在平面式記憶體元件密度限制。3D記憶體元件架構包括存儲單元陣列和用於控制傳送和接收來自存儲單元陣列的信號的外圍元件。
本發明公開了一種3D記憶體元件及其製作方法的一些實施例。
根據本發明一實施例提供的一種3D記憶體元件，包括記憶堆疊結構、半導體層、支撐結構、間隔體結構和接觸結構。該記憶堆疊結構包括交替的導電層和介電材料層並且在平面圖中包括階梯區。該半導體層與該記憶堆疊結構接觸。支撐結構與記憶堆疊結構的階梯區重疊並且與半導體層共平面。該支撐結構包括除了該半導體層的材料之外的材料。該間隔體結構處於該記憶堆疊結構外並且與該支撐結構和該半導體層共平面。該接觸結構垂直延伸並且被該間隔體結構包圍。
根據本發明另一實施例提供的一種3D記憶體元件，包括記憶堆疊結構、半導體層、支撐結構、間隔體結構、通道結構和接觸結構。該記憶堆疊結構包括交替的導電層和介電材料層並且在平面圖中包括階梯區。半導體層與該記憶堆疊結構接觸。支撐結構與記憶堆疊結構的階梯區重疊並且與半導體層共平面。該支撐結構包括除了該半導體層的材料之外的材料。該間隔體結構處於該記憶堆疊結構外並且與該支撐結構和該半導體層共平面。該通道結構處於記憶堆疊結構的核心陣列區內並且進入該半導體層。該通道結構包括半導體通道，並且該半導體通道的下部與該半導體層接觸。該接觸結構垂直延伸並且被該間隔體結構包圍。
根據本發明又另一實施例提供的一種形成3D記憶體元件的方法，包括以下步驟。在基底上形成包括犧牲層的半導體層。在半導體層內同時形成支撐結構和間隔體結構。該支撐結構和間隔體結構與該半導體層共平面。形成與 該半導體層接觸的包括階梯區的介電材料堆疊體。該階梯區與該支撐結構重疊。形成垂直延伸並且被該間隔體結構包圍的接觸結構。
100:3D記憶體元件
102:絕緣層
103:塊狀存儲區
104:基底結構
105:切口
106:記憶堆疊結構
107:指狀存儲區
108:半導體層
110:導體層
112:介電材料層
114:字元線接觸
116:接觸結構
118:絕緣結構
120:間隔體結構
124:停止層
126:源極接觸結構
130:縫隙結構
160:支撐結構
200:3D記憶體元件
206:指狀存儲區
216:接觸結構
220:間隔體結構
260:支撐結構
300:3D記憶體元件
360:支撐結構
412:通道結構
414:存儲膜
416:半導體通道
418:帽蓋層
420:通道插塞
422:絕緣間隔體
426:間隔體芯
502:絕緣層
504:基底結構
506:記憶堆疊結構
508:導體層
510:導體層
512:介電材料層
514:字元線接觸
515:孔
516:接觸結構
518:絕緣結構
520:間隔體結構
524:停止層
560:溝槽結構
600:方法
602:步驟
604:步驟
606:步驟
608:步驟
610:步驟
702:絕緣層
704:基底結構
706:記憶堆疊結構
708:半導體層
710:導體層
712:介電材料層
714:字元線接觸
715:孔
716:接觸結構
718:絕緣結構
720:間隔體結構
724:停止層
760:支撐結構
800:方法
802:步驟
804:步驟
806:步驟
808:步驟
810:步驟
108-1:半導體子層
108I:絕緣部分
108P:支撐部分
108S:犧牲部分
116-1:第一接觸部分
116-2:第二接觸部分
130-1:縫隙結構
160-1:子支撐結構
216-1:第一接觸部分
216-2:第二接觸部分
220-1:阱結構
260-1:子支撐結構
260-2:阱結構
330-1:縫隙結構
508-1:半導體子層
516-1:第一接觸部分
516-2:第二接觸部分
520-1:溝槽結構
560-1:溝槽結構
708-1:半導體子層
716-1:第一接觸部分
716-2:第二接觸部分
720-1:孔
760-1:孔
A-A':切線
B-B':切線
X:方向
Y:方向
Z:方向
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人員能夠實現和使用本發明內容。
圖1A至圖1C示出了根據本發明的各種實施例的具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的示例性3D記憶體元件。
圖2A至圖2C示出了根據本發明的各種實施例的具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的另一示例性3D記憶體元件。
圖3A至圖3C示出了根據本發明的各種實施例的具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的另一示例性3D記憶體元件。
圖4示出了根據本發明的各種實施例的示例性3D記憶體元件的部分區域。
圖5A至圖5H示出了根據本發明的一些實施例的用於形成3D記憶體元件的示例性製作方法步驟示意圖。
圖6示出了根據本發明的一些實施例用於形成3D記憶體元件的方法的流程圖。
圖7A至圖7H示出了根據本發明的一些實施例的用於形成3D記憶體元件的示例性製作方法步驟示意圖。
圖8示出了根據本發明的一些實施例用於形成3D記憶體元件的方法的流程圖。
將參考附圖描述本發明內容的實施例。
接下來文中實施例的具體配置和設置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和設置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本發明所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在...上」、「在...之上」和「在...上方」的含義應以最寬廣的方式來解釋，使得「在...上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在...之上」或「在...上方」並不限於「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本發明使用例如「在...之下」、「在...下方」、「下」、「在...之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以對應地解釋本發明使用的空間相關描述詞。
如本發明所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底包括「頂」表面和「底」表面。基底的頂表面通常是形成半導體元件的位置。因此，除非文中另外說明，否則半導體元件通常是形成在基底的頂側。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可置換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本發明所使用的，術語「層」是指包括具有厚度的區域的材料部分。層具有「頂側」和「底側」，其中，層的底側相對靠近基底，而頂側則是相 對遠離基底。層可以在整個下方或上方結構之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括多個層。舉例來說，互連層可以包括一個或多個導電和接觸層(其中形成有接觸、互連線和/或垂直互連插塞(VIA))以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本發明所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如本發明所使用的，術語「三維(3D)記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本發明中稱為「記憶單元串」或「記憶體串」，例如NAND記憶體串)的半導體元件，使得記憶單元串相對於基底在垂直方向上延伸。如在本發明使用的，術語「垂直的」或「垂直地」意指標稱上垂直於基底的橫向表面的取向。
在一些3D NAND記憶體元件中，可通過選擇性地生長半導體插塞， 以包圍通道結構的側壁，例如被稱為側壁選擇性磊晶生長(SEG)的方法。與形成於通道結構下端的另一種類型的半導體插塞(例如，底部SEG)相比，側壁SEG的形成避免了對處於通道孔的底表面處的存儲膜和半導體通道的蝕刻(又稱為“SONO”穿孔)，由此增大了製程餘裕，尤其是在採用先進技術製作3D NAND記憶體元件時，例如，製作具有96級或更多級之多層3D NAND。
壁SEG往往是通過用側壁SEG代替在基底和存儲結構之間的犧牲層而形成的，其涉及通過縫隙開口進行的多個沉積和蝕刻製程。然而，由於犧牲層是跨越記憶堆疊結構的核心陣列區和階梯區兩者進行延伸的連續層，因而在製作側壁SEG時，去除該犧牲層以及存儲膜的部分(具有氧化矽和氮化矽)以露出半導體通道可能導致在階梯區內缺乏對記憶堆疊結構的支撐，從而引起記憶堆疊結構坍塌。
此外，可以將側壁SEG與背面製程相結合，從而從基底的背面形成源極接觸結構，以避免在正面源極接觸結構與字元線之間的洩漏電流和寄生電容，從而改善了有效元件面積。還可以在這些3D NAND記憶體元件中使用背面製程形成例如穿矽接觸(TSC)之類的外圍接觸，這些接觸形成於外圍區域內並且促進存儲單元與外圍電路之間的電接觸。然而，外圍接觸的製作過程由於3D NAND記憶體元件的層級數的增多而面臨著挑戰。例如，可能發生由高度摻雜多晶矽與外圍接觸的底部之間的電接觸導致的短路。
根據本發明的各種實施例提供了具有用於階梯區的支撐結構和用於外圍接觸的間隔體結構的3D記憶體元件。在本發明中，用與階梯區重疊的支撐結構代替半導體層(例如，多晶矽層)之具有犧牲層的部分。如本文所使用的， 3D記憶體元件的一個部件(層或結構)與另一部件(層或結構)「重疊」是指該部件與該另一部件在垂直方向內對齊(例如，一個部件處於另一部件「以下」或「以上」)。在去除犧牲層以形成側壁SEG時，階梯區內的支撐結構可以為記憶堆疊結構提供支撐，由此避免坍塌並且提高產品良率。而且，通過用記憶堆疊結構外的(例如，處於外圍區域內的)間隔體結構代替半導體層的部分，該間隔體結構能夠包圍外圍接觸，並且使外圍接觸與半導體層絕緣，由此避免短路。
支撐結構可以具有各種設計，只要與該半導體層接觸的該支撐結構的至少部分包括除了犧牲層的材料以外的材料，從而在去除犧牲層時停止向階梯區內的蝕刻即可。間隔體結構也可以具有各種設計，只要包圍外圍接觸的該間隔體結構的至少部分包括能夠使外圍接觸與該半導體層絕緣的介電材料材料即可。
在一些實施例中，為了提高產品良率，支撐結構和間隔體結構可以包括相同種類的介電材料材料，例如氧化矽和/或四乙氧基矽烷(TEOS)，並且可以同時形成。例如，支撐結構和間隔體結構可以是通過同一蝕刻製程和隨後的同一沉積過程形成的。該蝕刻製程和沉積過程可以單獨執行，或者可以合併到當前過程流當中，而無需額外的製作步驟。例如，可以在形成該接觸結構之前，在用於形成該半導體元件中的另一結構的任何適當蝕刻/圖案化過程當中執行該蝕刻製程，並且該沉積過程可以是在形成該接觸結構之前用於形成該半導體元件中的另一結構的任何適當沉積過程。在一些實施例中，該蝕刻製程是使用零遮罩執行的，其用於在將任何結構形成到基底結構(例如，包括犧牲層的半導體層)上之前圖案化出基底內的結構。在一些實施例中，該蝕刻製程是圖案化出基底結構上的結構(例如，記憶堆疊結構內的底部選擇閘切口結構)的 同一圖案化過程。在一些實施例中，該沉積過程可以是形成該記憶堆疊結構所處的絕緣結構的同一沉積過程。因而能夠簡化製作過程。
圖1A示出了根據本發明的一些實施例的具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的示例性3D記憶體元件100的剖面的側視圖。圖1B示出了根據一些實施例的圖1A中所示的3D記憶體元件100的沿A-A’切線的剖面圖。圖1C示出了根據一些實施例的圖1B中所示的3D記憶體元件100的沿B-B’切線的剖面圖。為了便於舉例說明，下文請同時參考圖1A、圖1B和圖1C。
如圖1A中所示，3D記憶體元件100包括基底結構104、處於基底結構之上的絕緣結構118以及在絕緣結構118和基底結構104內延伸的接觸結構116。3D記憶體元件100還可以包括基底(圖未示)，基底結構104位於該基底上。在一些實施例中，3D記憶體元件100包括處於基底結構104之上並且處於絕緣結構118內的記憶堆疊結構106。3D記憶體元件100可以包括處於絕緣結構118內的字元線接觸114，其與記憶堆疊結構106接觸並且導電連接。在一些實施例中，3D記憶體元件100包括與基底結構104接觸並且導電連接的源極接觸結構126(如圖4中所示，並且下文將對其詳細描述)。在一些實施例中，接觸結構116位於3D記憶體元件100的外圍區域內。記憶堆疊結構106可以位於3D記憶體元件100的核心陣列區和/或階梯區內。作為示例，在本發明中，3D記憶體元件由3D NAND記憶體元件表示，並且將接觸結構(例如，116)描述為3D NAND記憶體元件中的外圍接觸。在一些實施例中，接觸結構116對外圍電路和處於3D記憶體元件100的基底結構104的相反面上的接觸焊墊(未示出)進行電連接，使得外圍電路可以通過接觸焊墊電連接至外圍電路。在一些實施例中，接觸結構116電連接至外圍電路和處於3D記憶體元件100的基底結構104的相反面上的源極接觸結構126，從而使外圍 電路可以電連接至源極接觸結構126，以控制3D NAND記憶體元件的源極的操作。應當理解，還可以利用形成這些接觸結構的結構和製作方法形成任何其他適當結構/器件中的接觸結構。
3D記憶體元件100的基底可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣上覆矽(SOI)、絕緣上覆鍺(GOI)或者任何其他適當材料。在一些實施例中，基底是薄化的基底(例如，半導體層)，其是通過研磨、蝕刻、化學機械研磨(CMP)或其任意組合而薄化的。在一些實施例中，基底被去除並且不包含在3D記憶體元件100內。應當指出，在本發明的附圖中包含x方向、y方向和z方向是為了進一步例示半導體元件中的部件的空間關係。作為示例，3D記憶體元件100的基底包括兩個沿x方向和y方向(即，橫向方向)橫向延伸的橫向表面(例如，上表面和下表面)。z方向表示垂直於x-y平面(即，由x方向和y方向形成的平面)的方向。如文中所使用的，當基底在z方向內處於半導體元件的最低平面內時，3D記憶體元件(例如，3D記憶體元件100)的一個部件(例如，層或器件)是處於另一部件(例如，層或器件)「上」、「上方」還是「下方」是沿z方向(即，垂直方向)相對於該半導體元件的基底決定的。上述用於描述空間關係的相同概念可適用於本發明各處之內容。
在一些實施例中，3D記憶體元件100是非單片式3D NAND記憶體元件的部分，其中，各部件單獨形成在不同基底上，之後按照面對面方式、面對背方式或者背對背方式接合。可以將外圍器件(未示出)，例如用於促進3D記憶體元件100的操作的任何適當數位、模擬和/或混合信號外圍電路形成到不同於其上設有圖1A中所示之部件的存儲陣列基底的單獨的外圍器件基底上。應當理解，可以將存儲陣列基底從3D記憶體元件100去除，並且外圍器件基底可以變成3D記 憶體元件100的基底。應當進一步理解，依據外圍器件基底和存儲陣列器件基底的鍵合方式，存儲陣列器件(例如，圖1A中所示)可以處於原始位置上，或者可以在3D記憶體元件100中上下翻轉。為了便於參考，圖1A示出了3D記憶體元件100的一種狀態，其中，存儲陣列器件處於原始位置上(即，未上下翻轉)。然而，應當理解，在一些示例中，在3D記憶體元件100中可以使圖1A中所示的存儲陣列器件上下翻轉，並且可以相應地改變它們的相對位置。在本發明中將通篇採用相同的概念來描述空間關係。
如圖1A中所示，基底結構104可以包括絕緣層102和處於絕緣層102上的半導體層108(例如，多晶矽層)。可選地，基底結構104可以包括處於絕緣層102和半導體層108之間的停止層124。絕緣層102可以包括一個或多個層間介電材料(ILD)層(又稱為金屬間介電材料(IMD)層)，互連線和VIA接觸可以形成於所述ILD層內。絕緣層102中的ILD層可以包括介電材料材料，所述介電材料材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電材料或其任何組合。在一些實施例中，絕緣層102包括氧化矽。停止層124(如果存在)可以直接設置在絕緣層102上。停止層124可以是單層結構或者多層結構。在一些實施例中，停止層124是單層結構並且包括高介電常數(high-k)介電材料層。在一些實施例中，停止層124是雙層結構，並且包括處於第二停止層上的第一停止層。第一停止層可以包括氮化矽，並且第二停止層可以包括high-k介電材料。舉例來說，high-k介電材料層可以包括(例如)氧化鋁、氧化鉿、氧化鋯或者氧化鈦。在一個示例中，停止層124可以包括氧化鋁。如下文詳細所述，由於停止層124的功能在於停止對通道孔、支撐結構開口和間隔體結構開口的蝕刻，因而應當理解，停止層124可以包括相對於在其上的層中的材料具有相對較高的蝕刻選擇性(例如，大於大約5)的任何適當材料。在一些實施例中，除了提供蝕刻停 止層的作用之外，停止層124還提供背面基底減薄停止層的作用。
半導體層108可以直接設置在停止層124上。在一些實施例中，將焊墊氧化物層(例如，氧化矽層)設置到停止層124和半導體層108之間，以鬆弛半導體層108和停止層124(例如，氧化鋁層)之間的應力。根據一些實施例，半導體層108包括N型摻雜多晶矽層。也就是說，N型摻雜半導體層108可以摻有任何適當的N型摻雜劑，例如磷(P)、砷(Ar)或銻(Sb)，它們貢獻自由電子並且提高本徵半導體的導電性。半導體層108可以包括處於半導體層108的頂表面和下表面之間的半導體子層108-1(例如，多晶矽子層)。例如，半導體子層108-1可以是通過代替初始半導體層(例如，具有處於頂表面和下表面之間的犧牲層，並且後來形成了半導體層108)的犧牲子層的至少一部分而形成的，並且可以導電連接至3D NAND存儲串的半導體通道以及3D記憶體元件100的源極接觸結構。如下文詳細所述，由於擴散製程的原因，半導體層108可以在垂直方向內具有適當的均勻摻雜濃度分佈概況。應當理解，由於半導體層108的半導體子層108-1可以具有與半導體層108的其餘部分相同的多晶矽材料，並且摻雜濃度在擴散之後在半導體層108內可以是均勻的，因而在3D記憶體元件100中半導體子層108-1可以是與半導體層108的其餘部分不可區分的。然而，半導體子層108-1是指半導體層108的在通道結構的下部與半導體通道接觸而非與存儲膜接觸的部分。
儘管圖1A示出了半導體層108如上文所述處於停止層124以上，但是應當理解在一些示例中停止層124可以處於半導體層108以上，因為圖1A中所示的存儲陣列器件可以上下翻轉，因而在3D記憶體元件100中它們的相對位置可以相應地改變。儘管在本發明中，將半導體層108描述為用於促進3D記憶體元件100的源極接觸與記憶堆疊結構106之間的電耦合的導電層，但是在各種實施例中， 也可以在記憶堆疊結構106和絕緣層102之間形成任何其他適當導電材料，以執行與半導體層108類似/相同的功能。
記憶堆疊結構106可以在半導體層108之上包括多個交替的導體層110和介電材料層112。記憶堆疊結構106中的導體層110和介電材料層112可以在垂直方向內交替。換言之，除了處於記憶堆疊結構106的頂部或底部的層之外，每一導體層110可以在兩側與兩個介電材料層112相鄰，並且每一介電材料層112可以在兩側與兩個導體層110相鄰。導體層110可以包括導電材料，所述導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。每一導體層110可以包括被黏合層和閘極介電材料層所包圍的閘電極(閘極線)。導體層110的閘電極可以作為字元線橫向延伸，其結束於記憶堆疊結構106的一個或多個階梯結構處。介電材料層112可以包括介電材料材料，所述介電材料材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。記憶堆疊結構106可以具有階梯結構，其包括多個梯級，例如，這些梯級沿x方向和y方向橫向延伸。每一梯級包括一對或多對導體層110和介電材料層112(被稱為導體/介電材料層對)。在絕緣結構118內延伸的字元線接觸114可以與相應梯級的頂部導體層110接觸並導電連接，如圖1A中所示。字元線接觸114可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。絕緣結構118可以包括介電材料材料，所述介電材料材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在一些實施例中，3D記憶體元件100是3D NAND記憶體元件，並且包括被形成於記憶堆疊結構106的核心陣列區內的多個存儲單元。存儲單元可以是由記憶堆疊結構106中的3D NAND存儲串(例如，通道結構)與導體層110的相 交處形成的。圖4示出了記憶堆疊結構106中的通道結構的剖面圖。
如圖4中所示，通道結構412垂直地延伸穿過記憶堆疊結構106的核心陣列區以及半導體層108，從而停止在停止層124(如果設有停止層124)處。也就是說，通道結構412可以包括兩個部分：被半導體層108包圍的下部(即，處於在半導體層108和記憶堆疊結構106之間的界面以下)和被記憶堆疊結構106包圍的上部(即，處於在半導體層108和記憶堆疊結構106之間的界面以上)。如本文所使用的，當基底處於3D記憶體元件100的最低平面內時，部件(例如，通道結構412)的「上部/上端」是在z方向上離基底更遠的部分/末端，部件(例如，通道結構412)的「下部/下端」是在z方向上離基底更近的部分/末端。在一些實施例中，由於通道孔的蝕刻被停止層124停止，因而每一通道結構412不超出停止層124延伸。例如，通道結構412的下端可以與停止層124的上表面標稱平齊。
通道結構412可以包括以半導體材料(例如，作為半導體通道416)和介電材料材料(例如，作為存儲膜414)填充的通道孔。在一些實施例中，半導體通道416包括矽，例如非晶矽、多晶矽或單晶矽。在示例中，半導體通道416包括多晶矽。在一些實施例中，存儲膜414是複合層，包括隧道層、存儲層(又稱為電荷捕獲層)和阻擋層。通道孔的其餘空間可以部分地或者全部以包括介電材料材料(例如，氧化矽)和/或空氣隙的帽蓋層填充。通道結構412可以具有柱形形狀(例如圓柱形形狀)。帽蓋層418、半導體通道416以及存儲膜414的隧道層、存儲層和阻擋層按此順序沿從柱的中間向柱的外表面徑向佈置。隧道層可以包括氧化矽、氮氧化矽或其任何組合。存儲層可以包括氮化矽、氮氧化矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、high-k介電材料或其任何組合。在一個示例中，存儲膜414可以包括氧化矽/氮氧化矽/氧化矽(ONO)複合層。 在一些實施例中，通道結構412進一步包括處於通道結構412的上部的頂部的通道插塞420。通道插塞420可以包括半導體材料(例如，多晶矽)。在一些實施例中，通道插塞420提供NAND存儲串的汲極的作用。
如圖4中所示，根據一些實施例，半導體通道416的沿通道結構412的側壁的部分(例如，處於通道結構412的下部)與半導體子層108-1接觸。也就是說，根據一些實施例，存儲膜414在通道結構412的與半導體層108的半導體子層108-1毗連的下部當中斷開，從而露出半導體通道416，使之與外圍半導體子層108-1接觸。因此，包圍並且接觸半導體通道416的半導體子層108-1可以提供通道結構412的「側壁SEG」的作用。在一些實施例中，源極接觸結構126與半導體層108接觸，並且通過半導體層108電連接至半導體通道416。
如圖4所示，在一些實施例中，3D記憶體元件100進一步包括絕緣間隔體422，其垂直地延伸穿過記憶堆疊結構106的交替的導體層110和介電材料層112。在一些實施例中，根據一些實施例，絕緣間隔體422延伸到半導體層108內，並且停止在半導體子層108-1處。在一些實施例中，絕緣間隔體422的下端與半導體子層108-1的上表面標稱平齊。每一絕緣間隔體422還可以橫向延伸，從而將各通道結構412劃分到多個區塊當中。與一些3D NAND記憶體元件中的縫隙結構不同，根據一些實施例，絕緣間隔體422不在其內包含任何接觸(即，不提供源極接觸的作用)。在一些實施例中，每一絕緣間隔體422包括填充有一種或多種介電材料材料的開口(例如，縫隙)，所述介電材料材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，每一絕緣間隔體422可以被填充有作為間隔體芯426的氧化矽以及與閘極介電材料層連接的high-k介電材料。
源極接觸結構126可以從半導體層108相對於停止層124(如果有的話)的反面(即，背面)垂直地穿過絕緣層102和停止層124延伸到與半導體層108接觸。應當理解源極接觸結構126向半導體層108內延伸的深度在不同示例中可以存在變化。源極接觸結構126可以將3D記憶體元件100的通道結構的源極通過半導體層108從存儲陣列基底(已去除)的背面電連接至外圍器件，因而在本文中還可以被稱為「背面源極拾取」。源極接觸結構126可以包括任何適當類型的接觸。在一些實施例中，源極接觸結構126包括VIA接觸。在一些實施例中，源極接觸結構126包括橫向延伸的壁狀接觸。源極接觸結構126可以包括一個或多個導電層，例如金屬層(例如，鎢(W)、鈷(Co)、銅(Cu)或鋁(Al))或者被黏合劑層(例如，氮化鈦(TiN))包圍的矽化物層。
重回到圖1A，接觸結構116可以在絕緣結構118和基底結構104內延伸，並且可以導電連接至用於存儲單元的操作的任何外圍電路。在一些實施例中，接觸結構116穿過半導體層108和絕緣層102延伸。接觸結構116可以包括在絕緣結構118和半導體層108內延伸的第一接觸部分116-1以及在絕緣層102和停止層124(如果設有停止層124)內延伸的第二接觸結構116-2。第一接觸部分116-1和第二接觸部分116-2可以在接觸界面處相互接觸和導電連接。3D記憶體元件100還可以包括位於半導體層108內的間隔體結構120，其包圍第一接觸部分116-1，使得第一接觸部分116-1與半導體層108絕緣。
在一些實施例中，第二接觸部分116-2的橫向剖面積大於或等於第一接觸部分116-1的橫向剖面積，使得第一接觸部分116-1完全與第二接觸部分116-2重疊。第一接觸部分116-1和第二接觸部分116-2的橫向剖面可以每者具有任何適當形狀，例如橢圓形、方形、矩形和圓形形狀。例如，第一接觸部分116-1和第 二接觸部分116-2的橫向剖面可以分別為標稱圓形和標稱方形。第二接觸部分116-2的上表面可以充分平直，例如，與絕緣層102(或者停止層124，如果有的話)的上表面標稱平齊/共平面。在第一接觸部分116-1和第二接觸部分116-2之間的接觸界面可以與絕緣層102(或者停止層124，如果有的話)的上表面共平面(或者至少標稱共平面)。也就是說，第一接觸部分116-1的下表面和第二接觸部分116-2的上表面可以均與絕緣層102(或者停止層124，如果有的話)的上表面共平面(或者至少標稱共平面)。在一些實施例中，第一接觸部分116-1和第二接觸部分116-2可以均由鎢、鈷、銅或鋁以及/或者矽化物構成。
間隔體結構120可以處於半導體層108內，包圍/圍繞第一接觸部分116-1，使得第一接觸部分116-1(或接觸結構116)與半導體層108絕緣。例如，與一些已知3D記憶體元件相比，可以在形成半導體層108之前，採用間隔體結構120代替初始半導體層(例如，具有位於頂表面和下表面之間的犧牲層的半導體層)的部分，使得間隔體結構120包圍接觸結構116的第一接觸部分116-1，並且使該部分與初始半導體層的處於間隔體結構120之外的部分絕緣。也就是說，初始半導體層的犧牲子層的被間隔體結構120包圍的部分可以不被半導體層108的子層108-1的部分所置換。在一些實施例中，如圖1B中所示，間隔體結構120可以具有橫向圍繞/包圍第一接觸部分116-1(或接觸結構116)的溝槽結構(例如，環形結構)。應當理解，間隔體結構120的溝槽結構可以具有任何適當形狀，例如處於平面圖內的橢圓形、方形、矩形和圓形形狀，只要間隔體結構120的橫向尺寸(例如，在x-y平面內)足夠大，從而使第一接觸部分116-1與半導體層108在所有方向內都絕緣即可。
舉例來說，間隔體結構120的溝槽結構可以呈矩形形狀，並且將半導 體層108劃分成絕緣部分108I(例如，初始半導體層的部分，該部分的犧牲子層未被置換)和犧牲部分108S。間隔體結構120的與絕緣結構118接觸的上表面可以與半導體層108的上表面共平面。間隔體結構120的下表面可以與絕緣層102(或者如果設有停止層124，則與停止層124)接觸，使得絕緣部分108I通過該溝槽結構與半導體層108的其餘部分(例如，犧牲部分108S)完全絕緣。相應地，由於第一接觸部分116-1被絕緣部分108I包圍並且與之接觸，因而儘管第一接觸部分116-1可以電連接至絕緣部分108I，第一接觸部分116-1和絕緣部分108I也通過該溝槽結構與半導體層108的其餘部分完全絕緣。因此，在接觸結構116中不需要額外的間隔體來避免第一接觸部分116-1的底部的短路，從而降低了製作接觸結構116的複雜性並且提高了產品良率。
在各種實施例中，間隔體結構120的下表面可以與半導體層108的下表面平齊或者處於該下表面以下。例如，間隔體結構120的下表面可以處於停止層124內或者絕緣層102內。在一些實施例中，間隔體結構120包括介電材料材料，例如氧化矽、氮化矽、氮氧化矽、TEOS或其組合。應當理解，如果間隔體結構120包括與絕緣結構118和/或絕緣層102相同的材料，那麼間隔體結構120的上表面和/或下表面可以是不可區分的。
請參考圖1A，3D記憶體元件100進一步包括在記憶堆疊結構106以下處於半導體層108內的支撐結構，例如支撐結構160。根據一些實施例，半導體層108和支撐結構160共平面，即在記憶堆疊結構106以下處於同一平面內。例如，與一些已知的3D記憶體元件相比，可以在形成半導體層108(例如，通過代替初始半導體層的犧牲層的至少部分)之前，利用用於記憶堆疊結構106的階梯區的支撐結構160代替初始半導體層(例如，具有處於頂表面和下表面之間的犧牲子 層的半導體層)的部分。在一些實施例中，支撐結構160至少部分地與記憶堆疊結構106的階梯區重疊。也就是說，沿x-y平面，被支撐結構160包圍的區域可以與階梯區的至少一部分重疊，從而在替換初始半導體層內的犧牲子層時為階梯區提供支撐。半導體層108可以填充支撐結構160以外的空間，例如，處於記憶堆疊結構106和絕緣層102之間(或者如果設有停止層124，則是和停止層124之間)。在一些實施例中，將半導體層108設置到在其中形成通道結構(圖4中的通道結構412)的核心陣列區的至少一部分當中。在一些實施例中，半導體層108是階梯區的部分。如圖1A和圖1B所示，支撐結構160在垂直方向(例如，垂直於x-y平面)內與階梯區對齊。
在一些實施例中，支撐結構160的與半導體層108接觸的部分包括除了半導體層108的材料以外(例如與之不同)的材料。例如，支撐結構160的該部分可以包括氧化矽和/或TEOS，其不同於半導體層108中的多晶矽。如圖1B中所示，在一些實施例中，支撐結構160包括與半導體層108接觸的溝槽結構(例如，環形結構)，從而在形成半導體層108時避免初始半導體層的部分(例如，犧牲子層的被支撐結構160包圍的部分)被置換。因此，在代替犧牲子層時，將保留犧牲子層的受到包圍/保護的部分，從而在階梯區內為記憶堆疊結構106提供支撐，使得記憶堆疊結構106更不易於坍塌。
應當理解，支撐結構160的溝槽結構可以具有任何適當形狀，例如處於平面圖中的橢圓形、方形、矩形和圓形形狀，只要支撐結構160的至少部分與記憶堆疊結構106的階梯區重疊並對齊，並且與該半導體層接觸的支撐結構160的至少部分包括犧牲層的材料以外的材料即可，從而在代替該犧牲子層時停止向階梯區內的蝕刻。
舉例來說，如圖1B和圖1C所示，支撐結構160的溝槽結構可以呈矩形形狀，從而將半導體層180劃分成支撐部分108P(例如，初始半導體層的部分，該部分的犧牲子層未被置換)和犧牲部分108S。支撐結構160的與記憶堆疊結構106接觸的上表面可以與半導體層108的上表面共平面。支撐結構160的下表面可以與絕緣層102(或者停止層124，如果有的話)接觸，使得支撐部分108P完全受到該溝槽結構保護，從而在形成半導體層108(例如，通過對初始半導體層執行犧牲子層置換)時免受蝕刻。相應地，支撐部分108P將為記憶堆疊結構106的階梯區提供支撐，從而在置換犧牲子層時避免其坍塌。
在一些實施例中，為了易於製造，間隔體結構120和支撐結構160兩者可以具有相同種類的介電材料材料，例如，舉例來講的氧化矽或TEOS。如下文將詳細描述的，間隔體結構120和支撐結構160還可以是在相同蝕刻和沉積過程中製作的。例如，可以使用零遮罩執行該蝕刻製程，其用於在置換犧牲子層以形成半導體層108之前在初始半導體層中圖案化出間隔體結構120和支撐結構160。
如圖1B的平面圖中所示，3D記憶體元件100包括通過縫隙結構130(例如，第一縫隙結構)隔開的多個塊狀存儲區103(為了便於舉例說明，僅示出了一個塊狀存儲區103)。要指出的是，在圖1B中包含x方向和y方向是為了例示基底平面內的兩個正交方向。x方向是字元線方向，y方向是位元線方向。沿y方向(例如，位元線方向)佈置的相鄰塊狀存儲區103通過沿x方向(例如，字元線方向)橫向延伸的相應縫隙結構130隔開。在每一塊狀存儲區103內，具有「H」形的切口105的縫隙結構130-1(例如，第二縫隙結構)進一步將塊狀存儲區103劃 分成多個指狀存儲區107，每一指狀存儲區包括處於核心陣列區內的通道結構(例如，圖4中所示的通道結構412)的陣列。也就是說，塊狀存儲區103之間的縫隙結構130是通過存儲平面的連續結構，其在相鄰塊狀存儲區103之間將記憶堆疊結構106切斷，而塊狀存儲區103內的指狀存儲區107之間的縫隙結構130-1則包括一個或多個「H」形的切口105，其在相鄰指狀存儲區107之間連接記憶堆疊結構106。如圖1C中所示，具有「H」形的切口105的縫隙結構130-1沿橫向穿過整個記憶堆疊結構106延伸，並在半導體層108中停止。如圖1B和圖1C中所示，通過具有「H」形的切口105的縫隙結構130-1將支撐結構160劃分成多個子支撐結構160-1，每一子支撐結構160-1對應於一個指狀存儲區106(例如，與之重疊和/或對齊)，並且因而能夠在犧牲子層置換過程中為對應指提供支撐。
圖2A示出了根據一些實施例的具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的另一示例性3D記憶體元件200的剖面的側視圖。圖2B示出了根據一些實施例的圖2A中所示的3D記憶體元件200的沿A-A’切線的剖面圖。圖2C示出了根據一些實施例的圖2B中所示的3D記憶體元件200的沿B-B’切線的剖面圖。為了便於舉例說明，下文請同時參考圖2A、圖2B和圖2C，並且為了便於描述不再重複3D記憶體元件100和200兩者當中的相同結構的細節。
如圖2A中所示，3D記憶體元件200包括接觸結構216、間隔體結構220和支撐結構260。接觸結構216可以包括相互接觸並且導電連接的第一接觸部分216-1和第二接觸部分216-2。接觸結構216可以穿過間隔體結構220延伸，因而間隔體結構220使接觸結構216與半導體層108絕緣。與間隔體結構120不同，間隔體結構220不具有將半導體層108劃分成不同部分的溝槽結構，而是可以具有填充有介電材料材料(例如，佔據被間隔體結構220包圍的整個空間)的阱結構220-1。 例如，第一接觸部分216-1(或接觸結構216)可以穿過間隔體結構220延伸並與間隔體結構220接觸(例如，與間隔體結構220的介電材料材料接觸)，從而使第一接觸部分216-1通過間隔體結構220的阱結構220-1與半導體層108絕緣。應當理解，間隔體結構220的阱結構220-1可以具有任何適當形狀，例如處於平面圖內的橢圓形、方形、矩形和圓形形狀，只要間隔體結構220的橫向尺寸(例如，在x-y平面內)足夠大，使第一接觸部分216-1與半導體層108在所有方向內都絕緣即可。還應當理解，阱結構220-1的形狀可以與接觸結構的形狀相同或不同。第一接觸部分216-1和第二接觸部分216-2以及間隔體結構220的其他特性(例如，材料、上表面和下表面等)可以分別與第一接觸部分116-1和第二接觸部分116-2以及間隔體結構120的那些特性類似或相同，這裡將不再重複對其的詳細描述。
此外，與支撐結構160不同，支撐結構260可以不具有將半導體層108劃分成不同部分的溝槽結構，而是具有填充有與半導體層108的材料不同的材料(例如，佔據支撐結構260包圍的全部空間)的阱結構260-2。例如，支撐結構260可以包括佔據支撐結構260包圍的整個空間的阱結構260-2(例如，填充有介電材料材料)。應當理解，支撐結構260的阱結構260-2可以具有任何適當形狀，例如處於平面圖中的橢圓形、方形、矩形和圓形形狀，只要阱結構260-2的至少部分與記憶堆疊結構106的階梯區重疊並對齊，並且與該半導體層接觸的支撐結構260的至少部分包括除了犧牲子層的材料以外的材料即可，從而在代替該犧牲子層時停止向階梯區內的蝕刻。與支撐結構160類似，也可以通過具有「H」形的切口105的縫隙結構130-1將支撐結構260劃分成多個子支撐結構260-1。支撐結構260的上表面和下表面的材料和位置可以分別與支撐結構160的材料和位置類似或相同，此處不再重複對其的詳細描述。
儘管在3D記憶體元件100中，間隔體結構120和支撐結構160兩者都具有溝槽結構，並且在3D記憶體元件200中，間隔體結構220和支撐結構260兩者都具有阱結構，但是應當理解，所述溝槽結構和阱結構是可互換的。也就是說，在一些實施例中，3D記憶體元件100可以具有帶溝槽結構的間隔體結構和帶阱結構的支撐結構。在一些其他實施例中，3D記憶體元件200可以具有帶阱結構的間隔體結構以及帶溝槽結構的支撐結構。
圖3A示出了根據一些實施例的具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的另一示例性3D記憶體元件300的剖面的側視圖。圖3B示出了根據一些實施例的圖3B中所示的3D記憶體元件300的沿A-A’切線的剖面圖。圖3C示出了根據一些實施例的圖3B中所示的3D記憶體元件300的沿B-B’切線的剖面圖。為了便於舉例說明，對圖3A、圖3B和圖3C一起描述，並且為了便於描述不再重複3D記憶體元件100、200和300當中的相同結構的細節。
3D記憶體元件300具有與記憶堆疊結構106的階梯區重疊並且對齊的支撐結構360。如圖3C中所示，3D記憶體元件300具有延伸到支撐結構360內的帶有「H」形的切口105的縫隙結構330-1(例如，第二縫隙結構)。
與支撐結構160和260不同，不是使多個子支撐結構160-1和260-1通過帶「H」形的切口105的縫隙結構130-1受到劃分，而是每一塊狀存儲區103內的支撐結構360可以不被帶「H」形的切口105的縫隙結構330-1劃分並且可以沿y方向連續延伸。換言之，如圖3C中所示，一個塊狀存儲區103對應於一個連續支撐結構360(例如，與之重疊和/或對齊)。與3D記憶體元件100和200不同，帶「H」形的切口105的縫隙結構330-1不延伸到半導體層108內，而是延伸到支撐結構360 內。支撐結構360的上表面和下表面的材料和位置可以分別與支撐結構360的那些材料和位置類似或相同，此處不再重複對其的詳細描述。
儘管如圖3A、圖3B和圖3C中所示，在3D記憶體元件300中，間隔體結構220包括阱結構，但是應當理解間隔體結構220可以具有其他適當實施例，例如，與圖1A、圖1B和圖1C中所示的間隔體結構120類似或相同的溝槽結構。
圖5A至圖5H示出了根據本發明的一些實施例的用於形成3D記憶體元件的製作方法步驟示意圖。圖6示出了根據本發明的一些實施例用於形成3D記憶體元件的方法600的流程圖。圖5A至圖5H和圖6中所示的3D記憶體元件的示例包括圖1A至圖1C和圖3A至圖3C中所示的3D記憶體元件。將對圖5A至圖5H和圖6一起描述。本發明之3D記憶體元件的製作方法並不限於方法600中所示出的步驟，在其他實施例中，也可以在方法600所示任何步驟之前、之後或之間執行未描述出來的其他步驟。此外，方法600中的一些步驟可以用不同於圖6的順序進行，或者可以同時進行。
參考圖6，方法600開始於步驟602，其中，在基底結構中同時形成支撐結構開口和間隔體結構開口，並且分別在支撐結構開口和間隔體結構開口中形成支撐結構和間隔體結構。圖5A至圖5D示出了對應的結構。
如圖5A和圖5B中所示，在製作過程的開始，在基底結構504中同時形成支撐結構開口和間隔體結構開口。在一些實施例中，支撐結構開口和間隔體結構開口是通過相同的製作步驟/操作形成的。溝槽結構的形狀和深度可以對應於後續形成的支撐結構和間隔體結構的形狀和深度。基底結構504可以包括處於 停止層524上的初始半導體層508，停止層524進一步處於絕緣層502上。初始半導體層508可以包括犧牲子層，其可以部分地被半導體子層508-1所置換，以形成半導體層508。可以參照前文對初始半導體層、半導體層108、停止層124和絕緣層102的描述來獲得對初始半導體層508、半導體層508、停止層524和絕緣層502的詳細描述，為了簡化說明此處不再重述。
可以在基底的一面(例如，第一面)上形成基底結構504。基底可以是矽基底或者由例如半導體、玻璃、藍寶石、塑料等的任何適當材料構成的承載基底。在一些實施例中，絕緣層502包括介電材料材料，例如，氧化矽。在一些實施例中，停止層524包括high-k介電材料材料，例如，氧化鋁。在一些實施例中，後來形成的半導體層508包括具有均勻摻雜分佈概況的多晶矽。在一些實施例中，絕緣層502、停止層524和初始半導體層508是通過任何適當膜沉積方法在基底上順次形成的，例如，通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、無電沉積及其組合。接下來，可以去除基底或對其減薄，以形成如接觸通孔的各種結構。在一些實施例中，在製作過程的適當時間上去除基底或對其減薄，從而能夠從基底結構504的下表面形成接觸通孔。
間隔體結構開口可以具有包圍基底結構504(例如，初始半導體層508)的外圍區中的區域的溝槽結構520-1，使得所包圍的區域(例如，處於初始半導體層508當中)可以與初始半導體層508的處於溝槽結構520-1外的部分絕緣。在一些實施例中，溝槽結構520-1可以從初始半導體層508的上表面至少延伸到初始半導體層508的下表面。例如，溝槽結構520-1的下表面可以停止在停止層524上或停止層524內。在一些實施例中，初始半導體層508的下表面停止在停止層524處。溝槽結構520-1的厚度/深度可以至少是初始半導體層508沿z方向的厚 度。溝槽結構520-1可以是通過任何適當圖案化製程形成的，例如跟隨在微影製程之後的乾式蝕刻和/或濕式蝕刻。
支撐結構開口可以具有包圍初始半導體層508的處於基底結構504(例如，初始半導體層508)的階梯區內的部分的溝槽結構560-1，從而可以保護所包圍的區域(例如，初始半導體層508的該部分)的犧牲子層不會在形成半導體層508時被置換。在一些實施例中，溝槽結構560-1可以從初始半導體層508的上表面至少延伸到初始半導體層508的下表面。例如，溝槽結構560-1的下表面可以停止在停止層524上或停止層524內。在一些實施例中，初始半導體層508的下表面停止在停止層524處。溝槽結構560-1的厚度/深度可以至少是沿z方向的厚度。支撐結構560的溝槽結構560-1可以是通過與間隔體結構520的溝槽結構520-1相同的圖案化製程形成的。例如，可以通過使用「零遮罩」(其用於在基底結構504上形成任何結構之前對基底結構504圖案化)對基底結構504(例如，初始半導體層508)圖案化，分別在3D記憶體元件的外圍區和階梯區內同時(例如，使用相同蝕刻製程)形成間隔體結構開口和支撐結構開口。
如圖5C和圖5D中所示，可以在間隔體結構開口內形成間隔體結構520。可以沉積介電材料材料(例如，氧化矽和/或TEOS)，以填充間隔體結構開口的溝槽結構520-1，從而形成間隔體結構520。所述介電材料材料可以是通過例如CVD、PVD、ALD及其組合的任何適當薄膜沉積方法沉積的。
可以在支撐結構開口內形成支撐結構(如圖5C和圖5D中所示)。可以沉積與初始半導體層508的材料不同的材料(例如，例如氧化矽和/或TEOS的介電材料材料)，以填充支撐結構開口的溝槽結構560-1，從而形成支撐結構560。 所填充的材料可以是通過例如CVD、PVD、ALD及其組合的任何適當薄膜沉積方法沉積的。在各種實施例中，間隔體結構520和支撐結構560可以是通過相同的沉積過程或者單獨的沉積過程形成的。
在一些實施例中，為了提高產品良率，可以在同一沉積過程中以相同材料填充間隔體結構開口和支持結構開口兩者。例如，如圖5C和圖5D中所示，可以在將介電材料堆疊體形成到基底結構504上之前採用如TEOS的介電材料材料填充間隔體結構開口和支撐結構開口兩者。
請參考圖6，方法600進行至步驟604，在該步驟中，在基底結構上形成包括核心陣列區和階梯區的記憶堆疊結構。
如圖5E中所示，可以在處於所述基底上的基底結構504上形成介電材料堆疊體，介電材料堆疊體後續將形成記憶堆疊結構。所述介電材料堆疊體可以包括多個交替的犧牲層和介電材料層。在一些實施例中，在半導體層508和支撐結構560上形成具有多對犧牲層和介電材料層的介電材料堆疊體，該介電材料堆疊體的階梯區與支撐結構560重疊並且對齊。或者，可以在半導體層508和支撐結構560上沉積交替的犧牲層和介電材料層，以形成介電材料堆疊體。在一些實施例中，每一個介電材料層包括一層氧化矽，並且每一個犧牲層包括一層氮化矽。在一些實施例中，在半導體層508和/或支撐結構560與該介電材料堆疊體之間形成焊墊氧化物層(例如，氧化矽層，未示出)。可以在製作過程期間的適當時間上，例如，在形成階梯結構(下文將詳細說明)之後，在介電材料堆疊體和基底結構504之上沉積具有如氧化矽的適當介電材料材料的絕緣結構518，從而使該介電材料堆疊體位於該絕緣結構518內。該介電材料堆疊體、絕緣結構518 和焊墊氧化物層(如果設有焊墊氧化物層)可以是通過一種或多種薄膜沉積製程形成的，例如包括但不限於CVD、PVD、ALD或其任何組合。
在形成接觸結構之前，可以在3D記憶體元件(例如，該介電材料堆疊體)內形成其他結構，儘管圖5A至圖5H未示出。在一些實施例中，可以在介電材料堆疊體的核心陣列區內形成垂直地穿過該介電材料堆疊體、半導體層508延伸並且停止在停止層524處的通道結構。在一些實施例中，為了形成該通道結構，形成垂直地穿過介電材料堆疊體和半導體層508延伸的通道孔(例如，開口)，並且沿通道孔的側壁依次形成存儲膜(阻擋層、存儲層和隧道層)和半導體通道。通道孔內的膜和層的沉積可以包括ALD、CVD、PVD、任何其他適當半導體製程或其任何組合。在一些實施例中，在半導體通道以上形成與半導體通道接觸的通道插塞。在一些實施例中，用於形成通道孔的製作過程包括濕式蝕刻和/或乾式蝕刻製程，例如，深反應性離子蝕刻(DRIE)。根據一些實施例，由於停止層524和半導體層508的材料之間的蝕刻選擇性的原因，對通道孔的蝕刻一直持續到停止在停止層524。
為了對半導體層508和通道結構進行導電連接，在半導體層508內形成與半導體通道接觸並且導電連接的半導體子層508-1。在一些實施例中，去除存儲膜的下部，從而斷開存儲膜。可以通過置換初始半導體層508的、既不受支撐結構560包圍也不受間隔體結構520包圍的犧牲子層，而形成與半導體通道接觸的半導體子層508-1。也就是說，犧牲子層的被支撐結構560和間隔體結構520包圍的部分可以在該置換過程中保持原樣不變。半導體子層508-1的形成可以包括適當的乾式蝕刻和/或濕式蝕刻製程、CVD、PVD、ALD及其組合。還可以形成將各存儲單元劃分成多個區塊的絕緣間隔體。絕緣間隔體的形成可以包括適當 的乾式蝕刻和/或濕式蝕刻製程、CVD、PVD、ALD及其組合。
在一些實施例中，可形成垂直地穿過介電材料堆疊體延伸並且停止在半導體層508內的縫隙結構(例如，在3D記憶體元件100中)。例如，可以形成縫隙開口，縫隙開口垂直地穿過介電材料堆疊體延伸到初始半導體層508內，並且露出初始半導體層508的犧牲子層的部分。在一些實施例中，用於形成縫隙開口的製作過程包括濕式蝕刻和/或乾式蝕刻，例如，DRIE。在一些實施例中，縫隙開口進一步延伸到犧牲子層的頂部當中。穿過介電材料堆疊體的蝕刻製程可以不停止於犧牲子層的頂表面處，並且可以繼續蝕刻掉犧牲子層的部分。根據一些實施例，縫隙開口可以形成於塊狀存儲區103之間，如圖1B所示(例如，用於形成第一縫隙結構)，並且可以形成於指狀存儲區107之間(例如，用於形成第二縫隙結構)。在一些實施例中，可以通過使用例如ALD、CVD、PVD、任何其他適當半導體製程或其任何組合的一種或多種薄膜沉積製程向縫隙開口內沉積介電材料而形成該縫隙結構。應當理解，儘管未示出，但是在一些示例中，可以通過向縫隙開口內沉積介電材料(作為間隔體)和導電材料(作為接觸)而形成該縫隙結構。如上文關於圖1B和圖1C描述的，第二縫隙結構(指狀存儲區107之間的縫隙結構)將支撐結構560劃分成多個子支撐結構，每一子支撐結構對應於通過第二縫隙結構劃分出的指狀存儲區(例如，與之重疊和/或對齊)。
可以執行閘極置換製程，以置換介電材料堆疊體中的犧牲層，從而形成多個導體層。在一些實施例中，在形成縫隙結構之後通過縫隙結構執行閘極置換製程。可以在半導體層508上形成具有多個交替的導體層510和介電材料層512的記憶堆疊結構506。閘極置換製程可以包括適當的等向性蝕刻製程、CVD、PVD、ALD及其組合。穿過記憶堆疊結構506延伸的通道結構可以通過半導體通 道與導體層508接觸並且導電連接。在一些實施例中，可以對記憶堆疊結構506重複進行圖案化，從而在階梯區內形成階梯結構，該階梯結構包括多個橫向延伸的對(例如，沿x/y方向)。記憶堆疊結構506的圖案化過程可以包括重複的微影製程和凹陷蝕刻(例如，等向性蝕刻製程)。
參考圖6，方法600進行至步驟606，在該步驟中，在基底結構的上表面上形成被間隔體結構的溝槽結構包圍的第一接觸部分。圖5F示出了對應結構。
如圖5F所示，接觸結構516的第一接觸部分516-1可以形成在間隔體結構520內。第一接觸部分516-1可以形成在絕緣結構518內並且落在間隔體結構520的下表面上。第一接觸部分516-1可以被間隔體結構520包圍並且與半導體層508的被間隔體結構520包圍的部分接觸。即便如此，第一接觸部分516-1的橫向尺寸可以小於間隔體結構520(或者已填充的溝槽結構520-1)包圍的區域的橫向尺寸。因此，使第一接觸部分516-1與在間隔體結構520外的半導體層508隔離。在一些實施例中，第一接觸部分516-1是通過形成字元線接觸514的同一過程形成的，字元線接觸514落在相應的梯級上，從而形成與該梯級內的導體層的導電連接。第一接觸部分516-1和字元線接觸514可以每者包括適當導電材料，例如，鎢(W)。在一些實施例中，第一接觸部分516-1的下表面不抵達間隔體結構520的下表面，但是位於半導體層508的上表面以下，從而在形成第二接觸部分時能夠減少從基底結構504的下表面所做的蝕刻。也就是說，用以形成第二接觸部分的孔不必從基底結構504(即，絕緣層502)的下表面抵達半導體層508的上表面。
第一接觸部分516-1和字元線接觸514的形成可以包括圖案化過程隨後繼之以適當的薄膜沉積過程。該圖案化過程可以去除絕緣結構518的部分，從 而按照預期深度形成與第一接觸部分516-1和字元線接觸514的位置和定位相對應的開口。在一些實施例中，用於第一接觸部分516-1的開口在絕緣結構518內延伸，並且露出溝槽結構520-1內的所包圍半導體層508。在一些實施例中，用於字元線接觸514的開口在絕緣結構518內延伸，並且露出對應階梯中的導體層510。導電材料的沉積可以包括CVD、PVD、ALD、電鍍、無電鍍及其組合。
請參考圖6，方法600進行至步驟608，在該步驟中，形成從基底結構的下表面延伸到第一接觸部分的孔。圖5G示出了對應的結構。
如圖5G中所示，可以形成從基底結構504的下表面延伸到第一接觸部分516-1的孔515。可以去除基底結構504的部分，即，絕緣層502、停止層524和半導體層508被溝槽結構520-1(如果有的話)包圍的部分，以形成從基底結構504的下表面(例如，絕緣層502的下表面)延伸至第一接觸部分516-1的孔515。孔515可以與第一接觸部分516-1接觸並且使其露出。在各種實施例中，孔515的上表面可以與停止層524的上表面共平面或者處於其以上，從而確保第一接觸部分516-1與孔515(或者接下來形成的第二接觸部分)之間的充分基礎。如圖5G中所示，孔515的橫向尺寸可以足夠大，從而完全接觸第一接觸部分516-1，並且可以足夠小，從而不橫向經過溝槽結構520-1。在一些實施例中，孔515的橫向尺寸可以小於或等於溝槽結構520-1(或者間隔體結構520)的橫向尺寸。在一些實施例中，可以在形成孔515的相同圖案化過程中在基底結構504內形成另一孔(未示出)以用於形成源極接觸結構。該圖案化過程可以包括適當的蝕刻製程，例如，乾式蝕刻和/或濕式蝕刻製程。
請參考圖6，方法600進行至步驟610，在該步驟中，在所述孔內形成 與第一接觸部分接觸的第二接觸部分。圖5H示出了對應的結構。
如圖5H所示，可以在孔515內形成與第一接觸部分516-1接觸的第二接觸部分516-2。可以沉積如鎢的導電材料來填充孔515和所述的用於形成源極接觸結構的另一孔。可以執行任何適當的薄膜沉積方法，以沉積導電材料。例如，該沉積方法可以包括CVD、PVD、ALD、電鍍、無電鍍或其組合。在一些實施例中，可以通過形成第二接觸部分516-2的相同沉積過程形成源極接觸結構。可以形成穿過絕緣結構518和基底結構504(例如，間隔體結構520)延伸的、具有第一接觸部分516-1和第二接觸部分516-2的接觸結構516，從而連接3D記憶體元件的外圍電路。第一接觸部分516-1的下表面可以處於半導體層508的上表面以下。第二接觸部分516-2的上表面可以是平直/平坦表面。
圖7A至圖7H示出了根據本發明的一些實施例的用於形成另一3D記憶體元件的製作方法步驟示意圖。圖8示出了根據本發明的一些實施例用於形成3D記憶體元件的方法800的流程圖。圖7A至圖7H和圖8中所示的3D記憶體元件的示例包括圖2A至圖2C和圖3A至圖3C中所示的3D記憶體元件。下文將對圖7A至圖7H和圖8一起描述。本發明之3D記憶體元件的製作方法並不限於方法800中所示出的步驟，在其他實施例中，也可以在方法800所示任何步驟之前、之後或之間執行未描述出來的其他步驟。此外，方法800中的一些步驟可以用不同於圖8的順序進行，或者可以同時進行。
參考圖8，方法800開始於步驟802，其中，在基底結構中同時形成支撐結構開口和間隔體結構開口，並且分別在支撐結構開口和間隔體結構開口中形成支撐結構和間隔體結構。圖7A至圖7D示出了對應結構。
如圖7A和圖7B中所示，在製作過程的開始，在基底結構704中同時形成支撐結構開口和間隔體結構開口。在一些實施例中，支撐結構開口和間隔體結構開口是通過相同的製作步驟/操作形成的。溝槽結構的形狀和深度可以對應於後續形成的支撐結構和間隔體結構的形狀和深度。基底結構704可以包括處於停止層724上的初始半導體層708，停止層724進一步處於絕緣層702上。初始半導體層708可以包括犧牲子層，其可以部分地被半導體子層708-1所置換，以形成半導體層708。可以參照對初始半導體層、半導體層108、停止層124和絕緣層102的描述來獲得對初始半導體層708、半導體層708、停止層724和絕緣層702的詳細描述，為了簡化說明此處不再重述。
可以在基底的一面(例如，第一面)上形成基底結構704。基底可以是矽基底或者由例如半導體、玻璃、藍寶石、塑料(聊舉數例)的任何適當材料構成的承載基底。在一些實施例中，絕緣層702包括介電材料材料，例如，氧化矽。在一些實施例中，停止層724包括high-k介電材料材料，例如，氧化鋁。在一些實施例中，後來形成的半導體層708包括具有均勻摻雜分佈概況的多晶矽。在一些實施例中，絕緣層702、停止層724和半導體層708是通過任何適當薄膜沉積方法在基底上順次形成的，例如，通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、無電沉積及其組合。接下來，可以去除基底或對其減薄，以形成如接觸通孔的各種結構。在一些實施例中，在製作過程的適當時間上去除基底或對其減薄，從而能夠從基底結構704的下表面形成接觸通孔。
間隔體結構開口可以具有處於基底結構704(例如，初始半導體層 708)的外圍區域內的孔720-1。與溝槽結構520-1不同，孔720-1佔據被間隔體結構720包圍的整個區域，使得所包圍的區域在之後被填充了介電材料材料時可以與半導體層708絕緣。在一些實施例中，孔720-1可以從半導體層708的上表面至少延伸到初始半導體層708的下表面。例如，孔720-1的下表面可以停止在停止層724上或停止層724內。在一些實施例中，初始半導體層708的下表面停止在停止層724處。孔720-1的深度可以至少是初始半導體層708沿z方向的厚度。間隔體結構720的孔720-1可以是通過任何適當圖案化製程形成的，例如跟隨在微影製程之後的乾式蝕刻和/或濕式蝕刻。
支撐結構開口可以具有處於基底結構704(例如，初始半導體層708)的外圍區域內的孔760-1。與溝槽結構560-1不同，孔760-1佔據被間隔體結構720包圍的整個區域，使得所包圍區域在以後填充了與初始半導體層708的材料不同的材料時可以在形成半導體層708時不受蝕刻。在一些實施例中，孔760-1可以從初始半導體層708的上表面至少延伸到初始半導體層708的下表面。例如，孔760-1的下表面可以停止在停止層724上或停止層724內。在一些實施例中，初始半導體層708的下表面停止在停止層724處。孔760-1的深度可以至少是半導體層708沿z方向的厚度。支撐結構760的孔760-1可以是通過與間隔體結構720的孔720-1相同的圖案化製程形成的。例如，可以通過使用「零遮罩」(其用於在基底結構704上形成任何結構之前對基底結構704圖案化)對基底結構704(例如，半導體層708)圖案化而分別在3D記憶體元件的外圍區和階梯區內同時(例如，使用相同蝕刻製程)形成間隔體結構開口和支撐結構開口。
如圖7C和圖7D中所示，可以在用於形成阱結構(例如，間隔體結構720)的間隔體結構開口內形成間隔體結構720。可以沉積介電材料材料(例如， 氧化矽和/或TEOS)，以填充間隔體結構開口的孔720-1，從而形成間隔體結構720。所述介電材料材料可以是通過例如CVD、PVD、ALD及其組合的任何適當薄膜沉積方法沉積的。
可以在用於形成阱結構(例如，支撐結構760)的支撐結構開口內形成支撐結構760(如圖7C和圖7D中所示)。可以沉積與半導體層708的材料不同的材料(例如，例如氧化矽和/或TEOS的絕緣材料)，以填充支撐結構開口的孔760-1，從而形成支撐結構760。所填充的材料可以是通過例如CVD、PVD、ALD及其組合的任何適當薄膜沉積方法沉積的。在各種實施例中，間隔體結構720和支撐結構760可以是通過相同的沉積過程或者單獨的沉積過程形成的。
在一些實施例中，為了提高產品良率，可以在同一沉積過程中以相同材料填充間隔體結構開口和支持結構開口兩者。例如，如圖7C和圖7D中所示，可以在將介電材料堆疊體形成到基底結構704上之前在同一沉積過程中採用如TEOS的介電材料材料填充間隔體結構開口和支撐結構開口兩者。
請參考圖8，方法800進行至步驟804，在該步驟中，在基底結構上形成包括核心陣列區和階梯區的記憶堆疊結構。
如圖7E中所示，可以在處於所述基底上的基底結構704上形成後續將用於形成記憶堆疊結構的介電材料堆疊體。所述介電材料堆疊體可以包括多個交替的犧牲層和介電材料層。在一些實施例中，在半導體層708和支撐結構760上形成具有多對犧牲層和介電材料層的介電材料堆疊體，該介電材料堆疊體的階梯區與支撐結構760重疊並且對齊。或者，可以在半導體層708和支撐結構760 上沉積交替的犧牲層和介電材料層，以形成介電材料堆疊體。在一些實施例中，每一介電材料層包括一層氧化矽，並且每一犧牲層包括一層氮化矽。在一些實施例中，在半導體層708和/或支撐結構760與該介電材料堆疊體之間形成焊墊氧化物層(例如，氧化矽層，未示出)。可以在製作過程期間的適當時間上，例如，在形成階梯結構(下文將予以描述)之後，在介電材料堆疊體和基底結構704之上沉積具有如氧化矽的適當介電材料材料的絕緣結構718，從而使該介電材料堆疊體位於該絕緣結構718內。該介電材料堆疊體、絕緣結構718和焊墊氧化物層(如果有的話)可以是通過一種或多種薄膜沉積製程形成的，例如包括但不限於CVD、PVD、ALD或其任何組合。
在形成接觸結構之前，可以在3D記憶體元件(例如，該介電材料堆疊體)內形成其他結構，儘管圖7A至圖7H未示出。在一些實施例中，可以在介電材料堆疊體的核心陣列區內形成垂直地穿過該介電材料堆疊體、半導體層708延伸並且停止在停止層724處的通道結構。在一些實施例中，為了形成該通道結構，蝕刻出垂直地穿過介電材料堆疊體和半導體層708延伸的通道孔(例如，開口)，並且沿通道孔的側壁依次形成存儲膜(阻擋層、存儲層和隧道層)和半導體通道。通道孔內的膜和層的沉積可以包括ALD、CVD、PVD、任何其他適當半導體製程或其任何組合。在一些實施例中，在半導體通道以上形成與半導體通道接觸的通道插塞。在一些實施例中，用於形成通道孔的製作過程包括濕式蝕刻和/或乾式蝕刻製程，例如，深反應性離子蝕刻(DRIE)。根據一些實施例，由於停止層724和半導體層708的材料之間的蝕刻選擇性的原因，對通道孔的蝕刻一直持續到停止在停止層724。
為了對半導體層708和通道結構進行導電連接，在半導體層708內形 成與半導體通道接觸並且導電連接的半導體子層708-1。在一些實施例中，去除存儲膜的下部，從而斷開存儲膜。可以通過置換初始半導體層708的犧牲子層形成與半導體通道接觸的半導體子層508-1。半導體子層708-1的形成可以包括適當的乾式蝕刻和/或濕式蝕刻製程、CVD、PVD、ALD及其組合。還可以形成將各存儲單元劃分成多個區塊的絕緣間隔體。絕緣間隔體的形成可以包括適當的乾式蝕刻和/或濕式蝕刻製程、CVD、PVD、ALD及其組合。
在一些實施例中，形成垂直地穿過介電材料堆疊體延伸並且停止在半導體層708內的縫隙結構(例如，在3D記憶體元件200中)。例如，可以形成縫隙開口，縫隙開口垂直地穿過介電材料堆疊體延伸到初始半導體層708內，並且露出初始半導體層708的犧牲子層的部分。在一些實施例中，用於形成縫隙開口的製作過程包括濕式蝕刻和/或乾式蝕刻，例如，DRIE。在一些實施例中，縫隙開口進一步延伸到犧牲子層的頂部當中。穿過介電材料堆疊體的蝕刻製程可以不停止於犧牲子層的頂表面處，並且可以繼續蝕刻掉犧牲子層的部分。根據一些實施例，縫隙開口可以形成於塊狀存儲區103之間，如圖2B所示(例如，用於形成第一縫隙結構)，並且可以形成於指狀存儲區107之間(例如，用於形成第二縫隙結構)。在一些實施例中，可以通過使用例如ALD、CVD、PVD、任何其他適當半導體製程或其任何組合的一種或多種薄膜沉積製程向縫隙開口內沉積介電材料而形成該縫隙結構。應當理解，儘管未示出，但是在一些示例中，可以通過向縫隙開口內沉積介電材料(作為間隔體)和導電材料(作為接觸)而形成該縫隙結構。如上文關於圖2B和圖2C描述的，第二縫隙結構(指狀存儲區206之間的縫隙結構)將支撐結構760劃分成多個子支撐結構，每一子支撐結構對應於通過第二縫隙結構劃分出的指狀存儲區(例如，與之重疊和/或對齊)。
在一些實施例中，形成垂直地穿過介電材料堆疊體延伸並且停止在半導體層708內或支撐結構760內的縫隙結構(例如，在3D記憶體元件300中)。例如，可以形成垂直地穿過介電材料堆疊體延伸到初始半導體層708內並且露出初始半導體層708的犧牲子層的部分的至少一個縫隙開口(例如，第一縫隙開口)，並且還可以形成至少一個縫隙開口(例如，第二縫隙開口)，其垂直地穿過介電材料堆疊體延伸到支撐結構760內並且露出支撐結構760的阱結構的部分的。在一些實施例中，用於形成縫隙開口的製作過程包括濕式蝕刻和/或乾式蝕刻，例如，DRIE。在一些實施例中，第一縫隙開口和第二縫隙開口分別進一步延伸到犧牲子層和支撐結構760的阱結構的頂部當中。穿過介電材料堆疊體的蝕刻製程可以不停止在犧牲子層和支撐結構760的阱結構的頂表面處，並且可以繼續分別蝕刻掉犧牲子層和支撐結構760的阱結構的部分。根據一些實施例，第一縫隙開口形成於塊狀存儲區103之間，如圖3B所示(例如，用於形成第一縫隙結構)，並且第二縫隙開口形成於指狀存儲區107之間(例如，用於形成第二縫隙結構)。在一些實施例中，可以通過使用例如ALD、CVD、PVD、任何其他適當半導體製程或其任何組合的一種或多種薄膜沉積製程向縫隙開口內沉積介電材料而形成該縫隙結構。應當理解，儘管未示出，但是在一些示例中，可以通過向縫隙開口內沉積介電材料(作為間隔體)和導電材料(作為接觸)而形成該縫隙結構。如上文關於圖3B和圖3C所述，第二縫隙結構(例如，指狀存儲區107之間的縫隙結構)不將支撐結構劃分成多個子支撐結構，並且一個塊狀存儲區對應於中間沒有子支撐結構的連續支撐結構560(例如，閾值重疊和/或對齊)。
可以執行閘極置換製程，以置換介電材料堆疊體中的犧牲層，從而形成多個導體層。在一些實施例中，在形成縫隙結構之後通過縫隙結構執行閘極置換製程。可以在半導體層708上形成具有多個交替的導體層710和介電材料層 712的記憶堆疊結構706。閘極置換製程可以包括適當的等向性蝕刻製程、CVD、PVD、ALD及其組合。穿過記憶堆疊結構706延伸的通道結構可以通過半導體通道與導體層708接觸並且導電連接。在一些實施例中，可以對記憶堆疊結構706重複進行圖案化，從而在階梯區內形成階梯結構，該階梯結構包括多個橫向延伸的對(例如，沿x方向和y方向)。記憶堆疊結構706的圖案化過程可以包括重複的微影製程和凹陷蝕刻(例如，等向性蝕刻製程)。
請參考圖8，方法800進行至步驟806，在該步驟中，在間隔體結構的阱結構內形成第一接觸部分。圖7F示出了對應的結構。
如圖7F中所示，接觸結構716的第一接觸部分716-1可以被間隔體結構720的阱結構(例如，採用介電材料材料填充的孔720-1)包圍並與之接觸。換言之，第一接觸部分716-1的直徑在平面圖內(例如，在x-y平面內)小於間隔體結構720的阱結構的直徑，從而可以使第一接觸部分716-1通過間隔體結構720(例如，通過間隔體結構720的阱結構)與半導體層708絕緣。應當理解，第一接觸部分716-1和間隔體結構720的阱結構可以具有任何適當形狀，例如橢圓形、方形、矩形和圓形形狀。在一些實施例中，間隔體結構720的阱結構和第一接觸部分716-1在平面圖內可以具有相同形狀或不同形狀。
第一接觸部分716-1可以形成在絕緣結構718內並且落在間隔體結構720的阱結構的下表面上。第一接觸部分716-1可以被間隔體結構720的阱結構包圍並與之接觸。因此，使第一接觸部分716-1與間隔體結構720外的半導體層708隔離。在一些實施例中，第一接觸部分716-1是通過形成字元線接觸714的同一過程形成的，字元線接觸714落在相應的梯級上，從而形成與該梯級內的導體層710 的導電連接。第一接觸部分716-1和字元線接觸714可以均包括適當導電材料，例如，鎢。在一些實施例中，第一接觸部分716-1的下表面不抵達間隔體結構720的阱結構的下表面，但是位於半導體層708的上表面以下，從而在形成第二接觸部分時能夠減少從基底結構704的下表面所做的蝕刻。也就是說，用以形成第二接觸部分的孔不必從基底結構704(即，絕緣層702)的下表面抵達半導體層708的上表面。
第一接觸部分716-1和字元線接觸714的形成可以包括圖案化過程隨後繼之以適當的薄膜沉積過程。該圖案化過程可以去除絕緣結構718的部分，從而按照預期深度形成與第一接觸部分716-1和字元線接觸714的位置和定位相對應的開口。在一些實施例中，用於第一接觸部分716-1的開口在絕緣結構718內延伸，並且露出間隔體結構720的阱結構。在一些實施例中，用於字元線接觸714的開口在絕緣結構718內延伸，並且露出對應對當中的導體層710。導電材料的沉積可以包括CVD、PVD、ALD、電鍍、無電鍍及其組合。
請參考圖8，方法800進行至步驟808，在該步驟中，形成從基底結構的下表面延伸到第一接觸部分的孔。圖7G示出了對應的結構。
如圖7G中所示，可以形成從基底結構704的下表面延伸到第一接觸部分716-1的孔715。可以去除基底結構704的部分，即，絕緣層702、停止層724和間隔體結構720的阱結構(如果有的話)的部分，以形成從基底結構704的下表面(例如，絕緣層702的下表面)延伸至第一接觸部分716-1的孔715，孔715可以與第一接觸部分716-1接觸並且使其露出。在各種實施例中，孔715的上表面可以與停止層724的上表面共平面或者處於其以上，從而確保第一接觸部分716與孔715(或 者接下來形成的第二接觸部分)之間的充分基礎。如圖7G中所示，孔715的橫向尺寸可以足夠大，從而完全接觸第一接觸部分716-1，並且可以足夠小，從而不橫向經過間隔體結構的阱結構。在一些實施例中，孔715的橫向尺寸可以小於或等於間隔體結構720的阱結構(或者間隔體結構720)的橫向尺寸。在一些實施例中，可以在形成孔715的相同圖案化過程中在基底結構704內形成另一孔(未示出)以用於形成源極接觸結構。該圖案化過程可以包括適當的蝕刻製程，例如，乾式蝕刻和/或濕式蝕刻製程。
請參考圖8，方法800進行至步驟810，在該步驟中，在所述孔內形成與第一接觸部分接觸的第二接觸部分。圖7H示出了對應的結構。
如圖可以在孔715內形成與第一接觸部分716-1接觸的第二接觸部分716-2。可以沉積如鎢的導電材料來填充孔715和所述的用於形成源極接觸結構的另一孔。可以執行任何適當的薄膜沉積方法，以沉積導電材料。例如，該沉積方法可以包括CVD、PVD、ALD、電鍍、無電鍍或其組合。在一些實施例中，可以通過形成第二接觸部分716-2的相同沉積過程形成源極接觸結構。可以形成穿過絕緣結構718和基底結構704(例如，間隔體結構720)延伸的具有互相接觸的第一接觸部分716-1和第二接觸部分716-2的接觸結構716，從而連接3D記憶體元件的外圍電路。第一接觸部分716-1的下表面可以處於間隔體結構720的上表面以下。第二接觸部分716-2的上表面可以是平直/平坦表面。
綜上所述，根據本發明的一個方面提供了一種3D記憶體元件，包括記憶堆疊結構、半導體層、支撐結構、間隔體結構和接觸結構。該記憶堆疊結構包括交替的導電層和介電材料層並且在平面圖中包括階梯區。該半導體層與 該記憶堆疊結構接觸。該支撐結構與該記憶堆疊結構的階梯區重疊並且與該半導體層共平面，並且該支撐結構包括除了該半導體層的材料以外的材料。該支撐結構和第一半導體層共平面。該間隔體結構處於該記憶堆疊結構外並且與該支撐結構和該半導體層共平面。該接觸結構垂直延伸並且被該間隔體結構包圍。
在一些實施例中，該間隔體結構具有圍繞該半導體層的部分的溝槽結構，並且該半導體層的該部分與該接觸結構接觸並且通過該間隔體結構與該半導體層的其餘部分絕緣。
在一些實施例中，該間隔體結構具有阱結構，並且在平面圖內該阱結構的形狀不同於該接觸結構的形狀。
在一些實施例中，該間隔體結構包括介電材料材料。
在一些實施例中，該支撐結構和間隔體結構包括相同的介電材料材料。
在一些實施例中，所述的相同的介電材料材料為TEOS。
在一些實施例中，該3D記憶體元件進一步包括垂直並且橫向延伸並且將記憶堆疊結構劃分成多個塊狀存儲區的第一縫隙結構。
在一些實施例中，該3D記憶體元件進一步包括垂直並且橫向延伸並且將每一記憶堆疊結構劃分成多個指狀存儲區的第二縫隙結構。
在一些實施例中，第二縫隙結構停止在該支撐結構內，並且每一塊狀存儲區與一個支撐結構重疊。
在一些實施例中，子支撐結構中的每者包括包圍該半導體層的部分的溝槽結構。
在一些實施例中，子支撐結構中的每者包括填充有與該半導體層的材料不同的材料的阱結構。
根據本發明的另一個方面提供的一種3D記憶體元件，包括記憶堆疊結構、半導體層、支撐結構、間隔體結構、通道結構和接觸結構。該記憶堆疊結構包括交替的導電層和介電材料層並且在平面圖中包括階梯區。該半導體層與該記憶堆疊結構接觸。該支撐結構與該記憶堆疊結構的階梯區重疊並且與該半導體層共平面，並且該支撐結構包括除了該半導體層的材料以外的材料。該支撐結構和第一半導體層共平面。該間隔體結構處於該記憶堆疊結構外並且與該支撐結構和該半導體層共平面。該通道結構處於該記憶堆疊結構的核心陣列區內並進入該半導體層，並且該通道結構包括半導體通道，其中，該半導體通道的下部與該半導體層接觸。該接觸結構垂直延伸並且被該間隔體結構包圍。
在一些實施例中，該間隔體結構具有圍繞該半導體層的部分的溝槽結構，並且該半導體層的該部分與該接觸結構接觸並且通過該間隔體結構與該半導體層的其餘部分絕緣。
在一些實施例中，該間隔體結構具有阱結構，並且在平面圖內該阱結構的形狀不同於該接觸結構的形狀。
在一些實施例中，該間隔體結構包括介電材料材料。
在一些實施例中，該支撐結構和間隔體結構包括相同的介電材料材料。
在一些實施例中，所述的相同的介電材料材料為TEOS。
在一些實施例中，該3D記憶體元件進一步包括垂直並且橫向延伸並且將記憶堆疊結構劃分成多個塊狀存儲區的第一縫隙結構。
在一些實施例中，該3D記憶體元件進一步包括垂直並且橫向延伸並且將每一記憶堆疊結構劃分成多個指狀存儲區的第二縫隙結構。
在一些實施例中，第二縫隙結構停止在該支撐結構內，並且每一塊狀存儲區與一個支撐結構重疊。
在一些實施例中，子支撐結構中的每者包括包圍該半導體層的部分的溝槽結構。
在一些實施例中，子支撐結構中的每者包括填充有與該半導體層的材料不同的材料的阱結構。
在一些實施例中，該通道結構進一步包括與該半導體通道接觸並包圍該半導體通道的存儲層，並且該存儲層的下部斷開，從而露出該半導體通道，使得該半導體通道與該半導體層接觸。
根據本發明的又另一方面提供了一種用於形成3D記憶體元件的方法，包括以下步驟。在基底上形成包括犧牲層的半導體層。在半導體層內同時形成支撐結構和間隔體結構。該支撐結構和間隔體結構與該半導體層共平面，並且該支撐結構包括除了該半導體層的材料以外的材料。形成與該半導體層接觸的包括階梯區的介電材料堆疊體。該階梯區與該支撐結構重疊。形成垂直延伸並且被該間隔體結構包圍的接觸結構。
在一些實施例中，為了形成該間隔體結構，去除該半導體層的部分以形成穿過該半導體層延伸的間隔體結構開口，並且用介電材料材料填充該間隔體結構開口。
在一些實施例中，該間隔體結構開口具有溝槽結構，從而將該半導體層劃分成絕緣部分和犧牲部分。半導體層的絕緣部分與該接觸結構接觸，並且通過該間隔體結構與半導體層的犧牲部分絕緣。
在一些實施例中，該間隔體結構開口具有阱結構，並且在平面圖內該阱結構的形狀不同於該接觸結構的形狀。
在一些實施例中，形成垂直並且橫向在該介電材料堆疊體內延伸的 至少一個第一縫隙結構和至少一個第二縫隙結構，該至少一個第一縫隙結構將介電材料堆疊體劃分成多個區塊，並且該至少一個第二縫隙結構將每一個塊區域劃分成多個指區域。
在一些實施例中，為了形成該支撐結構，去除該半導體層的部分以形成穿過該半導體層延伸的支撐結構開口，並且用與該半導體層的材料不同的材料填充該支撐結構開口。
在一些實施例中，該支撐結構的與第一半導體層接觸的部分的深度大於該支撐結構的其餘部分的深度。
在一些實施例中，為了形成第二縫隙結構，形成穿過該介電材料堆疊體延伸並且停止在該支撐結構內的第二縫隙結構開口。
在一些實施例中，為了形成第二縫隙結構，形成穿過該介電材料堆疊體延伸並且停止在該半導體層內的第二縫隙結構開口。第二縫隙結構將支撐結構劃分成多個子支撐結構。
在一些實施例中，第二半導體結構進一步包括與第二半導體層接觸的源極接觸。
在一些實施例中，每一子支撐結構開口具有溝槽結構，從而將該半導體層劃分成支撐部分和犧牲部分。半導體層的支撐部分與介電材料堆疊體的階梯區重疊。
在一些實施例中，用半導體子層代替犧牲部分的犧牲層。
在一些實施例中，每一子支撐結構開口具有阱結構。
在一些實施例中，該支撐結構和間隔體結構包括相同的介電材料材料。
在一些實施例中，所述的相同的介電材料材料為TEOS。
上文對具體實施例的描述將揭示本發明內容的概括性質，使得本領域技術人員不需要過多的試驗就能夠透過應用本領域的技能內的知識來容易地針對各種應用修改及/或調整這樣的具體實施例，而不脫離本發明內容的一般原理。因此，基於文中提供的教導和指引這樣的調整和修改旨在落在所公開的實施例的含義以及等價方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，使得本領域技術人員應當根據教導和指引對本說明書的術語或措辭進行解釋。
上文借助於用於說明所指定的功能及其關係的實現方式的功能構建塊，已經描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功能構建塊的邊界。可以定義置換邊界，只要適當地執行指定功能及其關係。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範 圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件
102:絕緣層
104:基底結構
106:記憶堆疊結構
108:半導體層
110:導體層
112:介電材料層
114:字元線接觸
116:接觸結構
118:絕緣結構
120:間隔體結構
124:停止層
160:支撐結構
108-1:半導體子層
108I:絕緣部分
108P:支撐部分
108S:犧牲部分
116-1:第一接觸部分
116-2:第二接觸部分
A-A':切線
X:方向
Z:方向

Claims (18)

  1. 一種三維(3D)記憶體元件，包括：一記憶堆疊結構，其包括交替的導電層和介電材料層，並且在一平面圖中包括一階梯區；與該記憶堆疊結構接觸的一半導體層；一支撐結構，其與該記憶堆疊結構的該階梯區重疊並且與該半導體層共平面，其中該支撐結構包括與該半導體層的材料不同的材料；一間隔體結構，其在該記憶堆疊結構外並且與該支撐結構和該半導體層共平面，其中該間隔體結構具有圍繞該半導體層的一部分的一溝槽結構，該半導體層的該部分通過該溝槽結構而與該半導體層的其餘部分絕緣；以及一接觸結構，其垂直延伸並且被該間隔體結構包圍，其中被該溝槽結構圍繞的該半導體層的該部分與該接觸結構相接觸。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中該間隔體結構具有一井結構，其中在該平面圖內，該井結構的形狀不同於該接觸結構的形狀。
  3. 根據申請專利範圍第1項所述的3D記憶體元件，其中該間隔體結構包括一介電材料材料。
  4. 根據申請專利範圍第1項所述的3D記憶體元件，其中該支撐結構和該間隔體結構包括相同的介電材料材料。
  5. 根據申請專利範圍第4項所述的3D記憶體元件，其中該相同的介電材料材料是四乙氧基矽烷(TEOS)。
  6. 根據申請專利範圍第1項所述的3D記憶體元件，還包括一第一縫隙結構，該第一縫隙結構垂直延伸並且橫向延伸，並且將該記憶堆疊結構劃分成多個塊狀存儲區。
  7. 根據申請專利範圍第6項所述的3D記憶體元件，還包括一第二縫隙結構，該第二縫隙結構垂直延伸並且橫向延伸，並且將每個記憶堆疊結構劃分成多個指狀存儲區。
  8. 根據申請專利範圍第7項所述的3D記憶體元件，其中該第二縫隙結構停止在該支撐結構內，並且其中每個塊狀存儲區與相應的支撐結構重疊。
  9. 根據申請專利範圍第7項所述的3D記憶體元件，其中該第二縫隙結構垂直地延伸到該半導體層內並且將該支撐結構劃分成多個子支撐結構，其中每個指狀存儲區與該多個子支撐結構中的其中一者重疊。
  10. 根據申請專利範圍第9項所述的3D記憶體元件，其中該多個子支撐結構中的各者包括包圍該半導體層的部分的一溝槽結構。
  11. 根據申請專利範圍第9項所述的3D記憶體元件，其中該多個子支撐結構中的各者包括填充有與該半導體層的材料不同的材料的一井結構。
  12. 一種三維(3D)記憶體元件，包括：一記憶堆疊結構，其包括交替的導電層和介電材料層，並且在一平面圖中具有一核心陣列區和一階梯區；與該記憶堆疊結構接觸的一半導體層；一支撐結構，其與該記憶堆疊結構的該階梯區重疊並且與該半導體層共平面，其中，該支撐結構包括與該半導體層的材料不同的材料；一間隔體結構，其在該記憶堆疊結構外並且與該支撐結構和該半導體層共平面，其中該間隔體結構具有圍繞該半導體層的一部分的一溝槽結構，該半導體層的該部分通過該溝槽結構而與該半導體層的其餘部分絕緣；一通道結構，其在該記憶堆疊結構的該核心陣列區內並且進入該半導體層內，該通道結構包括一半導體通道，其中該半導體通道的下部與該半導體層接觸；以及一接觸結構，其垂直延伸並且被該間隔體結構包圍，其中被該溝槽結構圍繞的該半導體層的該部分與該接觸結構相接觸。
  13. 根據申請專利範圍第12項所述的3D記憶體元件，其中該間隔體結構具有一井結構，其中在該平面圖內，該井結構的形狀不同於該接觸結構的形狀。
  14. 根據申請專利範圍第12項所述的3D記憶體元件，還包括一第一縫隙結構，該第一縫隙結構垂直延伸並且橫向延伸，並且將該記憶堆疊結構劃分成多個塊狀存儲區。
  15. 根據申請專利範圍第14項所述的3D記憶體元件，還包括一第二縫 隙結構，該第二縫隙結構垂直延伸並且橫向延伸，並且將每個記憶堆疊結構劃分成多個指狀存儲區。
  16. 根據申請專利範圍第15項所述的3D記憶體元件，其中該第二縫隙結構停止在該支撐結構內，並且其中每個該塊狀存儲區與相應的該支撐結構重疊。
  17. 根據申請專利範圍第15項所述的3D記憶體元件，其中該第二縫隙結構垂直地延伸到該半導體層內並且將該支撐結構劃分成多個子支撐結構，其中每個該指狀存儲區與該多個子支撐結構之其中一者重疊。
  18. 一種用於形成3D記憶體元件的方法，包括：一在基底上形成包括一犧牲層的一半導體層；在該半導體層內同時形成一支撐結構和一間隔體結構，其中該支撐結構和該間隔體結構是與該半導體層共平面的，其中該支撐結構包括與該半導體層的材料不同的材料，其中該間隔體結構具有圍繞該半導體層的一部分的一溝槽結構，該半導體層的該部分通過該溝槽結構而與該半導體層的其餘部分絕緣；形成與該半導體層接觸且包括一階梯區的一介電材料堆疊體，其中該階梯區與該支撐結構重疊；以及形成垂直延伸並且被該間隔體結構包圍的一接觸結構，其中被該溝槽結構圍繞的該半導體層的該部分與該接觸結構相接觸。
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